JPH0828427B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JPH0828427B2
JPH0828427B2 JP63230818A JP23081888A JPH0828427B2 JP H0828427 B2 JPH0828427 B2 JP H0828427B2 JP 63230818 A JP63230818 A JP 63230818A JP 23081888 A JP23081888 A JP 23081888A JP H0828427 B2 JPH0828427 B2 JP H0828427B2
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Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体装置およびその製造方法に関し、
特に電界効果トランジスタのゲートが同一マスクを用い
て選択的に除去されることによって形成された多結晶シ
リコン膜とシリコン酸化膜の積層構造を有する半導体装
置およびその製造方法に関するものである。
［従来の技術］ この発明はスタックト・キャパシタ構造のメモリセル
を有するダイナミック型ランダム・アクセス・メモリ
（以下、DRAMと称する。）に適用されたとき、最も好ま
しい効果が得られるので、以下、スタックト・キャパシ
タ構造のメモリセルを有するDRAMについて説明する。DR
AMは、既によく知られている。第２図はそのような従来
のDRAMの全体構成の一例を示すブロック図である。
第２図を参照して、DRAMは、記憶部分である複数のメ
モリセルを含むメモリセルアレイ100と、そのアドレス
を選択するアドレスバッファに接続された行デコーダ20
0、列デコーダ300と、入出力回路に接続されたセンスア
ンプを含む入出力インターフェイス部とを備える。記憶
部分である複数のメモリセルは、複数行、複数列からな
るマトリクス状に設けられている。各メモリセルは、行
デコーダ200に接続された対応のワード線と、列デコー
ダ300に接続された対応のビット線に接続され、そにれ
よってメモリセルアレイ100を構成している。外部から
与えられる行アドレス信号と列アドレス信号とを受け
て、行デコーダ200と列デコーダ300により選択された各
１本のワード線とビット線によってメモリセルが選択さ
れる。選択されたメモリセルにデータが書込まれたり、
あるいはそのメモリセルに蓄えられていたデータが読出
されたりする。このデータの読出／書込の指示は制御回
路に与えられる読出／書込制御信号によって行なわれ
る。
データはＮ（＝ｎ×ｍ）ビットのメモリセルアレイ10
0に蓄積される。読出／書込を行なおうとするメモリセ
ルに関するアドレス情報は、行および列アドレスバッフ
ァに保存され、行デコーダ200による特定のワード線の
選択（ｎ本のワード線のうち、１本のワード線の選択）
によってｍビットのメモリセルがビット線を介してセン
スアンプに結合される。次に、列デコーダ300による特
定のビット線の選択（ｍ本のビット線のうち、１本のビ
ット線の選択）によって、その中の１個のセンスアンプ
が入出力回路に結合され、制御回路の指令に従って読出
あるいは書込が行なわれる。
第３図はメモリセルの書込／読出動作を説明するため
に示れたDRAMの１つのメモリセル10の等価回路図であ
る。この図によれば、１つのメモリセル10は１組の電界
効果型トランジスタＱとキャパシタCsとからなる。電界
効果型トランジスタＱのゲート電極はワード線20に接続
され、一方のソース／ドレイン電極はキャパシタCsの一
方の電極につなんがれ、他方のソース／ドレイン電極は
ビット線30に接続されている。データの書込時には、ワ
ード線20に所定の電圧が印加されることによって電界効
果型トランジスタＱが導通するので、ビット線30に印加
された電荷がキャパシタCsに蓄えられる。一方、データ
の読出時には、ワード線20に所定の電圧が印加されるこ
とによって電界効果型トランジスタＱが導通するので、
キャパシタCsに蓄えられていた電荷がビット線30を介し
て取出される。
第４図は折返しビット線構成のDRAMのメモリセルアレ
イ部の平面配置を示す部分平面図である。第４図には４
つのメモリセルが示されており、各メモリセルは、隣接
メモリセルと分離された動作領域A1,A2,A3に形成され
た。１組の電界効果型トランジスタQ1,Q2,Q3,Q4とキャ
パシタCs1,Cs2,Cs3,Cs4とから構成される。各トランジ
スタQ1,Q2,Q3,Q4を構成するゲート電極は各メモリセル
に対応するワード線20に連なっている。ワード線20の上
にはこのワード線20と絶縁され、かつ直交するようにビ
ット線30が形成されている。ビット線30はコンタクト孔
C1,C2,C3を介してメモリセルに接続されている。第４図
のＶ−Ｖ線における断面は第5A図〜第5M図において工程
順に示されている。以下、従来のスタックト・キャパシ
タを有するDRAMの製造方法について説明する。
まず、第5A図を参照して、Ｐ型シリコン基板１の上に
熱酸化法等によって下敷酸化膜12が形成される。下敷酸
化膜12の上には化学的気相薄膜成長法等によって窒化膜
13が形成される。
次に、第5B図を参照して、窒化膜13の上にはレジスト
膜が堆積された後、所定のパターンに従って、窒化膜13
が選択的に除去される。このパターニングされた窒化膜
13をマスクとして、矢印で示される方向に、ボロンイオ
ン等のＰ型不純物イオンが10〜200KeV程度の加速電圧で
Ｐ型シリコン基板１の上に注入される。
さらに、第5C図を参照して、窒化膜13をマスクとして
熱酸化が施されることによって、イオン注入されたＰ型
シリコン基板１の上部には分離用フィールド酸化膜４が
形成され、その下の領域には注入されたＰ型不純物イオ
ンが熱拡散することによってチャネルカット用のＰ型不
純物拡散領域５が形成される。
その後、第5D図を参照して、窒化膜13および下敷酸化
膜12がエッチングによって除去される。
第5E図に示すように、熱酸化等の方法により、酸化膜
からなる絶縁膜17aが形成される。
そして、第5F図に示すように、全面上にポリシリコン
膜15が化学的気相薄膜成長法等の方法によって堆積され
る。さらに、上層の絶縁膜としてシリコン酸化膜18a
が、SiH4，N2Oを原料ガスとして用いて、温度850℃の加
熱下で化学的気相薄膜成長法によって、ポリシリコン膜
15の上に堆積される。この方法によって堆積されたシリ
コン酸化膜を高温酸化膜と称する。
その後、第5G図に示すように、シリコン酸化膜18aの
上に所定のパターンに従ったレジスト膜14が形成され
る。
第5H図を参照して、レジスト膜14をマスクとして、た
とえば、CHF3ガスを主原料とするエッチングガスを用い
たドライエッチングが施されることにより、高温酸化膜
であるシリコン酸化膜18aが、また、CCl4を主原料とす
るエッチングガスを用いたドライエッチングが施される
ことにより、ポリエッチング膜15が除去される。このよ
うにして、上層絶縁膜18とゲート電極としてのワード線
20が形成されるが、ワード線20の下部には上記エッチン
グによってノッチング20aが形成される。
第5I図に示すように、レジスト膜14が除去される。
そして、第5J図に示すように、ワード線20をマスクと
してＮ型不純物イオンが注入されることによって低濃度
のＮ型不純物拡散領域61a,62aが形成され、その後、ワ
ード線20の側壁に側壁絶縁膜19が形成される。ワード線
20と側壁絶縁膜19とをマスクとして、再びＮ型不純物イ
オンが注入されることによって高濃度のＮ型不純物拡散
領域61b,62bが形成される。このようにして、LDD構造を
有するＮチャネル型MOSトランジスタが形成される。す
なわち、低濃度のＮ型不純物拡散領域61a,62aと高濃度
のＮ型不純物拡散領域61b,62bとから構成され、ソース
／ドレイン領域となるＮ型不純物拡散領域61,62が形成
される。
次に、第5K図を参照して、各Ｎチャネル型MOSトラン
ジスタに接続するように、ポリシリコン等の導電正材料
あらなるストレージノード８が選択的に形成される。
第5L図を参照して、ストレージノード８の上にシリコ
ン酸化膜や窒化膜等からなるキャパシタ誘電体膜11が形
成される。このキャパシタ誘電体膜11の上にはポリシリ
コン等の導電性材料からなるセルプレート９が形成され
る。このようにして、ＮチャネルMOSトランジスタの一
方のＮ型不純物拡散領域61に接続するように、ストレー
ジノード８とキャパシタ誘電体膜11とセルプレート９と
から構成されたスタックト・キャパシタが形成される。
最後に、第5M図に示すように、酸化膜等からなる層間
絶縁膜21が堆積された後、Ｎチャネル型MOSトランジス
タの他方のＮ型不純物拡散領域62に接続するようにコン
タクト孔Ｃが開孔される。このコンタクト孔Ｃを介して
Ｎ型不純物拡散領域62に接続するようにアルミニウム層
等からなるビット線30が形成される。
このようにして、スタックト・キャパシタ構造のメモ
リセルを有するDRAMが形成される。
［発明が解決しようとする課題］ 従来のスタックト・キャパシタ構造のメモリセルを有
するDRAMにおいては、ゲート電極としてのワード線とそ
の上に形成される上層絶縁膜とが同じマスクによって選
択的に除去されるときに、ワード線の下部に部分的に削
られた空孔（ノッチング）が形成される。この種のノッ
チングは、従来から、たとえば特開昭62-286228号公報
の第２図と第４図（ａ）で説明されているように多結晶
シリコン中のリン濃度の不均一によって生じるものとし
て知られていた。しかしながら、本願発明者らは、実験
においてリン濃度を深さ方向に均一化するようにて不純
物をドーピングする方法を用いてもノッチングが形成さ
れることを見出した。ここで、リン濃度を深さ方向に均
一化するような不純物のドーピング方法とは、具体的に
はたとえば、CVD法によって多結晶シリコン膜を形成す
ると同時に一定量のリンを混入させる方法などをいう。
本願発明者らの実験の結果、このノッチングの原因は、
多結晶シリコン膜の上に形成されたシリコン酸化膜の膜
応力であることが判明した。この強い膜応力の存在下で
異方性ドライエッチングが施されると、応力歪が集中す
る異物質界面のエッチング速度が加速され、結果的にノ
ッチング生ずる。
このノッチングがゲート電極としてのワード線に存在
すると、MOSトランジスタの動作においてチャネル抵抗
が高くなる等の問題点があった。これは、ゲート電極の
下部に形成されたノッチングの直下の領域には不純物拡
散領域が形成されていないので、その領域がトランジス
タの動作時において高抵抗部分となり、反転層の形成が
困難になるという問題が引き起こすからである。そのた
め、MOSトランジスタの動作速度の低下が起こるという
問題点があった。
そこで、この発明は上記のような問題点を解消するた
めになされたもので、MOSトランジスタを構成するゲー
トとしての多結晶シリコン膜と、その上に堆積されたシ
リコン酸化膜とが同じマスクによって選択的に除去され
る過程で、多結晶シリコン膜にノッチングが発生するこ
とのない半導体装置およびその製造方法を提供すること
を目的とする。
［課題を解決するための手段］ この発明に従った半導体装置は、電界効果トランジス
タのゲートが同一マスクを用いて選択的に除去されるこ
とによって形成された多結晶シリコン膜とシリコン酸化
膜の積層構造を有するものであって、半導体基板と、多
結晶シリコン膜からなる電界効果トランジスタのゲート
電極と、シリコン酸化膜とを備える。多結晶シリコン膜
からなる電界効果トランジスタのゲート電極は、半導体
基板の主表面上にゲート絶縁膜を介在して形成されてい
る。シリコン酸化膜は、ゲート電極の上に形成され、10
9dyn/cm2以下の残留応力を有する。
また、この発明に従った半導体装置の製造方法によれ
ば、まず、半導体基板の主表面の上にゲート絶縁膜を介
在して多結晶シリコン膜が形成される。この多結晶シリ
コン膜の上に800℃以下の加熱温度によって109dym/cm2
以下の残留応力を有するシリコン酸化膜が形成される。
同じマスクを用いて多結晶シリコン膜とシリコン酸化膜
とを選択的に除去し、多結晶シリコン膜からなる電界効
果トランジスタのゲート電極が形成される。
［作用］ この発明においては、多結晶シリコン膜からなる電界
効果トランジスタのゲート電極の上に形成されたシリコ
ン酸化膜は、その内部に109dyn/cm2以下の残留応力を有
している。そのため、そのシリコン酸化膜が有する残留
応力は、直下のゲート電極を構成する多結晶シリコン膜
にノッチングが生じるのを抑制する。
また、この発明の製造方法によれば、電界効果トラン
ジスタがゲート電極を構成する多結晶シリコン膜の上に
シリコン酸化膜が800℃以下の加熱温度で形成される。
それによって、シリコン酸化膜が有する残留応力は109d
yn/cm2以下に制御され得る。
［実施例］ 以下、この発明の一実施例を図について説明する。
第1A図〜第1M図はこの発明に従った半導体記憶装置の
製造方法の一例、たとえば、スタックト・キャパシタ構
造のメモリセルを有するDRAMの製造方法を工程順に示す
部分断面図である。
まず、第1A図を参照して、Ｐ型シリコン基板１の上に
熱酸化法等によって下敷酸化膜12が形成される。下敷酸
化膜12の上には化学的気相薄膜成長法等によって窒化膜
13が形成される。
次に、第1B図を参照して、所定のパターンに従って窒
化膜13が選択的に除去される。このパターニングされた
窒化膜13をマスクとして、ボロンイオン等のＰ型不純物
イオンが、矢印で示される方向に10〜200keVの加速電圧
でＰ型シリコン基板１の上に注入される。
さらに、第1C図を参照して、窒化膜13をマスクとして
熱酸化が施される。これによって、イオン注入されたＰ
型シリコン基板１の上部には分離用フィールド酸化膜４
が形成され、その下の領域には注入されたＰ型不純物イ
オンが熱拡散することによってチャネルカット用のＰ型
不純物拡散領域５が形成される。
その後、第1D図を参照して、窒化膜13および下敷酸化
膜12がエッチングによって除去される。
第1E図に示すように、熱酸化等の方法で酸化膜からな
る絶縁膜17aが形成される。
第1F図に示すように、ポリシリコン膜15が全面上に化
学的気相薄膜成長法等の方法によって堆積される。さら
に、ポリシリコン膜15の上に、上層絶縁膜としてのシリ
コン酸化膜18aが、テトラエトキシオルソシリケート（S
i(OC2H5)4）を原料ガスとして用いて、温度720℃の加熱
温度下で化学的気相薄膜成長法によって堆積される。こ
のようにして堆積されたシリコン酸化膜18aはTEOS膜と
呼ばれる。このTEOS膜が有する残留応力は、成膜後にお
いて、５×108dyn/cm2以下であり、その後の工程で熱処
理等が施された後においても、１×109dyn/cm2以下であ
る。なお、従来の800℃以上の加熱温度下で形成される
高温酸化膜が有する残留応力は、２×109dyn/cm2以下で
あり、TEOS膜より高く値を示す。
そして、第1G図に示すように、TEOS膜から構成された
シリコン酸化膜18aの上に所定のパターンに従ったレジ
スト膜14が形成される。
第1H図に示すように、レジスト膜14をマスクとして、
TEOS膜からなるシリコン酸化膜18aとポリシリコン膜15
とがドライエッチングによって同時に選択的に除去され
る。このとき、ポリシリコン膜15の上に形成されたシリ
コン酸化膜18aは、109dyn/cm2以下の残留応力を有して
いるので、このエッチング工程においては、第5H図に示
されたようなノッチングが発生することのない、ゲート
電流としてのワード線20が形成される。
第1I図を参照して、レジスト膜14が除去されることに
よって、上層絶縁膜18とワード線20とが形成される。
その後、第1J図に示すように、ワード線20をマスクと
して、Ｎ型不純物イオンがＰ型シリコン基板１の上に注
入されることによって、低濃度のＮ型不純物拡散領域61
a,62aが形成される。さらに、ワード線20の側壁に側壁
絶縁膜19が形成された後、ワード線20および側壁絶縁膜
19をマスクとして、Ｎ型不純物イオンがＰ型シリコン基
板１の上に再び注入されることによって、高濃度のＮ型
不純物拡散領域61a,62bが形成される。このようにし
て、ソース／ドレイン領域となるＮ型不純物拡散領域6
1,62がLDD構造を有するＮチャネル型MOSトランジスタが
形成される。
第1K図に示すように、各Ｎチャネル型MOSトランジス
タに接続するように所定のパターンに従って、ポリシリ
コン等の導電性材料からなるストレージノード８が、一
方のＮ型不純物拡散領域61に接触し、かつ上層絶縁膜18
の上に延びるように形成される。
その後、第1L図に示すように、ストレージノード８の
上を覆うようにシリコン酸化膜やシリコン窒化膜等から
なるキャパシタ誘電体膜11が形成される。このキャパシ
タ誘電体膜11の上にはポリシリコン等の導電性材料から
なるセルプレート９が形成される。このようにして、キ
ャパシタ誘電体膜11を挾んだストレージノード８とセル
プレート９とから構成されるスタックト・キャパシタが
形成される。
最後に、第1M図を参照して、全面上に酸化膜等の層間
絶縁膜21が形成される。この層間絶縁膜21には、Ｎチャ
ネル型MOSトランジスタのキャパシタセルに接続されな
い他方のＮ型不純物拡散領域62の部分が露出するよう
に、コンタクト孔Ｃが開孔される。このコンタクト孔Ｃ
を介して電気的に接触するように、アルミニウム層等か
らなるビット線30が形成される。
このようにして、ゲート電極としてのワード線にノッ
チングが発生することのない、スタックト・キャパシタ
を有するDRAMが製造され得る。ワード線にノッチングが
発生することがないので、メモリを構成するMOSトラン
ジスタの動作速度が低下することもない。
なお、上記実施例では、ワード線を構成するポリシリ
コン膜の上の上層絶縁膜としてTEOS膜を用いたが、109d
yn/cm2以下の残留応力を有するようにシリコン酸化膜が
形成されれば、他の原料ガスを用いて上層絶縁膜が形成
されてもよい。たとえば、化学的気相薄膜成長法によっ
て温度450℃以下の加熱温度でSiH4，O2を原料ガスとし
て形成したシリコン酸化膜でもよい。このシリコン酸化
膜が有する残留応力は、成膜後においては５×108dyn/c
m2以下であり、その後の工程で熱処理等が施された後に
おいても５×108dyn/cm2以下である。また、テトラエト
キシオルソシリケート（Si(OC2H5)4），O3を原料ガスと
して、温度430℃以下の加熱温度で化学的気相薄膜成長
法によって形成したTEOS膜であってもよい。
また、上記実施例では、多結晶シリコン膜とシリコン
酸化膜とが同じマスクによって選択的に除去されて形成
された積層構造を有する半導体記憶装置の例として、ス
タックト・キャパシタ構造のメモリセルを有するDRAMに
ついて説明したが、少なくとも同じマスクによって２層
が選択的に除去されて形成される多結晶シリコン膜とシ
リコン酸化膜とからなる積層構造を有する半導体装置で
あれば、本発明を適用することによって同様の効果が得
られる。
［発明の効果］ 以上のように、この発明によれば、電界効果トランジ
スタのゲート電極を構成する多結晶シリコン膜の上に存
在するシリコン酸化膜は、低い残留応力を有する。その
ため、下層の多結晶シリコン膜からなるゲート電極にお
いてノッチングの発生を抑制することができる。したが
って、電界効果トランジスタの動作速度の低下を防止す
ることができる。
【図面の簡単な説明】
第1A図、第1B図、第1C図、第1D図、第1E図、第1F図、第
1G図、第1H図、第1I図、第1J図、第1K図、第1L図、第1M
図はこの発明に従った半導体記憶装置の製造方法の一実
施例を工程順に示す部分断面図である。 第２図は従来のDRAMの全体構成を示すブロック図であ
る。 第３図は第２図に示されたDRAMの１つのメモリセルに対
応する等価回路図である。 第４は従来のDRAMのメモリセル形成領域を示す部分平面
図である。 第5A図、第5B図、第5C図、第5D図、第5E図、第5F図、第
5G図、第5H図、第5I図、第5J図、第5K図、第5L図、第5M
図は従来の半導体記憶装置の製造方法を工程順に示す部
分断面図である。 図において、１はＰ型シリコン基板、15はポリシリコン
膜、18は上層絶縁膜、18aはシリコン酸化膜、20はワー
ド線である。 なお、各図中、同一符号は同一または相当部分を示す。
フロントページの続き (72)発明者 源城 英毅 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 奥村 喜紀 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 松川 隆行 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (56)参考文献 特開 昭60−20563（ＪＰ，Ａ) 特開 昭61−123181（ＪＰ，Ａ)

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】電界効果トランジスタのゲートが同一マス
    クを用いて選択的に除去されることによって形成された
    多結晶シリコン膜とシリコン酸化膜の積層構造を有する
    半導体装置であって、 主表面を有する半導体基板と、 前記半導体基板の主表面上にゲート絶縁膜を介在して形
    成された多結晶シリコン膜からなる電界効果トランジス
    タのゲート電極と、 前記ゲート電極の上に形成され、109dyn/cm2以下の残留
    応力を有するシリコン酸化膜とを備えた、半導体装置。
  2. 【請求項２】電界効果トランジスタのゲートが同一マス
    クを用いて選択的に除去されることによって形成された
    多結晶シリコン膜とシリコン酸化膜の積層構造を有する
    半導体装置の製造方法であって、 半導体基板の主表面上にゲート絶縁膜を介在して多結晶
    シリコン膜を形成する工程と、 前記多結晶シリコン膜の上に800℃以下の加熱温度によ
    って109dyn/cm2以下の残留応力を有するシリコン酸化膜
    を形成する工程と、 同じマスクを用いて前記多結晶シリコン膜と前記シリコ
    ン酸化膜とを選択的に除去し、前記多結晶シリコン膜か
    らなる電界効果トランジスタのゲート電極を形成する工
    程とを備えた、半導体装置の製造方法。
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