JPH0279461A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JPH0279461A
JPH0279461A JP63230818A JP23081888A JPH0279461A JP H0279461 A JPH0279461 A JP H0279461A JP 63230818 A JP63230818 A JP 63230818A JP 23081888 A JP23081888 A JP 23081888A JP H0279461 A JPH0279461 A JP H0279461A
Authority
JP
Japan
Prior art keywords
film
oxide film
silicon oxide
silicon
residual stress
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP63230818A
Other languages
English (en)
Other versions
JPH0828427B2 (ja
Inventor
Atsushi Hachisuga
敦司 蜂須賀
Masao Nagatomo
長友　正男
Ikuo Ogawa
育夫 小河
Hideki Genjiyou
源城　英毅
Yoshiki Okumura
奥村　喜紀
Takayuki Matsukawa
隆行 松川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP63230818A priority Critical patent/JPH0828427B2/ja
Priority to DE3930657A priority patent/DE3930657C2/de
Publication of JPH0279461A publication Critical patent/JPH0279461A/ja
Priority to US07/693,505 priority patent/US5300444A/en
Publication of JPH0828427B2 publication Critical patent/JPH0828427B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/69—Inorganic materials
    • H10P14/692—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses
    • H10P14/6921—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses containing silicon
    • H10P14/69215—Inorganic materials composed of oxides, glassy oxides or oxide-based glasses containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/63—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the formation processes
    • H10P14/6326—Deposition processes
    • H10P14/6328—Deposition from the gas or vapour phase
    • H10P14/6334—Deposition from the gas or vapour phase using decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/66—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the type of materials
    • H10P14/668—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the type of materials the materials being characterised by the deposition precursor materials
    • H10P14/6681—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the type of materials the materials being characterised by the deposition precursor materials the precursor containing a compound comprising Si
    • H10P14/6682—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the type of materials the materials being characterised by the deposition precursor materials the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は、半導体記憶装置およびその製造方法に関し
、特に多結晶シリコン膜とシリコン酸化膜とが同じマス
クによって選択的に除去されて形成された積層構造を有
する半導体装置およびその製造方法に関するものである
。
［従来の技術］ この発明はスタックド・キャパシタ構造のメモリセルを
有するダイナミック型ランダム・アクセス・メモリ（以
下、ＤＲＡＭと称する。）に適用されたとき、最も好ま
しい効果が得られるので、以下、スタックド・キャパシ
タ構造のメモリセルを有するＤＲＡＭについて説明する
。Ｄ　ＲＡ　Ｍは、既によく知られている。第２図はそ
のような従来のＤＲＡＭの全体構成の一例を示すブロッ
ク図である。
第２図を参照して、ＤＲＡＭは、記憶部分てある複数の
メモリセルを含むメモリセルアレイ１００と、そのアド
レスを選択するアドレスバッファに接続された行デコー
ダ２００、列デコーダ３００と、入出力回路に接続され
たセンスアンプを含む入出力インターフェイス部とを備
える。記憶部分である複数のメモリセルは、複数行、複
数列からなる７トリクス状に設けられている。各メモリ
セルは、行デコーダ２００に接続された対応のワード線
と、列デコーダ３００に接続された対応のビット線に接
続され、それに・よってメモリセルアレイ１００を構成
している。外部から与えられる行アドレス信号と列アド
レス信号とを受けて、行デコーダ２００と列デコーダ３
００により選択された各１本のワード線とビット線によ
ってメモリセルが選択される。選択されたメモリセルに
データが書込まれたり、あるいはそのメモリセルに蓄え
られていたデータが読出されたりする。このデータの読
出／書込の指示は制御回路に与えられる読出／書込制御
信号によって行なわれる。
データはＮ（−ｎＸｍ）ビットのメモリセルアレイ１０
０に蓄積される。読出／書込を行なおうとするメモリセ
ルに関するアドレス情報は、行および列アドレスバッフ
ァに保存され、行デコーダ２００による特定のワード線
の選択（０本のワード線のうち、１本のワード線の選択
）によってｍビットのメモリセルがビット線を介してセ
ンスアンプに結合される。次に、列デコーダ３００によ
る特定のビット線の選択（ｍ本のピッ！・線のうち、１
本のビット線の選択）によって、その中の１個のセンス
アンプが入出力回路に結合され、制御回路の指令に従っ
て読出あるいは書込が行なわれる。
第３図はメモリセルの書込／読出動作を説明するために
示されたＤＲＡＭの１つのメモリセル１０の″ＪＩｉｌ
ｌｉ回路図である。この図によれば、１つのメモリセル
１０は１組の電界効果型トランジスタＱとキャパシタＣ
ｓとからなる。電界効果型トランジスタＱのゲート電極
はワード線２０に接続され、一方のソース／ドレイン電
極はキャパシタＣ５の一方の電極につながれ、他方のソ
ース／ドレイン電極はビット線３０に接続されている。
データの書込時には、ワード線２０に所定の電圧が印加
されることによって電界効果型トランジスタＱが導通す
るので、ビット線３０に印加された電荷がキャパシタＣ
ｓに蓄えられる。一方、データの読出時には、ワード線
２０に所定の電圧が印加されることによって電界効果型
トランジスタＱが導通ずるので、キャパシタＣｓに蓄え
られていた電荷がビット線３０を介して取出される。
第４図は折返しビット線構成のＤＲＡＭのメモリセルア
レイ部の平面配置を示す部分平面図である。第４図には
４つのメモリセルが示されており、各メモリセルは、隣
接メモリセルと分離された動作領域ＡＩ、Ａ２．Ａ３に
形成された、１組の電界効果型トランジスタＱ１．Ｑ２
．Ｑ３．Ｑ４とキャパシタＣｓｌ、Ｃｓ２．Ｃｓ３．Ｃ
ｓ４とから構成される。各トランジスタＱｌ、Ｑ２．Ｑ
３゜Ｑ４を構成するゲート電極は各メモリセルに対応す
るワード線２０に連なっている。ワード線２０の上には
このワード線２０と絶縁され、かつ直交するようにビッ
ト線３０が形成されている。ビット線３０はコンタクト
孔Ｃ１，Ｃ２，Ｃ３を介してメモリセルに接続されてい
る。第４図の■−Ｖ線における断面は第５Ａ図〜第５Ｍ
図において工程順に示されている。以下、従来のスタッ
クド・キャパシタを有するＤＲＡＭの製造方法について
説明する。
まず、第５Ａ図を参照して、Ｐ型シリコン基板１の上に
熱酸化法等によって下敷酸化膜１２が形成される。下敷
酸化膜１２の上には化学的気相薄膜成長法等によって窒
化膜１３が形成される。
次に、第５Ｂ図を参照して、窒化膜１３の上にはルジス
ト膜が堆積された後、所定のパターンに従って、窒化膜
１３が選択的に除去される。このバターニングされた窒
化膜１３をマスクとして、矢印で示される方向に、ボロ
ンイオン等のＰ型不純物イオンが１０〜２００ｋｅＶ程
度の加速電圧でＰ型シリコン基板１の上に注入される。
さらに、第５Ｃ図を参照して、窒化膜１３をマスクとし
て熱酸化が施されることによって、イオン注入されたＰ
型シリコン基板１の上部には分離用フィールド酸化膜４
が形成され、その下の領域には注入されたＰ型不純物イ
オンが熱拡散することによってチャネルカット用のＰ型
不純物拡散領域５が形成される。
その後、第５Ｄ図を参照して、窒化膜１３および下敷酸
化膜１２がエツチングによって除去される。
第５Ｅ図に示すように、熱酸化等の方法により、酸化膜
からなる絶縁膜１７ａが形成される。
そして、第５Ｆ図に示すように、全面上にポリシリコン
膜１５が化学的気相薄膜成長法等の方法によって堆積さ
れる。さらに、上層の絶縁膜としてシリコン酸化膜１８
ａが、ＳｉＨ４，Ｎ、、０を原料ガスとして用いて、温
度８５０℃の加熱下で化学的気相薄膜成長法によって、
ポリシリコン膜１５の上に堆積される。この方法によっ
て堆積されたシリコン酸化膜を高温酸化膜と称する。
その後、第５Ｇ図に示すように、シリコン酸化膜１８ａ
の上には所定のパターンに従ったレジスト膜１４が形成
される。
第５Ｈ図を参照して、レジスト膜１４をマスクとして、
たとえば、ＣＨＦ、ガスを主原料とするエツチングガス
を用いたドライエツチングが施されることにより、高温
酸化膜であるシリコン酸化Ｈ１８ａが、また、ＣＣＱｓ
を主原料とするエツチングガスを用いたドライエツチン
グが施されることにより、ポリシリコン膜１５が除去さ
れる。
このようにして、上層絶縁膜１８とゲート電極としての
ワード線２０が形成されるが、ワード線２０の下部には
上記エツチングによってノツチング２０ａが形成される
。
第５１図に示すように、レジスト膜１４が除去される。
そして、第５１図に示すように、ワード線２゜をマスク
としてＮ型不純物イオンが注入されることによって低濃
度のＮ型不純物拡散領域６１ａ。
６２ａが形成され、その後、ワード線２ｏの側壁に側壁
絶縁膜１９が形成される。ワード線２ｏと側壁絶縁膜１
９とをマスクとして、再びＮ型不純物イオンが注入され
ることによって高濃度のＮ型不純物拡散領域６１ｂ、６
２ｂが形成される。このようにして、ＬＤＤ構造を有す
るＮチャネル型ＭＯＳトランジスタが形成される。すな
わち、低濃度のＮ型不純物拡散領域６１ａ、６２ａと高
濃度のＮ型不純物拡散領域６１ｂ、６２ｂとから構成さ
れ、ソース／ドレイン領域となるＮ型不純物拡散領域６
１．６２が形成される。
次に、第５に図を参照して、各Ｎチャネル型ＭＯＳトラ
ンジスタに接続するように、ポリシリコン等の導電性）
Ａ料からなるストレージノード８が選択的に形成される
。
第５Ｌ図を参照して、ストレージノード８の上にシリコ
ン酸化膜や窒化膜等からなるキャパシタ誘電体膜１１が
形成される。このキャパシタ誘電体膜１１の上にはポリ
シリコン等の導電性材料からなるセルプレート９が形成
される。このようにして、ＮチャネルＭＯ８）ランジス
タの一方のＮ型不純物拡散領域６１に接続するように、
ストレージノード８とキャパシタ誘電体膜１１とセルプ
レート９とから構成されたスタックド・キャパシタが形
成される。
最後に、第５Ｍ図に示すように、酸化膜等からなる層間
絶縁膜２１が堆積された後、Ｎチャネル型ＭＯＳトラン
ジスタの他方のＮ型不純物拡散領域６２に接続するよう
にコンタクト孔Ｃが開孔される。このコンタクト孔Ｃを
介してＮ型不純物拡散領域６２に接続するようにアルミ
ニウム層等からなるビット線３０が形成される。
このようにして、スタックド・キャパシタ構造のメモリ
セルををするＤＲＡＭが形成される。
［発明が解決しようとする課題］ 従来のスタックド・キャパシタ構造のメモリセルを有す
るＤＲＡＭにおいては、ゲート電極としてのワード線と
その上に形成される上層絶縁膜とが同じマスクによって
選択的に除去されるときに、ワード線の下部に部分的に
削られた空孔（ノツチング）が形成される。このノツチ
ングがゲート電極としてのワード線に存在すると、ＭＯ
Ｓトランジスタの動作においてチャネル抵抗が高くなる
等の問題点があった。これは、ゲー）［極の下部に形成
されたノツチングの直下の領域には不純物拡散領域が形
成されていないので、その領・域がトランジスタの動作
時において高抵抗部分となり、反転層の形成か困難にな
るという問題を引き起こすからである。そのため、ＭＯ
Ｓトランジスタの動作速度の低下が起こるという問題点
があった。
そこで、この発明は上記のような問題点を解消するため
になされたもので、ＭＯＳトランジスタを構成するゲー
トとしての多結晶シリコン膜と、その上に堆積されたシ
リコン酸化膜とが同じマスクによって選択的に除去され
る過程で、多結晶シリコン膜にノツチングが発生するこ
とのない半導体装置およびその製造方法を提供すること
を目的とする。
［課題を解決するための手段］ この発明に従った半導体記憶装置は、半導体基板と、多
結晶シリコン膜と、シリコン酸化膜とを備えている。半
導体基板は主表面を有する。多結晶シリコン膜は半導体
基板の主表面の上に形成されている。シリコン酸化膜は
多結晶シリコン膜の上に形成されている。また、シリコ
ン酸化膜は、１０９ｄｙｎ／ｃｍ２以下の残留応力を有
している。
また、この発明に従った半導体記憶装置の製造方法によ
れば、まず、主表面を有する半導体基板が苧備される。
この半導体基板の主表面の上に多結晶シリコン膜が形成
される。この多結晶シリコン膜の上には、８００℃以下
の加熱温度でシリコン酸化膜が形成される。これによっ
て形成されるシリコン酸化膜は、１０９ｄ　ｙ　ｎ／ｃ
ｍ２以下の残留応力を有する。その後、多結晶シリコン
膜とシリコン酸化膜とは同じマスクによって選択的に除
去される。
［作用］ この発明においては、多結晶シリコン膜の上に形成され
たシリコン酸化膜は、その内部に１０９ｄｙｎ／ｃｍ２
以下の残留応力を有している。そのため、シリコン酸化
膜が有する残留応力は直下の多結晶シリコン膜にノツチ
ングが生じるのを抑制する。
また、この発明の製造方法によれば、多結晶シリコン膜
の上にシリコン酸化膜が８００℃以下の加熱温度で形成
され、それによってシリコン酸化膜が仔する残留応力は
１０９ｄｙｎ／ｃｍ２以下に制御され得る。
［実施例コ 以下、この発明の一実施例を図について説明する。
第１Ａ図〜第１Ｍ図はこの発明に従った半導体記憶装置
の製造方法の一例、たとえば、スタックド・キャパシタ
構造のメモリセルを有するＤＲＡＭの製造方法を工程順
に示す部分断面図である。
まず、第１Ａ図を参照して、Ｐ型シリコン基板１の上に
熱酸化法等によって下敷酸化膜１２が形成される。Ｆ敷
酸化膜１２の上には化学的気相薄膜成長法等によって窒
化膜１３が形成される。
次に、第１Ｂ図を参照して、所定のパターンに従って窒
化膜１３が選択的に除去される。このパターニングされ
た窒化膜１３をマスクとして、ボロンイオン等のＰ型不
純物イオンが、矢印で示される方向に１０〜２００１ｃ
　ｅ　Ｖの加速電圧でＰ型シリコン基板１の上に注入さ
れる。
さらに、第１Ｃ図を参照して、窒化膜１３をマスクとし
て熱酸化が施される。これによって、イオン注入された
Ｐ型シリコン基板１の上部には分離用フィールド酸化膜
４が形成され、その下の領域には注入されたＰ型不純物
イオンが熱拡散することによってチャネルカット用のＰ
型不純物拡散領域５が形成される。
その後、ｍＩＤ図を参照して、窒化膜１３および下敷酸
化膜１２がエツチングによって除去される。
第１Ｅ図に示すように、熱酸化等の方法で酸化膜からな
る絶縁膜１７ａが形成される。
第１Ｆ図に示すように、ポリシリコン膜１５が全面上に
化学的気相薄膜成長法等の方法によって堆積される。さ
らに、ポリシリコン膜１５の上に、上層絶縁膜としての
シリコン酸化膜１８ａが、テトラエトキシオルソシリケ
ート（Ｓｉ（ＯＣ２ＨＳ）、）を原料ガスとして用いて
、温度７２０℃の加熱温度下で化学的気相薄膜成長法に
よって堆積される。このようにして堆積されたシリコン
酸化膜１８ａはＴＥ０１膜と呼ばれる。このＴＥ０１膜
がＨする残留応力は、成膜後において、５×１０８ｄｙ
ｎ／ｃｍ２以下であり、その後の工程で熱処理等が施さ
れた後においても、１ｘ１０９ｄｙｎ／ｃｍ２以下であ
る。なお、従来の８００℃以上の加熱温度下で形成され
た高温酸化膜が有する残留応力は、２×１０９ｄｙｎ／
ｃｍ２以下であり、ＴＥ０１膜より高い値を示す。
そして、第１Ｇ図に示すように、ＴＥ０１膜から構成さ
れたシリコン酸化膜１８ａの上に所定のパターンに従っ
たレジスト膜］４が形成される。
第１Ｈ図に示すように、レジスト膜１４をマスクとして
、ＴＥ０１膜からなるシリコン酸化膜１８ａとポリシリ
コン膜１５とがドライエツチングによって同時に選択的
に除去される。このとき、ポリシリコン膜１５の上に形
成されたシリコン酸化膜１８ａは、１０９ｄ　ｙ　ｎ／
ｃｍ２以下の残留応力をＨしているので、このエツチン
グ工程においては、第５Ｈ図に示されたようなノツチン
グが発生することのない、ゲート′εは極としてのワー
ド線２０が形成される。
第１１図を参照して、レジスト膜１４が除去されること
によって、上層絶縁膜１８とワード線２０とが形成され
る。
その後、第１Ｊ図に示すように、ワード線２０をマスク
として、Ｎ型不純物イオンがＰ型シリコン基板１の上に
注入されることによって、低濃度のＮ型不純物拡散領域
６１ａ、６２ａか形成される。さ↓゛・に、ワード線２
０の側壁に側壁絶縁膜１つが形成された後、ワード線２
０および側壁絶縁膜１つをマスクとして、Ｎｌ４Ｒ不純
物イオンがＰ型シリコン基板１の上に再び注入されるこ
とによって、高濃度のＮ型不鈍物拡散菌域６１ｂ、６２
ｂか形成される。このようにしで、ソース／ドレイン領
域となるＮ型不純物拡散領域６１．６２が■２ＤＤ構造
を有するＮチャネル型ＭＯＳトランジスタが形成される
。
第１Ｋ図に示すように、各Ｎチャネル型ＭＯＳトランジ
スタに接続するように所定のパターンに従って、ポリシ
リコン等の導電性材料からなるストレージノード８が、
一方のＮ型不純物拡散領域６１に接触【７、かつ上層絶
縁膜１８の上に延びるように形成される。
その後、第１Ｌ図に示すように、ストレージノード８の
上を覆うようにシリコン酸化膜やシリコン窒化膜等から
なるキャパシタ誘電体膜］１が形成される。このキャパ
シタ誘電体膜１１の上にはポリシリコン等の導電性材料
からなるセルプレート９が形成される。このようにして
、キャパシタ誘電体膜１１を挾んだス］・レージノード
８とセルプレート９とから構成されるスタックド・キャ
パシタが形成される。
最後に、第１Ｍ図を参照１７て、全面上に酸化膜等の層
間絶縁膜２］、が形成される。この層間絶縁膜２１には
、Ｎチャネル型ＭＯＳトランジスタのキャパシタセルに
接続されない他方のＮ型不純物拡散領域６２の部分が露
出するように、コンタクト孔Ｃが開孔される。このコン
タクト孔Ｃを介して電気的に接触するように、アルミニ
ウム層等からなるビット線３０が形成される。
このようにして、ゲート電極としてのワード線に７ノツ
チングが発生することのない、スタックド・キャパシタ
を有するＤＲＡＭが製造され得る。
ワード線にノツチングが発生することがないので、メモ
リを構成するＭＯＳ）ランジスタの動作速度が低下する
こともない。
なお、上記実施例では、ワード線を構成するポリシリコ
ン膜の上の上層絶縁膜としてＴＥ０１膜を用いたが、１
０９ｄ　ｙ　ｎ／　ｃｒｎ２以下の残留応力を白゛する
ようにシリコン酸化膜が形成されれば、他の原料ガスを
用いて上層絶縁膜が形成されてもよい。たとえば、化学
的気相薄膜成長法によって温度４５０℃以下の加熱温度
でｓｉＨ，、ｏ２を原料ガスとして形成したシリコン酸
化膜でもよい。
このシリコン酸化膜が有する残留応力は、成膜後におい
ては５×１０８ｄｙｎ／ｃｍ２以下であり、その後の工
程で熱処理等が施された後においても５ｘ１０８ｄ　ｙ
ｎ／ｃｍ２以ドである。また、テトラエトキシオルソシ
リケート（Ｓ　ｉ　　（ＯＣ２Ｈ５）４）、０３を原料
ガスとして、温度４３０℃以下の加熱温度で化学的気相
薄膜成長法によって形成したＴＥ０１膜であってもよい
。
また、上記実施例では、多結晶シリコン膜とシリコン酸
化膜とが同じマスクによって選択的に除去されて形成さ
れた積層構造を有する半導体記憶装置の例として、スタ
ックド・キャパシタ構造のメモリセルをＨするＤＲＡＭ
について説明したが、少なくとも同じマスクによって２
層が選択的に除去されて形成される多結晶シリコン膜と
シリコン酸化膜とからなる積層構造を有する半導体装置
であれば、本発明を適用することによって同様の効果が
得られる。
［発明の効果］ 以上のように、この発明によれば同じマスクによって選
択的に除去されて形成された多結晶シリコン膜の上に存
在するシリコン酸化膜は、低い残留応力を有するので、
下層の多結晶シリコン膜におけるノツチングの発生が抑
制され得る。しだがって、多結晶シリコン膜がゲート電
極等の導電膜として構成される場合において、能動素子
の性能を低下させることのない半導体記憶装置が提供さ
れ得る。
【図面の簡単な説明】
第１Ａ図、第１Ｂ図、第１Ｃ図、第１Ｄ図、第１Ｅ図、
第１Ｆ図、第１Ｇ図、第１Ｈ図、第１Ｉ図、第１Ｊ図、
第１Ｋ図、第１Ｌ図、第１Ｍ図はこの発明に従った半導
体記憶装置の製造方法の一実施例を工程順に示す部分断
面図である。 第２図は従来のＤＲＡＭの全体構成を示すブロック図で
ある。 第３図は第２図に示されたＤＲＡＭの１つのメモリセル
に対応する等価回路図である。 第４図は従来のＤＲＡＭのメモリセル形成領域を示す部
分甲面図である。 第５Ａ図、第５Ｂ図、第５Ｃ図、第５Ｄ図、第５Ｅ図、
第５Ｆ図、第５Ｇ図、第５Ｈ図、第５Ｉ図、第５Ｊ図、
第５に図、第５Ｌ図、第５Ｍ図は従来の半導体記憶装置
の製造方法を工程順に示す部分断面図である。 図において、１はＰ型シリコン基板、１５はポリシリコ
ン膜、１８は上層絶縁膜、１８ａはシリコン酸化膜、２
０はワード線である。 なお、各図中、同一符号は同一または相当部分を示す。

Claims (2)

    【特許請求の範囲】
  1. （１）主表面を有する半導体基板と、 前記半導体基板の主表面の上に形成された多結晶シリコ
    ン膜と、 前記多結晶シリコン膜の上に形成され、１０＾９ｄｙｎ
    ／ｃｍ＾２以下の残留応力を有するシリコン酸化膜とを
    備えた、半導体装置。
  2. （２）主表面を有する半導体基板を準備する工程と、 前記半導体基板の主表面の上に多結晶シリコン膜を形成
    する工程と、 前記多結晶シリコン膜の上にシリコン酸化膜を８００℃
    以下の加熱温度で形成する工程とを備え、それによって
    、 前記シリコン酸化膜は、１０＾９ｄｙｎ／ｃｍ＾２以下
    の残留応力を有するように形成され、 前記多結晶シリコン膜と前記シリコン酸化膜とを同じマ
    スクによって選択的に除去する工程とを備えた、半導体
    装置の製造方法。
JP63230818A 1988-09-14 1988-09-14 半導体装置およびその製造方法 Expired - Fee Related JPH0828427B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP63230818A JPH0828427B2 (ja) 1988-09-14 1988-09-14 半導体装置およびその製造方法
DE3930657A DE3930657C2 (de) 1988-09-14 1989-09-13 Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
US07/693,505 US5300444A (en) 1988-09-14 1991-04-30 Method of manufacturing a semiconductor device having a stacked structure formed of polycrystalline silicon film and silicon oxide film

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63230818A JPH0828427B2 (ja) 1988-09-14 1988-09-14 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JPH0279461A true JPH0279461A (ja) 1990-03-20
JPH0828427B2 JPH0828427B2 (ja) 1996-03-21

Family

ID=16913759

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63230818A Expired - Fee Related JPH0828427B2 (ja) 1988-09-14 1988-09-14 半導体装置およびその製造方法

Country Status (3)

Country Link
US (1) US5300444A (ja)
JP (1) JPH0828427B2 (ja)
DE (1) DE3930657C2 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6551857B2 (en) 1997-04-04 2003-04-22 Elm Technology Corporation Three dimensional structure integrated circuits
JP3107050B2 (ja) * 1998-07-02 2000-11-06 日本電気株式会社 多結晶シリコン膜の成膜方法
US6422826B1 (en) 2000-06-02 2002-07-23 Eastman Kodak Company Fluid pump and method
US6533951B1 (en) 2000-07-27 2003-03-18 Eastman Kodak Company Method of manufacturing fluid pump
US6386680B1 (en) 2000-10-02 2002-05-14 Eastman Kodak Company Fluid pump and ink jet print head
US6830701B2 (en) * 2002-07-09 2004-12-14 Eastman Kodak Company Method for fabricating microelectromechanical structures for liquid emission devices
US6874867B2 (en) * 2002-12-18 2005-04-05 Eastman Kodak Company Electrostatically actuated drop ejector

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6020563A (ja) * 1983-07-14 1985-02-01 Toshiba Corp 半導体装置の製造方法
JPS61123181A (ja) * 1984-11-15 1986-06-11 Fujitsu Ltd 半導体装置の製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53108381A (en) * 1977-03-04 1978-09-21 Hitachi Ltd Manufacture for semiconductor device
US4455737A (en) * 1978-05-26 1984-06-26 Rockwell International Corporation Process for and structure of high density VLSI circuits, having self-aligned gates and contacts for FET devices and conducting lines
JPS5747711A (en) * 1980-08-08 1982-03-18 Fujitsu Ltd Chemical plasma growing method in vapor phase
US4546535A (en) * 1983-12-12 1985-10-15 International Business Machines Corporation Method of making submicron FET structure
JPH0618257B2 (ja) * 1984-04-28 1994-03-09 富士通株式会社 半導体記憶装置の製造方法
US4584205A (en) * 1984-07-02 1986-04-22 Signetics Corporation Method for growing an oxide layer on a silicon surface
JPS61183952A (ja) * 1985-02-09 1986-08-16 Fujitsu Ltd 半導体記憶装置及びその製造方法
IT1209682B (it) * 1985-12-23 1989-08-30 Sgs Microelettronica Spa Processo per la fabbricazione mediante ricristallizzazione epitassiale di transistori ad effetto di campo a gate isolato con giunzioni a profondita' minima.
EP0232748A1 (de) * 1986-01-22 1987-08-19 Siemens Aktiengesellschaft Verfahren zur Auffüllung von Isolationsgräben in integrierten Halbleiterschaltungen
US4855801A (en) * 1986-08-22 1989-08-08 Siemens Aktiengesellschaft Transistor varactor for dynamics semiconductor storage means
US5028566A (en) * 1987-04-10 1991-07-02 Air Products And Chemicals, Inc. Method of forming silicon dioxide glass films
US4845047A (en) * 1987-06-25 1989-07-04 Texas Instruments Incorporated Threshold adjustment method for an IGFET
US4851370A (en) * 1987-12-28 1989-07-25 American Telephone And Telegraph Company, At&T Bell Laboratories Fabricating a semiconductor device with low defect density oxide
US4851361A (en) * 1988-02-04 1989-07-25 Atmel Corporation Fabrication process for EEPROMS with high voltage transistors
US5087951A (en) * 1988-05-02 1992-02-11 Micron Technology Semiconductor memory device transistor and cell structure
JPH06344756A (ja) * 1993-06-07 1994-12-20 Mazda Motor Corp 車両用空調装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6020563A (ja) * 1983-07-14 1985-02-01 Toshiba Corp 半導体装置の製造方法
JPS61123181A (ja) * 1984-11-15 1986-06-11 Fujitsu Ltd 半導体装置の製造方法

Also Published As

Publication number Publication date
DE3930657A1 (de) 1990-03-22
DE3930657C2 (de) 1995-11-30
JPH0828427B2 (ja) 1996-03-21
US5300444A (en) 1994-04-05

Similar Documents

Publication Publication Date Title
JP3109537B2 (ja) 読み出し専用半導体記憶装置
US5306657A (en) Process for forming an FET read only memory device
US5977580A (en) Memory device and fabrication method thereof
US5025294A (en) Metal insulator semiconductor type dynamic random access memory device
US20070202638A1 (en) Vertical misfet manufacturing method, vertical misfet, semiconductor memory device manufacturing method, and semiconductor memory device
JPH03104273A (ja) 半導体記憶装置およびその製造方法
US6940129B2 (en) Double gate MOS transistors
JPH0818016A (ja) 半導体の製造方法
JP3571088B2 (ja) Ｄｒａｍセルコンタクトの構造及びその形成方法
JPH04274359A (ja) ダイナミックランダムアクセスメモリ
JPH0279461A (ja) 半導体装置およびその製造方法
JPH05259405A (ja) 半導体装置およびその製造方法
US5347151A (en) DRAM with memory cells having access transistor formed on solid phase epitaxial single crystalline layer and manufacturing method thereof
JPH03268462A (ja) メモリセルを作成する方法
JP2772375B2 (ja) 半導体記憶装置
JPS6315749B2 (ja)
JPH02129956A (ja) 半導体メモリ素子の製造方法
JP2787170B2 (ja) 半導体記憶装置およびその製造方法
JPS63278268A (ja) ダイナミツクランダムアクセスメモリセル
JPH0364068A (ja) 半導体記憶装置およびその製造方法
JP2630444B2 (ja) 半導体記憶装置の製造方法
JP2507306B2 (ja) 半導体装置の製造方法
JPS6315748B2 (ja)
JPH0789571B2 (ja) 半導体記憶装置の製造方法
KR920003880B1 (ko) 반도체장치 및 그의 제조방법

Legal Events

Date Code Title Description
S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees