JPH0828465B2 - 積層電子回路モジュールの製造方法 - Google Patents

積層電子回路モジュールの製造方法

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JPH0828465B2
JPH0828465B2 JP60505387A JP50538785A JPH0828465B2 JP H0828465 B2 JPH0828465 B2 JP H0828465B2 JP 60505387 A JP60505387 A JP 60505387A JP 50538785 A JP50538785 A JP 50538785A JP H0828465 B2 JPH0828465 B2 JP H0828465B2
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Description

【発明の詳細な説明】 発明の背景 この発明は単一積層構造の高密度電子回路モジュール
を製造する際の種々の問題点を解決しようとするもので
ある。
本願の出願人に譲渡された、1985年６月２日発行の米
国特許公報第4,525,921号および1985年11月５日発行の
米国特許公報第4,551,629号の双方は、（例えばシリコ
ーン製）チップから成る複数のスタックを含むモジュー
ルの用途を開示しており、該モジュールの各チップはそ
の端面に露呈された隙間なく詰まった多数の個別電気リ
ードを有する集積回路を担っている。このように、積み
重ねられたチップは３次元積層構造体を成すとともに
（各薄片の端面により形成された）一端面にモザイク状
の個別電気リード群を有する。これらの個別電気リード
数は（基板層スタックのチップ数）×（各チップ上のリ
ード数）である。
上記多数のリードは緊密に接近しているため、種々の
センサー（例えば光検出器）または複数の読み出し端子
等、各外部素子と個別に接続するにあたり、これらの個
別接触素子に対し各リードを揃えて配列することが要求
される一方、あらゆる短絡回路を排除するため、非常に
厳密な公差を維持して当該モジュールの表面に各リード
を位置決めすることが要求される。各チップを積み重ね
て単一構造の基板スタックを形成する際、各チップが伸
延する平面と平行および垂直方向の双方にミスアライメ
ントが生じ易い。後者の垂直方向のミスアライメント問
題の解決は非常に厄介であった。
概略的に、この発明の目的は精密な公差内で各電気リ
ードが配列された、複数のチップまたは他の基板から成
る電子回路搭載基板スタックを提供することにある。上
記電気リードの配置公差は、例えば（当該チップ平面と
平行の）Ｘ軸方向において0.0005インチ、（当該チップ
平面と垂直の）Ｙ軸方向において0.001インチに近いも
のとされる。上記基板スタックのＸ軸アライメントはウ
エハからの各チップの切り出し精度の関数とされ、その
Ｙ軸アライメントは隣接チップ間の接着材料の厚さおよ
び各チップの厚さの関数とされる。
発明の要約 この発明は複数の電子回路搭載基板（好ましくは半導
体チップ）間に塗布した接着剤（好ましくはエポキシ樹
脂接着剤）を硬化するにあたり該基板スタックをスタッ
ク閉じ込め構造体に閉じ込めて単一構造の積層電子回路
モジュールを製造する方法を提供するものである。この
方法発明における重要な技術的事項は、電子回路を搭載
した基板の一端面がアクセス平面部とされ、該アクセス
平面部に上記電子回路と電気接続した複数の電気リード
を互いに間隔をもって配置して形成された電子回路搭載
基板を複数積み重ねてスタックを形成し、このスタック
の各電子回路搭載基板のアクセス平面部が一平面内に集
合して成るアクセス平面に各電子回路搭載基板のアクセ
ス平面部の電気リードにより２次元プレーナ電気リード
アレイが形成されるように、該スタックにおける隣接す
る電子回路搭載基板を接着して一体化した、単一構造の
積層電子回路モジュールを製造するにあたり、 製造しようとする積層電子回路モジュールに応じて、
基板上に電子回路を搭載するとともに該基板の一端面が
アクセス平面部とされ、該アクセス平面部に上記電子回
路と電気接続した複数の電気リードを互いに間隔をもっ
て配置した、複数の電子回路搭載基板の組み合わせを定
め； 上記組み合わされた各電子回路搭載基板の厚みを測定
し； 上記組み合わされた各電子回路搭載基板の厚み測定結
果に基づき、各電子回路搭載基板のアクセス平面部にお
ける各電気リードが所定位置に配置されるように、これ
ら電子回路搭載基板を積み重ねる順番を定め； 上記組み合わされた各電子回路搭載基板の一面に接着
剤を塗布してこれら電子回路搭載基板を上記定められた
順番にしたがって積み重ねてスタックを形成し； 上記スタックをスタック閉じ込め構造体内に装入し； 上記スタック閉じ込め構造体内で上記スタックの各電
子回路搭載基板のアクセス平面部が一平面内に存在する
ように整列させ、 上記スタック閉じ込め構造体内で整列されたスタック
に、該スタックの高さ寸法が所定の仕上げ寸法となるよ
うに加圧しながら加熱することにより該スタックにおけ
る隣接する電子回路搭載基板間に介在する接着剤を硬化
させて一体的に固着し、該スタックのアクセス平面に所
定の２次元プレーナ電気リードアレイを形成することで
ある。
図面の簡単な説明 第１図は、前述した先願と実質的に同一であり、それ
ぞれ電子回路を担う複数のチップ又は基板を積み重ねて
成るスタックを含み、該スタックを支持部材に装着して
光集光アッセンブリとして用いるようにした完成モジュ
ールの等角斜視図である。
第２図は、第１図の基板スタックの部分分解等角斜視
図である。
第３図は、硬化処理前に当該固定具の頂部に固着させ
てスタック閉じ込め室を完全に閉じるための最後の側壁
面部材を欠いた固定具であって、基板スタックの各隣接
基板層間のエポキシ樹脂層を硬化する際に用いられるス
タック閉じ込め構造体の等角斜視図である。
第4A図及び第4B図はドライスタックにおける個別の又
は複数のチップ又は回路基板の寸法を測定するのに用い
られる測定固定具であって、第4A図は測定ゲージとして
用いられる変換器を備えた測定固定具全体の外観を（縮
小寸法で）示し、第4B図はチップを含有しているシリン
ダー／ピストン機構体の縦断面図を（拡大寸法で）示
す。
第5A図及び第5B図は、第３図で示された固定具に挿入
される前に、“ウエット”（例えばエポキシ被膜）電子
回路搭載チップ又は基板を積み重ねて基板スタックの形
成に適用される組立式固定具を示し、第5A図は該固定具
の側面図、第5B図は第5A図のＢ−Ｂ線断面図である。
第６図〜第10図は複数の電子回路搭載基板を積み重ね
て基板スタックを形成するためのスタック閉じ込め構造
体の平面図、端面図、底面図、左側面図及び右側面図で
ある。
第11図及び第12図は、硬化工程前に過剰なエポキシ樹
脂を逃がすキャビティ壁の溝の形状および設置位置を示
す図である。
第13図〜第17図は、複数の電子回路搭載基板から成る
“ミニスタック”、即ち完全複合基板スタック形成用の
予備成形スタックとして積層数を減じた部分基板スタッ
ク製造用のスタック閉じ込め構造体であって、それぞれ
第６図〜第10図に対応する図面である。
第18図及び第19図はそれぞれ第６図〜第10図に示す第
１のスタック閉じ込め構造体におけるスクリューヘッド
とサイドバー間にスプリングクリップを取り付けて構成
した、小形のチップスタック形成用のスタック閉じ込め
構造体の平面図および側面図である。
実施例 第１図は多数の電子回路搭載半導体基板、例えば、シ
リコンチップ14を積み重ねて成る基板スタック12を用い
て構成された積層電子回路モジュール示す。上記チップ
14は集積電子回路を担い、該チップ14の一端面をアクセ
ス平面として該集積電子回路と電気接続した複数の電気
リードが該チップ14の一端面で互いに狭い間隔をもって
終端している。これら電気リードの端子が配置されたチ
ップ14の一端面は、例えば、光検出器の前面又は光集光
平面として作用するアクセス平面16とされる。以降、上
記電子回路搭載基板14を単にチップともいう。また、上
記基板スタック12をチップスタックともいう。
上記チップスタック12は実質的に多数のチップにより
“サンドウィッチ”又は積層構造を成すように形成さ
れ、隣接するチップ間が適当な接着剤を介して固着され
る。各チップ14の表面形状が矩形であり、したがって該
チップスタック12の形態は矩形平行六面体とされるが、
場合によっては、原理的に立法体としてもよい。複数の
チップを積み重ねて成るチップスタック12は熱伝達もし
くは冷却機構体としても作用する支持ブロック18に装着
される。更に、大形集積電子回路アッセンブリにおいて
は、上記支持ブロック18をスタッド20に装着して該スタ
ッド20を介してチップスタック12及び支持ブロック18を
固定するようにしてもよい。概括的に、複数のチップ14
から成るチップスタック12と支持ブロック18とを組み合
わせたものをモジュールアッセンブリという。
第２図に示すように、チップスタック12は複数のシリ
コンチップ又は電子回路搭載基板14を積み重ねるととも
に隣接するチップ14を接着剤を介して互いに接着し、次
いでこのスタック12の前面に光検出器“モザイク"28を
設けたアクセス平面、即ち、焦平面を形成するとともに
該スタック12の後面に平面状配線30を設けたアクセス平
面、即ち、背部配線平面が形成される。
この発明は、特にチップスタックの前面において多数
の電気リードを互いに適当な間隔をもって配置させなけ
ればならず、チップスタックの形成にあたり極めて厳格
な作業が要求される。光集光面モジュールを製造するに
あたり遭遇する要件は、また高密度包装電子回路が極狭
間隔の電気リード群（即ち、中心間隔が0.002〜0.004イ
ンチ程度に狭められる）から成る（各接触素子を分離す
べく）アクセス平面の接続の際に要求されるような場合
に遭遇することになる。
以下の説明において簡略化のため、各チップをチップ
平面と平行な方向に配置してその位置に保持することを
Ｘ軸アライメントといい、各チップをチップ平面と垂直
な方向に配置しかつその位置に保持することをＹ軸アラ
イメントという;X軸アライメントにより多数の積み重ね
られた各チップにおける各電気リードが“垂直”ライン
上に保持される。そのような各ラインの正確な“水平”
間隔は各チップにおける集積回路の形成精度に依存す
る；所定の垂直ラインにおける各電気リードの正確な
“垂直”間隔は各チップの作用表面が基本的に等間隔を
有することに依存する。
上記チップスタックにより積層電子回路モジュールを
製造するにあたり、従来、数々の努力が払われてきた。
当初、積層電子回路モジュールの組み立てはチップ及び
接着剤層の厚みの関数として“Y"アライメントを行うよ
うにした固定具を利用して行われた。しかしながら、該
固定具はスタックの高さの調整が不可能であったため、
“Y"アライメントに問題があった。
広汎な分析および試験を行った結果、チップスタック
における各チップを接着剤、例えば、エポキシ樹脂によ
り固着する時、エポキシ樹脂が塗布されたチップを積み
重ねて形成されたチップスタックを“固定キャビテイ”
又は“スタック閉じ込め構造体”に詰め込んで硬化処理
しなければならないことが分かった。換言すれば、硬化
処理しようとするチップスタックをスタック閉じ込め構
造体にぴったり嵌め込んで該閉じ込め構造体の各内側壁
面部材又はその他の位置基準素子により製造しようとす
る積層モジュールが予め定められた高さ及び容積となる
ようにする必要がある。
又、上記キャビテイ又はスタック閉じ込め室を画定す
る各側壁面部材又は位置基準部材はチップ又は基板材料
の熱膨張係数にできる限り近似した熱膨張係数を有する
材料で形成する必要がある。この目的に合った好ましい
材料としてモリブデンがあり、その熱膨張係数は約4.9
×10-6インチ／インチ／℃である。一方、シリコンチッ
プの熱膨張係数は約4.2×10-6インチ／インチ／℃であ
る。そのような材料として、６×10-6インチ／インチ／
℃の熱膨張係数を有するコバール（Kovar）が用いられ
た。
一時は、硬化処理前に各チップに対するＸ軸アライメ
ント圧力を保持するために固定キャビテイ機構体内の
“緩衝材”として、たとえばラバー等の弾性材製小片を
詰めることが好ましいと考えられたことがあった。しか
しながら、この方法は硬化時にラバーの熱反作用により
Ｙ軸アライメントを妨害するため早々に取り止められ
た。
むしろ面倒と思われる方法が所望の結果を得るのに有
用であるようだ。この方法は、現在の形式では各チップ
を操作する３つの個別固定具が使用される。
この方法を詳述する前に、第３図に示す固定キャビテ
イ構造体に注目して欲しい。この図面において、上記キ
ャビテイは仕上げサイドバー（図示しない）を除いて閉
鎖される。第３図の完全キャビテイには総計６つの壁部
材が用いられ、この場合、６つの壁部材のうち２つを省
略することができる。プラットフォーム部材32は２つの
“ブロック形”部材、即ち長ブロック部材34と短ブロッ
ク部材36を支持するとともにそれらに適当なクランピン
グねじにより堅締される。
積み重ねチップを適宜にキャビテイ38に装入した後、
３つの付加壁が付け加えられる。それらの１つはプラッ
トフォーム部材32およびブロック部材34に固定されるキ
ャップ部材40であり、該キャップ部材40は各チップの平
坦な表面を押圧、即ち各チップの平面に垂直方向に圧力
を印加する内壁に隆起部42aを有する。最後の２つの側
面部は２つのサイドバー部材によって閉鎖され、その１
つを44で示す。各サイドバー部材はブロック部材36とキ
ャップ部材40に固着される。当該スタックへの圧力が増
大するにつれてキャップ部材40の位置が変化するため、
キャップ部材に各サイドバー部材を保持するクランピン
グねじをサイドバー部材本体に適宜に広げて設けたスロ
ットを挿通させなければならない。
各チップまたは基板は一般に適当な材料のウエハから
スライシングにより形成される。この好ましい半導体材
料はシリコンであり、他の材料であってもよい。このウ
エハは最初所望のチップ厚み及び全体にわたり均一の厚
みを有するまで（出来る限り厳密に調整される）研摩さ
れる。一方、種々の分析および試験により各チップの厚
み及び平坦さが変わると、積み重ね工程において様々の
重要問題を惹起することが明らかとなった。
一般に、ウエハに集積回路を形成するため該ウエハは
所要の厚さとなるまでラップおよび研摩し、次いで各ウ
エハを例えば36個のICチップにスライスされる。洗浄
後、所定のモジュール用の各チップは顕微鏡検査をして
あらゆる欠陥チップの検出およびその廃棄が行なわれ
る。次いで、慎重な較正のもとに各チップの厚さが測定
される。各チップを測定することにより選別が行なわ
れ、好ましくはコンピュータに記憶させた厚みおよび導
体縁間距離データを用いて電気リード位置公差を維持す
るために最適の積み重ね順序が選定される。換言すれ
ば、位置ずれの累積を回避するために規定寸法より僅か
に大きいチップの次に規定厚みより僅かに小さい厚みを
有するチップを積み重ねるようにする。
各チップの厚み及びチップスタック全体の厚み（エポ
キシ樹脂接着剤層を除く）を測定する際に適用される固
定装置を第4A図および第4B図に示す。この装置は加圧操
作式装置であり、予め定められた最適圧力の下でチップ
の測定を行い、このようにして寸法精度の低下が防止さ
れる。以降の各操作工程においても同一の圧力が用いら
れる。この開示されたチップ厚み測定方法は0.0001イン
チの精度をもってチップの測定を行うことができる。
各チップは基本的に完全平坦度および規定厚さに関す
る２種類の偏差を有する傾向がある。チップは僅かでも
凹形状を成していると、加圧されて平坦状とされると厚
さ測定誤差を生じることになる。一方、チップが一点に
おいて他の点よりも厚みが大きいとその断面において楔
形状効果を呈する。
第4A図および第4B図に示す装置はこれらの誤差に適応
するように設計されたものである。凹形状問題は各チッ
プを加圧下で測定および積み重ねを行ってそれらを十分
に平坦状にするとともにそれらが損傷する可能性を最小
限にすることにより解決される。他法の楔形状問題は当
該装置に支持パットを揺動可能に配置して加圧下で各チ
ップの高さを自動調節することにより解決され、このよ
うにしてチップが確実に平坦化されない場合にける損傷
が防止される。
第4A図に示すように、固定具45がスタンド47に支持さ
れるとともに該スタンド47にねじ付コラム49が支持され
る。垂直可調整アーム51はねじ付コラム49とかみ合う雌
ねじ付カラー53に固着された一端部を有し、該カラーお
よびアームの垂直調整を行えるようになっている。アー
ム51の他端は二股状クランピング伸延部55を有し、ノブ
57により調節されるねじ付ステムにより緩められあるい
は堅締される。伸延部55は適当な寸法測定ゲージを所定
位置にクランプする。これにはソニー（Sony）DZ-500デ
ジタルゲージが適している。このデジタルゲージは外チ
ューブ59を備え、該外チューブ59に入れ子状にスプリン
グ付勢プラジャ61が装着され、該プラジャ61の下端部に
固定具45の頂部のゲージボタンと係合させられたチップ
63が設置される。
上記ゲージはメータ65の測定寸法のデジタル読み出し
を行う変換器であり、該メータ65はワイヤ67を介して電
気制御信号を受け取る。チップ寸法の測定にあたり、固
定具45が初めの“空”位置に在るとき０にリセットされ
る。
第4B図に示すように、固定具45の頂部に収容部50が設
けられ、寸法測定のため該収容部50に単一チップ又は積
み重ねられた積層チップが挿入される。チップ又はチッ
プスタックが自動高さ調整プラットフォームもしくはパ
ッド52に支承され、該プラットフォームもしくはパッド
52とピン54とピボッド運動するように係合させられる。
第4B図に示すように、このピン54の軸が当該図面の平
面に垂直に伸延している。チップ又はチップスタックの
頂部はピン58の回りにピボット運動するように組み合わ
された自動高さ調整パッド56を介して下方への作用圧力
下で係合されかつ配置され、第4B図に示されるように該
ピン58の軸は当該図面の平面と平行に伸延している。ピ
ン54および58の軸を直線関係にさせることにより加圧下
でチップの高さ調節を行うことができる。
固定具45は空気圧シリンダとピストンの結合体であっ
てもよく、シリンダハウジング60が固定ベース62にボル
ト止めされかつ垂直に延在する円筒状壁体64と上方ピス
トン行程制限壁体66から形成される。ピストン又はダイ
ヤフラム68がシリンダ内で垂直に往復動するようにされ
かつ圧力応答可動壁体70、各チップの側面に沿って延び
る垂直伸延スカート部分72及びデジタルゲージチップ63
と接触するようにしたゲージボタン76を担うキャップ74
から構成される。この構成により正確かつ精密なチップ
厚み比較測定を行うことができる。
シリンダハウジング60内でピストン68を下方に移動さ
せることにより該ピストンの上方のチャンバ内に加圧空
気（又は他の流体）が導入される。最初、加圧空気は可
動壁体70の上部に入り、その後該可動壁体70が下方に押
圧されるにつれて該可動壁体70の上方の空間を充満す
る。加圧空気がチャンバ78に入り込むまで、該可動壁体
は圧縮スプリング80を介して最上位もしくは20引き込み
位置に保持される。
チップ測定が行なわれる圧力は好ましくは約600psi
（ポンド／インチ２）とされ、チップへの全圧力が150
ポンドとされる。これは非常に高くかつ幾らかのチップ
が損傷を負うかもしれないが、実験によれば仕上がりア
ライメント精度に対し可なり高い圧力を要することが示
される。厚みデータの比較性および一貫性を保証するた
め、全体にわたり同一圧力を使用することが不可欠なこ
とである。
スタック用のチップ選定基準の１つは厚みが所要寸法
のものであるかどうか、もう１つはその電子回路の顕微
鏡検査結果が所要要件を満足するかどうかを判定して行
われる。実際の良品率、即ち原始的にウェハから切り出
されたチップのうちモジュール組み立てに適するものの
パーセンテージは約５％程度と低いものである。この良
品率パーセンテージはIC（集積回路）製造業者が厚みお
よび回路の一定性を改善すればする程改善することがで
きる。
各チップの測定が行なわれた後、コンピュータに蓄積
されたチップ厚みデータを用いて好ましいチップの積み
重ね順序が定められる。
次いで、第4a図および第4b図の装置を用いてチップの
ドライスタッキング、即ち、製造しようとする積層電子
回路モジュールに応じて選定された種々のチップの組み
合わせが定められる。このチップの組み合わせたものを
チップアッセンブリという。このドライスタッキングに
あたり、次層のチップを積み重ねる毎にそれまでに積み
重ねられたスタックの高さ又は厚みの実測寸法とその予
定寸法とが比較される。これらチップの寸法測定時、一
貫してチップへの印加圧力は一定、即ち約600psi（ポン
ド／インチ２）とされた。もしこれらの測定寸法が所望
寸法と一致しないならば、チップ交換が行なわれる。
モジュール組み立て方法の複雑さを増長する要因の１
つは１つのモジュールを構成するチップ数が多いことで
ある。最も進歩した作業における積み重ね層数は128で
ある。仮に各チップの前端面に128個の電気リードが設
けられているとすると、該モジュールの前面におけるリ
ードの全数は128×128＝16384となる。
１つのチップスタックに128のチップ又は層を積み重
ねるとともにこれら積み重ねたチップ間に介在させたエ
ポキシ樹脂を硬化して積層電子回路モジュールを組み立
てる際、該スタックのＹ軸における公差の確保は非常に
困難である。その理由は、換言すれば、全数128のチッ
プ層全体にわたり誤差が累積されるからである。この累
積誤差問題を軽減する１つの方法は、完成チップスタッ
クのチップ積層数より少ない数のチップを積み重ねて成
るサブスタックを作り、これらサブスタックを所要数組
み合わせることにより完全チップスタックを完成するよ
うにすることである。例えば、第13図〜第17図の小型キ
ャビティ固定具を用いて16個のチップから成るサブスタ
ックの組み立て及び各チップ間の接着剤の硬化が行われ
る。次いで、これら８個のサブスタックを積み重ねると
ともに各サブスタック間の接着剤を硬化して128層の完
全チップスタックが形成される。このようなサブスタッ
クにより完全チップスタックを作成するようにすれば、
該完全チップスタックにおける電気リードの配置精度は
可なり高いものとすることができる。これは全チップの
うちの少数のチップだけが累積誤差に寄与するという事
実に依るものである。
ドライスタッキングの測定がうまく行なわれると、次
ぎの工程はウエットスタッキングである。これは隣接チ
ップ面間にエポキシ樹脂を拡布することを含む。最初の
エポキシ樹脂塗布量は実質的に完成モジュール中に含ま
れる量より大目とされる。換言すれば、エポキシ樹脂の
大部分が仕上げ工程時に“スクィーズアウト”される。
一方、各チップの全面にエポキシ樹脂を塗布することが
重要である。チップ間にエアポケットが存在しないよう
にする必要がある。そのため、過剰気味のエポキシ樹脂
が使用されかつ必要に応じて排除される。
所定キャビティ硬化具又は装置にウエットスタックを
挿入することに先駆け、それぞれエポキシ樹脂を塗布し
たチップによるチップスタック、すなわち、ウエットス
タックを形成するには、“ウエットスタッキング”固定
具ともいう、第２固定具が使用される。第5a図および第
5b図はウエットスタッキング固定具を構成するあご形サ
ブアッセンブリを示す。このあご形サブアッセンブリは
過剰接着剤をスクィーズアウトするとともに形成しよう
とするスタックのＹ軸方向における寸法を完成スタック
のものより１〜２ミリインチ（mils）大き目に形成する
のに用いられる。上記あご形サブアッセンブリの内側に
ウエットチップを挿入して積み重ねた後、このあご形サ
ブアッセンブリに適当な圧力がかけられる。このあご形
サブアッセンブリは（ａ）当該スタックの底部を支持す
る隆起した上方突出中央部84を有する下あご部材82、
（ｂ）当該スタックの頂部を押し下げる隆起した下方突
出中央部88を有する上あご部材86、および（ｃ）適当な
固定部材94により互いに固着された側壁部材（Ｕ字形）
90および92（第5B図参照）から構成され、チップスタッ
クが閉じ込められる実質的に方形（又は矩形）空間96を
包囲している。不要なエポキシ樹脂を排出するために壁
部材90および92のチップと対向する平面部にそれぞれ溝
98が設けられる。次に硬化が行なわれるまでエポキシ樹
脂が液状とされ、よってウエットスタッキング状態時に
は各チップは相対的に滑り動作可能とされる。上あご部
材86および下あご部材82間に作用する圧力によりスタッ
クが完成寸法より１〜２ミリインチ大きい寸法に絞り込
まれれる。
下あご部材82および上あご部材86間にチップを積み重
ねる前に、これら下および上あご部材82および86は洗浄
され、計量シリンジにエポキシ樹脂を装填される。好適
なエポキシ樹脂としてエポテック（Epotek）H377があ
る。下あご部材82内に順次各チップの上面に所定量のエ
ポキシ樹脂を塗布した後に一時に積み重ねて挿入され
る。これに代えて、各チップの上面に計量されたエポキ
シ樹脂の液滴を加え、次いで、シリンジの先端部を介し
て分散させるようにしてもよい。この時、あご形サブア
ッセンブリにおけるスタック領域96の２つの壁面部、即
ち、上壁面部および壁部材92により包囲される垂直壁面
部が開放状態とされる。
各チップの上面へのエポキシ樹脂塗布量は同一とされ
る。上述したように、エポキシ樹脂の塗布量は各チップ
の接合面全体に塗布する必要があり、仕上がり接着剤層
として残留する量よりもはるかに多い量とされる。これ
らチップから固定具、即ち第5A図及び第5B図に示すよう
なウエットスタッキング固定具並びに第６図〜第10図に
示すような仕上げ所定キャビティ固定具のいずれにも不
要なエポキシ樹脂を排除するための逃し機構部が設けら
れる。
完成積層電子回路モジュールにおける各接着剤層の有
効厚み寸法は0.02〜0.10ミリインチとされる。これ等接
着剤層の実厚み寸法は、固定キャビティのＹ寸法、例え
ば、516ミリインチからドライチップスタックの全厚さ
寸法、例えば、508ミリインチを差し引き、該差値８ミ
リインチを接着剤層数、即ち128チップ層モジュールに
おいては127で除算した、平均約0.06ミリインチの大き
さとされる。
ウエットスタッキングが完了した後、テフロンを用い
て作られた舌片形状の小型押圧具を用いてスタック領域
96内の各チップをゆっくり押圧する。このようにして各
チップの予備アライメントを行なう。その後、当該スタ
ックの最上部を開放したまま、Ｕ字形壁部材90に壁部材
92が密接固定される。次に、上あご部材86の中央部88が
スタックの最上部と係合するように挿入される。次い
で、このあご形サブアッセンブリは適当な加圧部（図示
しない）に挿入され、上および下あご部材86および82に
圧力が加えられ、複数のチップから成るウエットスタッ
クが圧縮される。この押圧作用により、上あご部材86が
側壁部材90および92とかみ合って停止するまで下降させ
られる。
これで、第６図〜第10図に示すように、エポキシ樹脂
を含むチップスタックは仕上げ固定具として使用され
る、第２スタック閉じ込め込め構造体に装入する準備が
整う。前述したように、エポキシ樹脂の硬化時、予め定
められた完成積層電子回路モジュールの高さ寸法と同等
の深さ寸法を有するスタック領域94内にチップスタック
を閉じ込める操作を行なわないことには所定高さ寸法精
度の積層電子回路モジュールが得られない。固定用キャ
ビティは、Ｘ軸方向に関しては必ずしも必要ないが、完
全に閉鎖できるようにすると有利である。
第６図〜第10図に示す完全閉鎖式の第２スタック閉じ
込め構造体は６つの分離型壁部材を有し、適当なオーブ
ンを用いて、好ましくは120〜150℃の温度範囲内で１〜
３時間、硬化処理に付される。この第２スタック閉じ込
め構造体の各壁部材はチップ材料と同様の熱膨張係数を
有する材料を用いて形成することが好ましい。上述した
ように、コバールはシリコンチップスタックを包囲する
固定具の壁面部材として適当な材料である。これらは最
初粗加工され、次いで非常に高温に上昇させられ、室温
に戻されて応力が緩和される。その後、コバール壁部材
は仕上げ加工されて所要の精度とされる。
第６図〜第10図に示す第２スタック閉じ込め構造体又
は固定具の各側壁部材は第３図に示すものにおけるもの
と対応する。第６図は平面図、第７図は端面図、第８図
は底面図、第９図および第10図は側面図と対応する。こ
の方位は当該固定具の組み立て時に適用され、好ましく
は、第７図における端部に対向する端部は下方に配向さ
れ、よって各チップが硬化時水平配向とされる。
第９図および第10図の底面図に見られるプラットホー
ム壁部材32aが長ブロック部材34a（第９図）および短ブ
ロック部材36a（第10図）を支持するために設けられ
る。平面図（第６図）から分かるように、プラットホー
ム部材32aに部材34aおよび36aを装着することによりキ
ャビティ38の３つの側面が閉じられる。各部材は１又は
それ以上の合わせピン102による初期アライメントを行
なった後、少なくとも１つのねじ100を介して各隣接部
材に固着される。各ネジ100のヘッドは当該固定具の少
なくとも２つの外側面に固着され、これらの外側面が組
み立て工程時底面として使用される。
上記電子回路モジュールの硬化後、上記固定具の解体
にあたり該固定具の内壁面に残存する過剰エポキシ樹脂
に起因して問題が生じる。“分離”ねじを使用して除去
する必要が有り、これらのねじは隣接キャビティ形成部
材を強制的に分離させるのに用いられる。このために、
各ねじ100が近くの部材における大形ねじ付開口104を貫
通して伸延するとともに遠くの部材における小形ねじ付
開口106と係合することはない。これにより固定具の解
体時に大きな戻しねじが該開口10にねじ込まれる。この
戻しねじは遠隔部材とかみ合った時近接および遠隔部材
を分離させる。
３つの部材32a、34aおよび36aが互いに固定される
と、キャビティ38の３つの側面が閉じられる一方、３つ
の側面が解放される。硬化後、上記固定具からのスタッ
ク除去容易化手段として、該キャビティ38の内側全面を
被覆する離型剤が用いられる。離型剤の有効な塗布を確
実に行う好ましい方法は次ぎの工程を含む：（ａ）キャ
ビティの清掃；（ｂ）構造体の加熱（壁部材の解体を含
む）；（ｃ）（磨かれた）全内壁面（解体壁部材を含
む）に離型剤を塗布する；（ｄ）構造体の乾燥；（ｅ）
その再加熱；（ｆ）もう１つの離型剤を塗布である。離
型剤を塗布した後、チップのウエットスタックがウエッ
トスタッキング固定具（第5A図および第6A図）から除去
されるとともに（過剰エポキシ樹脂を払拭した後）仕上
げ固定具に挿入される。第10図に示される位置のキャビ
ティ内にチップスタックの平面が実質的に垂直方向に伸
延するように配列される。
チップのＸ軸アライメントはキャビティ内で積み重ね
られた各チップを次のように配向させることにより行わ
れる：（ａ）各チップのアクセス平面縁部、即ち、各チ
ップの電気リードが配置された端面が第10図に示すよう
に、上向きとされかつ（ｂ）各チップの側面が長ブロッ
ク部材34a（第６図）により形成されたキャビティ壁部
材110に対してアライメントされる。このようにして積
層電子回路モジュールのアクセス平面と対向する平面が
プラットホーム部材32a上に載置される。好ましくは、
ウエットスタッキング時に使用されたと同様のテフロン
塗布具を用いて各チップを壁面110に押し付けることに
よりこれらチップのＸ軸アライメントが確実になされ
る。顕微鏡を用いてチップと壁間の相互接続部を検査す
ることにより各チップは位置基準壁面110と対向する位
置に位置決めされる。各チップのＸ軸アライメント時、
アクセス平面と上向けることは該アクセス平面において
アライメントの検査を可能とする。もし、上記モジュー
ルの他の面でＸ軸アライメントが行われると、僅かなチ
ップ領域寸法の変動によってアクセス平面に関しミスア
ライメントが生じる。このようなミスアライメントは、
その後、アクセス平面における各電気リードを各検出器
又は他の読み出し素子と接続するにあたり、それら電気
リードの位置精度は厳格なものが要求され、上述したよ
うなミスアライメントは許容されないものである。
この時点で、２つ又は３つのキャビティ壁部材がまだ
組み立てられていない。キャップ部材40aは既に上記固
定具に取り付けられて該キャップ部材40aの隆起面42aが
チップスタックの両面を垂直方向に押圧しているが、最
終位置までは押し下げてはいない。他の２つのキャビテ
ィ壁部材は２つのサイドバー部材44aおよび45aとされ、
これらの部材は図中鎖線で示される。
上記モジュールの仕上げ固定具及びその組み立て工程
は次のように変形することができる。最後の２つの壁部
材であるサイドバー部材44aおよび45aは省略してもよ
い。これは前述したようにアライメント基準面としての
基準壁面110を用いてＸ軸アライメントを完成させるこ
とが出来るからである。キャップ部材40aはモジュール
のＹ軸方向の全寸法を確定するのに必須のものである。
該キャップ部材40aはチップスタックが挿入されて位置
基準壁面110に対しアライメントされる前又は後に取り
付けるかどうかは選択事項である。一方、Ｘ軸アライメ
ントがなされるまで最終位置に押し下げて固定されるこ
とはない。サイドバー部材44a及びブロック部材45aが設
けられた第５および第６壁部材を用いる場合、もし各チ
ップがサイドバー部材44a及びブロック部材45aに対し相
対的に移動可能にすれば、チップスタックの損傷を防止
するため、キャップ部材44a及びブロック部材45をキャ
ップ部材40aおよびブロック部材36aに固定するねじ100
が両部材44aおよび45aに設けた馬鹿穴を貫通させるよう
にしなければならない。又、第18図および第19図に示す
ねじ100はサイドバー部材44aおよび45aに対し剛性力よ
りもむしろ弾性拘束圧力を付勢することが好ましい。第
18図および第19図は好ましいサイドバー拘束器具を示
す。ねじ100は図中右側面に配置され、該図における左
側面において省略される。左側面に馬鹿穴101および
“スタンドオフ”部材103が示される。右側面にサイド
バー部材とねじ100のヘッド間にスプリングクリップ105
が示される。このねじ100はスタンドオフ部材103と係合
するまで堅締して下降させられる。その後、スプリング
クリップ105はサイドバー部材に弾性拘束力を印加す
る。
固定キャビティ38を包囲するように各コバール側壁部
材が慎重に組み立てられて正確な所定寸法とされる。測
定のための予備アッセンブリにおいてねじ100の堅締に
あたりある大きさのトルクが加えられる。新しい作業が
試験されてたとえ各コバール側壁部材の最終アッセンブ
リが各ねじにそれぞれ異なったトルクを用いて行なわれ
たとしてもキャビティの所望寸法が若干変更せしめるこ
とができる。このため、硬化時のキャビティ寸法の修正
が不可欠であり、最終アッセンブリ時、作業者によるア
ッセンブリ部品の製作時に用いられると同様のねじ締ト
ルクが実質的に適用されることは重要なことである。締
めトルクが反復的にキャビティ寸法を定めるものである
から、好ましい締めトルクは約17.6インチ−ポンドとさ
れる。
キャビティ38および挿入スタックが完全に準備される
と、全アッセンブリがオーブン内に設定され、当該エポ
キシ樹脂を硬化するのに適した温度で所定期間加熱さ
れ、これにより完全に一体的に集積された電子回路モジ
ュールが得られる。上述したように、硬化に適当な温度
は120〜150℃とされ、適当な期間１〜３時間である。硬
化時、各チップ平面が実質的に水平となるように上記固
定具が配向させられる。換言すれば、上記固定具の右端
部112が第10図に示されるように（又は第９図に示され
るように左端部）が硬化中底面とされる。この配向の目
的はチップ間におけるある位置からの不均一なエポキシ
樹脂の漏洩を防止することである。
完全な包装を行うには、幾分過剰な量のエポキシ樹脂
が使用されるから、キャビティにおいて積み重ねられた
スタックから幾らかのエポキシ樹脂を逃さなければなせ
ない。そうしないと、種々の問題、たとえばチップを移
動させる圧力の発生し従って当該スタックを歪ませる等
が発生する。エポキシ樹脂の逃しはキャビティ38の壁に
溝を設けることことにより容易に行える。第11図および
第12図は好ましいエポキシ樹脂排出溝を示す。第11図は
スタックの頂部および底部で使用するのに好適な“格子
縞”模様を示し、即ち、各壁が各チップ平面と平行な平
面内に延びるとともに各チップを互いに押圧するのに用
いられる。両端チップの平坦チップ面が隆起した“島部
分"114に共に支持される。エポキシ樹脂が内部連絡溝網
116を介して排出されるようになっている。第12図はチ
ップスタックの縁部と係合う４つの壁のそれぞれに使用
するのに適した一模様例を示す。チップ壁連携は長手軸
に延びるリッジ118と対向して行なわれる。残りの領域
はエポキシ樹脂の排出に利用でき、長手方向に延びる溝
120および完全に窪んだ中央部分122を含む。エポキシ樹
脂の硬化後、固定キャビティ部分の解体にあたり厄介な
ことになるから、当該硬化処理は以下の２つのスッテプ
で行うことが好ましい。第１ステップはキャビティ閉じ
込めスタックを十分に密着させてチップが変位するのを
防止する。次いで該キャビティからスタックを取り外
し、自立構造ユニットとして当該スタックの硬化を行
う。
上述したように、まず少数チップを有する小形スタッ
クを形成してから完全スタックを形成したほうが良い。
第13図〜第16図は128層の代わりに16層を含む“ミニス
タック”を提供するために使用される固定具の壁部材を
示す。第13図〜第17図における壁形成部材には、添字ｂ
を用いた点を除き前記図面における対応部材と同一数字
符号が付される。第13図〜第17図におけるスタックのＹ
軸寸法は第６図〜第10図における比較対照寸法の1/8で
あり、（キャップ部材40b上の）表面42aと短ブロック部
材36bの内方端面間のキャビティ38bの大きさは第６図〜
第10図のキャビティ38の大きさの1/8とされる。又、短
ブロック部材36bの長さは当該キャビティの残りの長さ
を満足するように増大せしめられる。幾つかのミニスタ
ックを形成した後、それらの幾つかがフルサイズキャビ
ティ内で積み重ねられるとともに互いに固着して完全ス
タックが形成される。元のエポキシ樹脂は２度の硬化処
理に耐えられるものとされ、そのようにできることは既
に証明されている。
前述したように、ここに記載された器具もしくは装置
と方法は当該明細書の導入部分に要約されるような種々
の優れた作用効果を奏する。また、この発明の原理は
（ａ）種々の基板材料、例えば水晶とかサファイア製基
板に対し、又（ｂ）どのような状態においてもアクセス
平面のＸ軸およびＹ軸における正確なリード配列が要求
される場合にも有用である。
以下の請求の範囲は開示した特定の実施例を包含する
のみならず、先行技術により最大限に拡大されかつ内包
するように説明された発明概念を包含するものである。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−103149（ＪＰ，Ａ) 特開 昭59−219954（ＪＰ，Ａ)

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】電子回路を搭載した基板の一端面がアクセ
    ス平面部とされ、該アクセス平面部に上記電子回路と電
    気接続した複数の電気リードを互いに間隔をもって配置
    して形成された電子回路搭載基板を複数積み重ねてスタ
    ックを形成し、このスタックの各電子回路搭載基板のア
    クセス平面部が一平面内に集合して成るアクセス平面に
    各電子回路搭載基板のアクセス平面部の電気リードによ
    り２次元プレーナ電気リードアレイが形成されるよう
    に、該スタックにおける隣接する電子回路搭載基板を接
    着して一体化した、単一構造の積層電子回路モジュール
    を製造するにあたり： 製造しようとする積層電子回路モジュールに応じて、基
    板上に電子回路を搭載するとともに該基板の一端面がア
    クセス平面部とされ、該アクセス平面部に上記電子回路
    と電気接続した複数の電気リードを互いに間隔をもって
    配置した、複数の電子回路搭載基板の組み合わせを定
    め； 上記組み合わされた各電子回路搭載基板の厚みを測定
    し； 上記組み合わされた各電子回路搭載基板の厚み測定結果
    に基づき、各電子回路搭載基板のアクセス平面部におけ
    る各電気リードが所定位置に配置されるように、これら
    電子回路搭載基板を積み重ねる順番を定め； 上記組み合わされた各電子回路搭載基板の一面に接着剤
    を塗布してこれら電子回路搭載基板を上記定められた順
    番にしたがって積み重ねてスタックを形成し； 上記スタックをスタック閉じ込め構造体内に装入し； 上記スタック閉じ込め構造体内で上記スタックの各電子
    回路搭載基板のアクセス平面部が一平面内に存在するよ
    うに整列させ、 上記スタック閉じ込め構造体内で整列されたスタック
    に、該スタックの高さ寸法が所定の仕上げ寸法となるよ
    うに加圧しながら加熱することにより該スタックにおけ
    る隣接する電子回路搭載基板間に介在する接着剤を硬化
    させて一体的に固着し、該スタックのアクセス平面に所
    定の２次元プレーナ電気リードアレイが形成されるよう
    にした、積層電子回路モジュールの製造方法。
  2. 【請求項２】スタックにおける各電子回路搭載基板を積
    み重ねる順番を定めるにあたり、予め定められた厚み寸
    法よりも小さい厚みを有する電子回路搭載基板の直前又
    は直後に予め定められた厚み寸法よりも大きい厚みを有
    する電子回路搭載基板を配置するようにして該スタック
    のアクセス平面における各電気リードの配置間隔誤差を
    低減させる、第１項記載の製造方法。
  3. 【請求項３】電子回路搭載基板が集積電子回路を有する
    半導体チップである、第１項又は第２項に記載の製造方
    法。
  4. 【請求項４】積層電子回路モジュールが実質的に複数の
    集積電子回路をチップを積み重ねたチップスタックによ
    り形成される、第１項又は第２項に記載の製造方法。
  5. 【請求項５】集積電子回路チップが光検出信号処理回路
    チップである、第３項又は第４項に記載の製造方法。
  6. 【請求項６】集積電子回路チップが実質的に光検出信号
    処理回路チップにより構成される、第３項又は第４項に
    記載の製造方法。
  7. 【請求項７】電子回路搭載基板のアクセス平面部におけ
    る各電気リードが外部素子との接続に用いられる、第１
    項〜第４項のいずれかに記載の製造方法。
  8. 【請求項８】スタックの各電子回路搭載基板の一端面の
    アクセス平面部に配置された電気リードが該スタックの
    アクセス平面に配置された光検出素子アレイにおける個
    別の光検出素子との接続に用いられる、第５項又は第６
    項に記載の製造方法。
  9. 【請求項９】スタックの各電子回路搭載基板の一端面の
    アクセス平面部に配置された電気リードが該スタックの
    アクセス平面に配置された光検出素子アレイからの信号
    出力の接続に用いられる、第５項又は第６項に記載の製
    造方法。
  10. 【請求項１０】スタックの各電子回路搭載基板の一端面
    のアクセス平面部に配置された電気リードが個別に該ス
    タックのアクセス平面に配置された光検出素子アレイに
    おける光検出素子との接続に用いられる、第５項又は第
    ６項に記載の製造方法。
  11. 【請求項１１】スタックの各電子回路搭載基板の一端面
    のアクセス平面部に配置された電気リードが個別に該ス
    タックのアクセス平面に配置された光検出素子アレイに
    おける各光検出素子の信号出力と電気接続される、第５
    項又は第６項に記載の製造方法。
  12. 【請求項１２】複数の電子回路搭載基板の組み合わせを
    決定する前に、各電子回路搭載基板の厚みを、該電子回
    路搭載基板に加圧して平坦化した状態で測定するように
    した、第１項〜第11項のいずれかに記載の製造方法。
  13. 【請求項１３】積層電子回路モジュールの各電子回路搭
    載基板のアクセス平面部が集合して成るアクセス平面領
    域の最大寸法が該アクセス平面に配置される光検出素子
    アレイの平面領域と略同等の大きさとされる、第８項〜
    第11項のいずれかに記載の製造方法。
  14. 【請求項１４】電子回路搭載基板のアクセス平面部にお
    ける各電気リードの中心点間隔が約0.004インチ（約0.0
    09センチメートル）もしくはそれ以下の大きさとされ
    る、第１項〜第13項のいずれかに記載の製造方法。
  15. 【請求項１５】電子回路搭載基板のアクセス平面部にお
    ける各電気リードの厚み寸法が約0.004インチ（約0.009
    センチメートル）もしくはそれ以下の大きさとされる、
    第１項〜第14項のいずれかに記載の製造方法。
  16. 【請求項１６】スタックの各電子回路搭載基板の一面に
    塗布される接着剤が液状接着剤とされ、該スタックの各
    電子回路搭載基板の一面に上記液状接着剤を所定量より
    も若干過剰に塗布して積み重ねて成るスタックに、該ス
    タックの各電子回路搭載基板面と垂直方向に加圧しなが
    ら加熱して上記液状接着剤を硬化させる、第１項〜第15
    項のいずれかに記載の製造方法。
  17. 【請求項１７】各電子回路搭載基板の一面に所定量の熱
    硬化接着剤を塗布してこれら電子回路搭載基板を積み重
    ねて形成されたスタックに、該スタックの各電子回路搭
    載基板面と垂直方向に加圧しながら加熱して隣接する電
    子回路搭載基板間に介在する熱硬化接着剤を硬化させ
    る、第１項〜第16項のいずれかに記載の製造方法。
  18. 【請求項１８】スタックの各電子回路搭載基板の一面に
    塗布される接着剤が熱硬化エポキシ樹脂接着剤である、
    第１項〜第17項のいずれかに記載の製造方法。
  19. 【請求項１９】複数の電子回路搭載基板を積み重ねて成
    るサブスタックを複数組み合わせて複合スタックを形成
    し； 上記各サブスタックの最上面又は最下面に接着剤を塗布
    してこれらサブスタックを積み重ねて複合スタックを形
    成し； スタック閉じ込め構造体内に上記複合スタックを装入
    し； 上記スタック閉じ込め構造体内で上記複合スタックにお
    ける各サブスタックのアクセス平面が一平面内に存在す
    るように整列させ、 上記スタック閉じ込め構造体内で整列させられた複合ス
    タックの各サブスタックに、該複合スタックの高さ寸法
    が所定の仕上げ寸法となるように加圧しながら加熱する
    ことにより該複合スタックにおける隣接するサブスタッ
    ク間に介在する接着剤を硬化させて一体的に固着し、該
    複合スタックのアクセス平面に所定の２次元プレーナ電
    気リードアレイが形成されるようにした、第１項〜第18
    項のいずれかに記載の製造方法。
  20. 【請求項２０】積層電子回路モジュールのアクセス平面
    における電気リードアレイの高さ方向における位置公差
    が約0.00254センチメートル以下である、第１項〜第19
    項のいずれかに記載の製造方法。
  21. 【請求項２１】積層電子回路モジュールのアクセス平面
    における各電気リードアレイの水平方向における位置公
    差が約0.0005インチ（約0.00127センチメートル）以下
    である、第20項に記載の製造方法。
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