JPS58103149A - 半導体装置 - Google Patents
半導体装置Info
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- JPS58103149A JPS58103149A JP56202879A JP20287981A JPS58103149A JP S58103149 A JPS58103149 A JP S58103149A JP 56202879 A JP56202879 A JP 56202879A JP 20287981 A JP20287981 A JP 20287981A JP S58103149 A JPS58103149 A JP S58103149A
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- Japan
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- pads
- laminate
- semiconductor
- chips
- chip
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W72/834—Interconnections on sidewalls of chips
-
- H—ELECTRICITY
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- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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- H10W90/20—Configurations of stacked chips
- H10W90/22—Configurations of stacked chips the stacked chips being on both top and bottom sides of a package substrate, interposer or RDL
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、半導体回路がＶ体的に集積配置されること
により、集積度の向上した半導体装置に関する。
により、集積度の向上した半導体装置に関する。
半導体装置において、その集積度を高めることに対する
要望は、近時、加速度的に強くなってきている。しかし
、従来の２次元的（平面的）なＩＣｍ成法では、集積度
を上げるためにはＩＣチップサイズ憂大吉くするしかな
く、その結果、半導体装置の占有面積が増大するととも
に製造時の歩留りが悪く、問題となっていた。
要望は、近時、加速度的に強くなってきている。しかし
、従来の２次元的（平面的）なＩＣｍ成法では、集積度
を上げるためにはＩＣチップサイズ憂大吉くするしかな
く、その結果、半導体装置の占有面積が増大するととも
に製造時の歩留りが悪く、問題となっていた。
この発明は、この開動を解決することを目的とする。こ
のような目的は、半導体回路が立体的に集積配置される
ことによって達成される。
のような目的は、半導体回路が立体的に集積配置される
ことによって達成される。
このようにして、この発明にかかる半導体装置は、必要
なパッドを基板の端縁に臨ませた半導体回路を備えてな
るチップ複数枚が積層され、この積層体の側面において
、前記パッドのうちの互いに接続することを必要とする
もの同士を！［する配線と、前記積層体につくられた集
積回路に必要なパッドとがそれぞれ設けられていること
を特徴と−する。以下、この発明を、その実施例をあら
れす図面に基いて詳しく述べる。
なパッドを基板の端縁に臨ませた半導体回路を備えてな
るチップ複数枚が積層され、この積層体の側面において
、前記パッドのうちの互いに接続することを必要とする
もの同士を！［する配線と、前記積層体につくられた集
積回路に必要なパッドとがそれぞれ設けられていること
を特徴と−する。以下、この発明を、その実施例をあら
れす図面に基いて詳しく述べる。
以下では、この発明の構成の理解を容易とさせるため、
ＭＯＳインバータ２段接続の半導体集積回路をその例に
とる。しかし、より複雑な構成をもつ半導体集積回路に
対しても、同様にしてこの発明を適用することができる
ことは言うまでもなし１゜ここに例示されるＭＯＳイン
ノぐ一タ２段！ＩＩ−続においては、第１図および第２
図に示されるチップ１２が用いられている。チップ１２
は、その基板１１・２１１に１両図の各（ｃ） Ｋ示さ
れている半導体回路すなわちＭＯＳインバータ１２・２
２を備えている。このようなＭＯＳインバータとしては
、たとえば、デプレッション負荷インバータが知られて
いる。図中、ｖＤＤは電源、■□は接地、ＪＮＩ・ＩＮ
２は入力、 ０ＵＴＩ・０ＵＴ２は出力をそれぞれあら
れす。第１図および第２図の各（ａ） Ｋみるように一
各チップト２０半導体回路１２・２２はいずれも、ＶＤ
ＤＩ ■５３１人出力端子などの入出力パッドとなる部
分（この明細書では、これを「パッド」と言うことにす
る）を基板１１・２１の各端縁に臨ませている。回路構
成の都合上、その他のパッドも必要であれば、勿論、そ
れらのパッドも基板の各端縁に臨ませるし、さらに後述
のようにして半導体回路を立体的に集積配置したときに
おいて、上下の各回路を接続するのに必要があればミそ
のような配線のパッドなども基板の端縁に臨ませる。こ
の実施例では必要なパッドのすべてを基板１１・くなれ
ばそれらはＩＩＷＩ端縁に分散して臨ませることＫなる
。
ＭＯＳインバータ２段接続の半導体集積回路をその例に
とる。しかし、より複雑な構成をもつ半導体集積回路に
対しても、同様にしてこの発明を適用することができる
ことは言うまでもなし１゜ここに例示されるＭＯＳイン
ノぐ一タ２段！ＩＩ−続においては、第１図および第２
図に示されるチップ１２が用いられている。チップ１２
は、その基板１１・２１１に１両図の各（ｃ） Ｋ示さ
れている半導体回路すなわちＭＯＳインバータ１２・２
２を備えている。このようなＭＯＳインバータとしては
、たとえば、デプレッション負荷インバータが知られて
いる。図中、ｖＤＤは電源、■□は接地、ＪＮＩ・ＩＮ
２は入力、 ０ＵＴＩ・０ＵＴ２は出力をそれぞれあら
れす。第１図および第２図の各（ａ） Ｋみるように一
各チップト２０半導体回路１２・２２はいずれも、ＶＤ
ＤＩ ■５３１人出力端子などの入出力パッドとなる部
分（この明細書では、これを「パッド」と言うことにす
る）を基板１１・２１の各端縁に臨ませている。回路構
成の都合上、その他のパッドも必要であれば、勿論、そ
れらのパッドも基板の各端縁に臨ませるし、さらに後述
のようにして半導体回路を立体的に集積配置したときに
おいて、上下の各回路を接続するのに必要があればミそ
のような配線のパッドなども基板の端縁に臨ませる。こ
の実施例では必要なパッドのすべてを基板１１・くなれ
ばそれらはＩＩＷＩ端縁に分散して臨ませることＫなる
。
１１１図（ｂ）および第２図（ｂ）は上記のＭＯＳイン
バータが設けられているチツプト２の拡大縦断面図であ
り、図中、１１・２１はシリコン基板、１３・２３は拡
散部分、１４・２４はシリコン酸化膜。
バータが設けられているチツプト２の拡大縦断面図であ
り、図中、１１・２１はシリコン基板、１３・２３は拡
散部分、１４・２４はシリコン酸化膜。
１５・２５は多結晶シリコンなどからなるゲージ電極、
１６・２６はガラスなどからなる表面保護膜、１７・２
７は各パッドまでの配線用金属であって例えばアルミニ
ウムからなる。
１６・２６はガラスなどからなる表面保護膜、１７・２
７は各パッドまでの配線用金属であって例えばアルミニ
ウムからなる。
上に述ぺた２枚のチツブト２が、それぞれの半導体回路
形成面側を向かい合わせるようにして、第３図のごとく
積層されている。両チップはエポキシ樹脂系・ウレタン
樹脂系・フェノール樹脂系など適宜の有機系接着剤で固
着される。ガラスなど無機系接着剤が用いられてもよい
。図中、３はこのような接着剤層をあられす。チップ同
士の固定は他の手段によってもよい。チップの接層枚数
は実施の動機に応じて適宜に定められる。その際、互い
の半導体回路量における結線の好ましい配線方法を考慮
して、パッドをもつ端縁の向きをそろえたり、重ね合わ
せの順序を定めたりすることは、言うまでもない。
形成面側を向かい合わせるようにして、第３図のごとく
積層されている。両チップはエポキシ樹脂系・ウレタン
樹脂系・フェノール樹脂系など適宜の有機系接着剤で固
着される。ガラスなど無機系接着剤が用いられてもよい
。図中、３はこのような接着剤層をあられす。チップ同
士の固定は他の手段によってもよい。チップの接層枚数
は実施の動機に応じて適宜に定められる。その際、互い
の半導体回路量における結線の好ましい配線方法を考慮
して、パッドをもつ端縁の向きをそろえたり、重ね合わ
せの順序を定めたりすることは、言うまでもない。
第３図（ａ） において、１２−１２はチップ１−２の
各ＭＯＳインバータをあられしており、それぞれｔＤハ
”／ Ｆ （Ｖ Ｖ 、 ＩＮＩ 、 ＩＮ２
、０ＵＴＩ 、０ＵＴ２ＤＤ ５５ のちの）は上のようＫして得られた積層体４の同一側面
に露呈している。第３図中、１１−２１は基板、１３・
２３は拡散部分、１４・２４はシリコン酸化膜、１６・
２６は表面保饅膜、１７・２７は配線用金属である。
各ＭＯＳインバータをあられしており、それぞれｔＤハ
”／ Ｆ （Ｖ Ｖ 、 ＩＮＩ 、 ＩＮ２
、０ＵＴＩ 、０ＵＴ２ＤＤ ５５ のちの）は上のようＫして得られた積層体４の同一側面
に露呈している。第３図中、１１−２１は基板、１３・
２３は拡散部分、１４・２４はシリコン酸化膜、１６・
２６は表面保饅膜、１７・２７は配線用金属である。
この発明にかかる半導体装電は、上に述べるように構成
されている積層体４のパッド露呈側面に、前記各パッド
のうちの互いＫｌｊｌ続することを必要とするもの同士
を接続する７１％１１ニウムなどの配線が設けられてな
るものである。この実施例では、チツプト２のＶＤＤ同
士、チツプト２のｖｓｓ同士およびチップ１の０ＵＴ１
とチップ２のＩＮ２の３組のパッド間にそれぞれ、第４
図（ａ）、 （ｂ）’にみるように配置１５１・５２・
５３がなされている。そして、これらの配置１により、
積層体４には、第４図（ｃ） ＫみるＭＯＳインバータ
２段接続の半導体集積回路６がつくられている。積層体
４のパッド露呈側面にはまた、この半導体集積回路への
入出力などに必要なアルミニウムなどからなるパッドも
設けられている。この実施例では、ＩＮＩ Ｋ設けら
れたパッド６１およびＯＵＴ！に設けられたパッド６２
がそれであるが、配＄５１・５２の各一部はそれぞれ■
パッドまたはｖｓｓパッドとなるといＤ う意味では、いずれも半導体集積回路６に必要なパッド
をも兼ねると言える。
されている積層体４のパッド露呈側面に、前記各パッド
のうちの互いＫｌｊｌ続することを必要とするもの同士
を接続する７１％１１ニウムなどの配線が設けられてな
るものである。この実施例では、チツプト２のＶＤＤ同
士、チツプト２のｖｓｓ同士およびチップ１の０ＵＴ１
とチップ２のＩＮ２の３組のパッド間にそれぞれ、第４
図（ａ）、 （ｂ）’にみるように配置１５１・５２・
５３がなされている。そして、これらの配置１により、
積層体４には、第４図（ｃ） ＫみるＭＯＳインバータ
２段接続の半導体集積回路６がつくられている。積層体
４のパッド露呈側面にはまた、この半導体集積回路への
入出力などに必要なアルミニウムなどからなるパッドも
設けられている。この実施例では、ＩＮＩ Ｋ設けら
れたパッド６１およびＯＵＴ！に設けられたパッド６２
がそれであるが、配＄５１・５２の各一部はそれぞれ■
パッドまたはｖｓｓパッドとなるといＤ う意味では、いずれも半導体集積回路６に必要なパッド
をも兼ねると言える。
積層体４のパッド露呈側ＷＪＫ上記の配線およびパッド
を設ける方法は、公知の方決、たとえば、プリント配線
方法などＫよる。第３図（ａ） Ｋは、プリン）配置１
１による場合のマスク７があられされている。なお、各
チップのパッドがそのままで、積層体内の半導体集積回
路圧必要なパッドとなり得るものであれば、上記のよう
な後付は工程によるパッドの形成を省略することができ
ることがある。
を設ける方法は、公知の方決、たとえば、プリント配線
方法などＫよる。第３図（ａ） Ｋは、プリン）配置１
１による場合のマスク７があられされている。なお、各
チップのパッドがそのままで、積層体内の半導体集積回
路圧必要なパッドとなり得るものであれば、上記のよう
な後付は工程によるパッドの形成を省略することができ
ることがある。
第４図（ａ） 、 （ｂ） において、８はＳｉｎ、な
どからなる表面保饅膜、９は絶縁膜であり、１１・２１
は基板、１３・２３は拡散部分、１４・２４はシリコン
酸化膜、１６・２６は表面保饅膜、１７・２７は配線用
金属、３は接着剤層である。
どからなる表面保饅膜、９は絶縁膜であり、１１・２１
は基板、１３・２３は拡散部分、１４・２４はシリコン
酸化膜、１６・２６は表面保饅膜、１７・２７は配線用
金属、３は接着剤層である。
この発明にかかる半導体装置は、上に述ぺたようＫして
つくられたものであって、必要なパッドを基板の端縁に
臨ませた半導体回路を備えてなるチップＩＩＩＷＩ教が
積層され、この積層体の側［Ｉにおいて、前記パッドの
うちの互いＫｍ続することを必要とするもの同士を接続
する配線と、前記積層体につくられた集積回路に必要な
パッドとがそれぞれ設けられているものであるから、半
導体集積回路が立体的に分散し積層配置され、多層に分
かれた半導体回路の素子間での配線も積層体＠面でなさ
れているから、占有する面積あたりの集積度が向上し、
製造時の歩留りも向上するなど幾多の効果がもたらされ
る。
つくられたものであって、必要なパッドを基板の端縁に
臨ませた半導体回路を備えてなるチップＩＩＩＷＩ教が
積層され、この積層体の側［Ｉにおいて、前記パッドの
うちの互いＫｍ続することを必要とするもの同士を接続
する配線と、前記積層体につくられた集積回路に必要な
パッドとがそれぞれ設けられているものであるから、半
導体集積回路が立体的に分散し積層配置され、多層に分
かれた半導体回路の素子間での配線も積層体＠面でなさ
れているから、占有する面積あたりの集積度が向上し、
製造時の歩留りも向上するなど幾多の効果がもたらされ
る。
第１図および第２図はこの発明にかかる半導体装置の一
例に用いられるＩＣチップを示す、（ａ）斜視図、伽）
拡大縦断面図、（Ｃ）回路図であり、第３ＷＪは上記二
つのチップを積層したものの、（畠）斜視図（プリント
配線用マスクが併せて図示されている）、伽）拡大縦断
面図、（Ｃ）図（ｂ）と直交方向の同縦断面図であり、
第４図はこの発明にかかる半導体装置をあられす、（ａ
）斜視図、（ｂ）拡大縦断面図、（Ｃ）回路図である。 １．２・・・チップ ３・・・接着剤層 ４・・・積層
体６・・・ＭＯＳインバータ２段接続の半導体集積回路
１！、２１・・・基板 １２．２２・・・ＭＯＳインバ
ータ（半導体回路） ５１，５２．５３・・・積層体
１１面の配ＩＩＩ ６１，６２・・・積層体側面のパッ
ド特許用−人 松下電工株式会社 代理人 弁理士 松 本 武 彦 （Ｃ）′″
例に用いられるＩＣチップを示す、（ａ）斜視図、伽）
拡大縦断面図、（Ｃ）回路図であり、第３ＷＪは上記二
つのチップを積層したものの、（畠）斜視図（プリント
配線用マスクが併せて図示されている）、伽）拡大縦断
面図、（Ｃ）図（ｂ）と直交方向の同縦断面図であり、
第４図はこの発明にかかる半導体装置をあられす、（ａ
）斜視図、（ｂ）拡大縦断面図、（Ｃ）回路図である。 １．２・・・チップ ３・・・接着剤層 ４・・・積層
体６・・・ＭＯＳインバータ２段接続の半導体集積回路
１！、２１・・・基板 １２．２２・・・ＭＯＳインバ
ータ（半導体回路） ５１，５２．５３・・・積層体
１１面の配ＩＩＩ ６１，６２・・・積層体側面のパッ
ド特許用−人 松下電工株式会社 代理人 弁理士 松 本 武 彦 （Ｃ）′″
Claims (1)
- ＋１１ 必要なパッドを基板の端縁に臨ませた半導体
回路を伽えてなるチップ複数枚が積層され、この積層体
の＠Ｉｆｌにおいて、前記パッドのうちの互いに＃続す
ることを必要とするもの同士を接続する配線と、前記積
層体につくられた集積回路に必要なパッドとがそれぞれ
設けられている半導体装り。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56202879A JPS58103149A (ja) | 1981-12-15 | 1981-12-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56202879A JPS58103149A (ja) | 1981-12-15 | 1981-12-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58103149A true JPS58103149A (ja) | 1983-06-20 |
Family
ID=16464708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56202879A Pending JPS58103149A (ja) | 1981-12-15 | 1981-12-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58103149A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6118164A (ja) * | 1984-07-04 | 1986-01-27 | Mitsubishi Electric Corp | 半導体装置 |
| JPS61174661A (ja) * | 1985-01-29 | 1986-08-06 | Nippon Telegr & Teleph Corp <Ntt> | 半導体集積回路装置の製造方法 |
| US5025304A (en) * | 1988-11-29 | 1991-06-18 | Mcnc | High density semiconductor structure and method of making the same |
| FR2666452A1 (fr) * | 1990-09-03 | 1992-03-06 | Mitsubishi Electric Corp | Module de circuit a semiconducteurs multicouche. |
| US5168078A (en) * | 1988-11-29 | 1992-12-01 | Mcnc | Method of making high density semiconductor structure |
| US5426566A (en) * | 1991-09-30 | 1995-06-20 | International Business Machines Corporation | Multichip integrated circuit packages and systems |
| JPH0828465B2 (ja) * | 1984-11-23 | 1996-03-21 | ア−ビン・センサ−ズ・コ−ポレ−ション | 積層電子回路モジュールの製造方法 |
| US5502667A (en) * | 1993-09-13 | 1996-03-26 | International Business Machines Corporation | Integrated multichip memory module structure |
| US5561622A (en) * | 1993-09-13 | 1996-10-01 | International Business Machines Corporation | Integrated memory cube structure |
| JP2017168868A (ja) * | 2015-01-16 | 2017-09-21 | 雫石 誠 | 半導体素子 |
-
1981
- 1981-12-15 JP JP56202879A patent/JPS58103149A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6118164A (ja) * | 1984-07-04 | 1986-01-27 | Mitsubishi Electric Corp | 半導体装置 |
| JPH0828465B2 (ja) * | 1984-11-23 | 1996-03-21 | ア−ビン・センサ−ズ・コ−ポレ−ション | 積層電子回路モジュールの製造方法 |
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| JP2017168868A (ja) * | 2015-01-16 | 2017-09-21 | 雫石 誠 | 半導体素子 |
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