JPH0828522B2

JPH0828522B2 - 薄膜状絶縁ゲイト型半導体装置の作製方法

Info

Publication number: JPH0828522B2
Application number: JP4073315A
Authority: JP
Inventors: 舜平山崎; 保彦竹村; 宏勇張
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 1992-02-25
Filing date: 1992-02-25
Publication date: 1996-03-21
Anticipated expiration: 2011-03-21
Also published as: JPH05235357A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＯＮ電流とＯＦＦ電流
の比率（ＯＮ／ＯＦＦ比）が大きく、特にＯＦＦ電流が
少ない薄膜状絶縁ゲイト半導体装置、特に薄膜トランジ
スタ（ＴＦＴ）に関する。

【０００２】

【従来の技術】最近、絶縁基板上に、薄膜状のチャネル
領域を有する絶縁ゲイト型の半導体装置の研究がなされ
ている。特に、薄膜状の絶縁ゲイトトランジスタ、いわ
ゆる薄膜トランジスタ（ＴＦＴ）が熱心に研究されてい
る。これらは、液晶等の表示装置において、マトリクス
構造を有するものの各画素の制御用に利用することが目
的であり、利用する半導体の材料・結晶状態によって、
アモルファスシリコンＴＦＴや多結晶シリコンＴＦＴと
いうように区別されている。もっとも、最近では多結晶
シリコンとアモルファスの中間的な状態を呈する材料も
利用する研究がなされている。これは、セミアモルファ
スといわれ、アモルファス状の組織に小さな結晶が浮か
んだ状態であると考えられている。

【０００３】また、単結晶シリコン集積回路において
も、いわゆるＳＯＩ技術として多結晶シリコンＴＦＴが
用いられており、これは例えば高集積度ＳＲＡＭにおい
て、負荷トランジスタとして使用される。但し、この場
合には、アモルファスシリコンＴＦＴはほとんど使用さ
れない。

【０００４】一般にアモルファス状態の半導体の電界移
動度は小さく、したがって、高速動作が要求されるＴＦ
Ｔには利用できない。また、アモルファスシリコンで
は、Ｐ型の電界移動度は著しく小さいので、Ｐチャネル
型のＴＦＴ（ＰＴＦＴ）を作製することができず、した
がって、Ｎチャネル型ＴＦＴ（ＮＴＦＴ）と組み合わせ
て、相補型のＭＯＳ回路（ＣＭＯＳ）を形成することが
できない。

【０００５】しかしながら、アモルファス半導体によっ
て形成したＴＦＴはＯＦＦ電流が小さいという特徴を持
つ。そこで、液晶のアクティブマトリクスのトランジス
タのように、それほどの高速動作が要求されず、一方の
導電型だけで十分であり、かつ、電荷保持能力の高いＴ
ＦＴが必要とされる用途に利用されている。

【０００６】一方、多結晶半導体は、アモルファス半導
体よりも電界移動度が大きく、したがって、高速動作が
可能である。例えば、レーザーアニールによって再結晶
化させたシリコン膜を用いたＴＦＴでは、電界移動度と
して３００ｃｍ²／Ｖｓもの値が得られている。通常の
単結晶シリコン基板上に形成されたＭＯＳトランジスタ
の電界移動度が５００ｃｍ²／Ｖｓ程度であることから
すると、極めて大きな値であり、単結晶シリコン上のＭ
ＯＳ回路が基板と配線間の寄生容量によって、動作速度
が制限されるのに対して、絶縁基板上であるのでそのよ
うな制約は何ら無く、著しい高速動作が期待されてい
る。

【０００７】また、多結晶シリコンでは、ＮＴＦＴだけ
でなく、ＰＴＦＴも同様に得られるのでＣＭＯＳ回路を
形成することが可能で、例えば、アクティブマトリクス
方式の液晶表示装置においては、アクティブマトリクス
部分のみならず、周辺回路（ドライバー等）をもＣＭＯ
Ｓの多結晶ＴＦＴで構成する、いわゆるモノリシック構
造を有するものが知られている。

【０００８】前述のＳＲＡＭに使用されるＴＦＴもこの
点に注目したものであり、ＰＭＯＳをＴＦＴで構成し、
これを負荷トランジスタとしている。

【０００９】しかしながら、一般に多結晶ＴＦＴはアモ
ルファスＴＦＴに比べて、電界移動度が大きな分だけ、
ＯＦＦ電流が大きく、アクティブマトリクスの画素の電
荷を保持する能力には劣っていた。従来は画素の大きさ
が数１００μｍ角で、画素容量が大きかったために特に
問題となることはなかったが、最近では、高精細化とと
もに画素の微細化が進み、画素容量が小さくなり、安定
なスタティック表示をおこなうのに不十分となってい
る。

【００１０】また、通常のアモルファスＴＦＴにおいて
は、単結晶ＩＣ技術で使用されるようなセルフアライン
プロセスによってソース／ドレイン領域を形成すること
は困難であり、ゲイト電極とソース／ドレイン領域の幾
何学的な重なりによる寄生容量が問題となるのに対し、
多結晶ＴＦＴはセルフアラインプロセスが採用できるた
め、寄生容量が著しく抑えられるという特徴を持つ。

【００１１】すなわち、従来の多結晶ＴＦＴは図２に示
すように、ほぼ同じ厚さのソース領域２０４とドレイン
領域２０２、チャネル領域２０３が基板２０１上に形成
され、セルフアラインプロセスを採用して作製されたＴ
ＦＴでは、チャネル領域（活性層）２０３はゲイト電極
２０５とほぼ同じ形状に形成された。図において、２０
６は層間絶縁物であり、２０７、２０８はそれぞれドレ
イン電極、ソース電極である。

【００１２】

【発明が解決しようとする課題】このような多結晶ＴＦ
Ｔの利点に対して、いくつかの問題点も指摘されてい
る。そのうちの一つである、ＯＦＦ電流の問題に対して
は、いくつかの解決法が提案されている。その一つは、
活性化領域を薄くする方法である。こうすることによっ
て、ＯＦＦ電流が小さくなることが報告されている。例
えば、チャネル領域の厚さを２５ｎｍとすることによっ
て、ＯＦＦ電流が１０^-13Ａ以下にできることが知られ
ている。しかしながら、薄い半導体膜を結晶化させるこ
とは非常に難しく、容易に結晶化しないことが知られて
いる。すなわち、十分な結晶度を得て、実用に耐える電
界移動度を有する活性化領域（チャネル領域）を形成す
るには高温でアニールするか、長時間のアニールをおこ
なうかという方法が必要とされる。高温アニールを採用
する場合には、基板としては石英のような耐熱性のある
材料が求められる。しかしながら、石英基板は、特に大
面積のものは非常に高価であり、コスト的に問題があ
る。また、長時間のアニールをおこなうこともスループ
ットの低下をもたらし、やはりコスト的に難がある。

【００１３】一方、活性層を薄くすることはソース／ド
レイン領域も薄くすることにつながる。すなわち、通常
の作製方法ではソース／ドレインも活性領域も同時に作
製された半導体膜から形成され、同じ厚さを有するから
である。このことはソース／ドレイン領域の抵抗が大き
くなることにつながる。

【００１４】そのためには、ソース／ドレイン領域の大
部分を厚くなるように別に形成する方法が採用される
が、そのことはマスクプロセスを余分に追加することで
あり、歩留りの点から好ましくない。

【００１５】また、本発明人等の知見によると、活性層
が５０ｎｍ以下のＴＦＴでは、ＭＯＳしきい値電圧の絶
対値が小さく、したがって、このようなＴＦＴでＣＭＯ
Ｓを作製すると動作が不安定となる。

【００１６】一方、活性化層を厚くするとＯＦＦ電流が
大きくなるが、その大きさは活性層の厚さに比例するも
のでなく、したがって、何らかの要因によってＯＦＦ電
流が非線型的に大きくなるものと考えられる。活性層の
厚さが１００ｎｍであるＴＦＴの特性の例を図３（Ａ）
に示す。これは、ゲイト酸化膜の厚さが１５０ｎｍであ
り、活性層は減圧ＣＶＤ（ＬＰＣＶＤ）法によって形成
され、６００℃で２４時間アニールされたものである。
ソース／ドレイン間の電圧は１Ｖである。図に示すよう
にＯＮ電流は大きいが、ＯＦＦ電流も大きい。しかも、
ゲイト電極に逆バイアスを印加するとコブ状の異常な特
性を示す。

【００１７】活性層が厚い場合には、活性層の結晶性は
良く、電界移動度の大きなＴＦＴが得られる。特別な高
温や長時間のアニールが必要とされることはない。本発
明人等の研究の結果、活性層の厚いＴＦＴのＯＦＦ電流
の大部分は、図２に矢印２０９で示されるように活性層
の基板側の部分を経由してバイパス的に流れることが明
らかにされた。理想的なＯＦＦ電流をＩ_OFF、ＯＮ電流
をＩ_ONとした場合には、ＴＦＴのＯＮ／ＯＦＦ比はＩ_ON
／Ｉ_OFFで表される。しかしながら、もし、ゲイト電圧
にほとんど反応しないバイパス的なリーク電流Ｉ_LKが流
れていた場合には、ＯＮ／ＯＦＦ比は、（Ｉ_ON＋Ｉ_LK）
／（Ｉ_OFF＋Ｉ_LK）で表される。実際にはＩ_LKはＩ_OFF
に比べると非常に大きく、しかし、Ｉ_ONよりかは小さい
ものと推定されるので、みかけのＯＮ／ＯＦＦ比は、Ｉ
_ON／Ｉ_LKで表される。このため、ＴＦＴの特性の重要な
指標であるＯＮ／ＯＦＦ比が著しく小さくなっているよ
うに見えるものと考えられる。

【００１８】このようなリーク電流の原因としては２つ
のことが考えられる。１つは、活性層の基板側の結晶度
が良くないためである。すなわち、あまりに粒界が多い
ため、そこに多くのトラップ準位ができ、このトラップ
準位をホッピングして電荷が移動するためである。この
トラップ準位はゲイトの電圧にかかわらず存在するた
め、常にオフセット的な電流の源となる。この場合には
結晶成長の条件の最適化によって克服できるはずである
が、それは非常に困難であることが予想される。

【００１９】もう一つは、基板側からナトリウム等の可
動イオンが活性層に侵入し、基板側の部分を導通化する
ためである。これはプロセスの清浄度を高めることによ
って克服される。

【００２０】しかしながら、いずれの方法によって解決
するにしても、チャネル層（活性層）が厚い場合にはオ
ーム的にＯＦＦ電流が大きくなる。一方、ソース／ドレ
インの厚さは十分であるので、その部分の抵抗は十分に
小さい。

【００２１】理想的なＴＦＴとしては電界移動度は大き
いことが望まれる。また、ソース／ドレインの抵抗も小
さいことが望まれる。一方、ＯＦＦ電流は小さいことが
望まれる。もちろん、作製に複雑なプロセスを導入する
ことは避けるべきである。このような現状を踏まえ、本
発明は、以上のような問題点の一部、もしくは全部を解
決し、理想的なＴＦＴに近いＴＦＴを提供せんとして成
されたものである。

【００２２】

【問題を解決する方法】以上の問題点を解決する方法と
して、本発明では、活性層のうち、結晶性がよくない、
あるいは可動イオンが残存している等の理由のため、特
性のよくない基板側の部分をチャネルとして使用しない
ＴＦＴを提案する。そのためには、本発明では、ゲイト
電極側の活性層の部分は移動度の大きなセミアモルファ
ス、あるいは多結晶、単結晶半導体（以下、特に断りが
無いかぎりこれらを結晶性半導体という）で構成し、基
板側の活性層の部分をバンドギャップがより大きく、移
動度の小さなアモルファス半導体材料によって形成し、
その部分を実質的にチャネルとして機能しないようにさ
せる。チャネルとして機能するゲイト絶縁膜側の活性層
よりも基板側のアモルファス領域はバンドギャップが大
きく、リーク電流は著しく小さくなる。具体的には、半
導体材料として、シリコンを選択した場合、結晶性シリ
コンのエネルギーバンドギャップが１．１ｅＶであるの
に対し、アモルファスシリコンは１．２〜１．８ｅＶと
いうように大きなエネルギーバンドギャップを有する。
また、アモルファスシリコンは、作製方法や水素濃度に
も依存するが、６００℃程度のアニールでは結晶化しに
くく、しかしながら、レーザーアニールのような強力な
アニールでは結晶化して、結晶性シリコンとなるという
性質をも有するので、その特性をうまく使用することに
よって、特性のよいＴＦＴを形成することができる。

【００２３】本発明によるＴＦＴの概念図を図１に示
す。図１には、本発明の概念図を示す。絶縁基板１０１
上には、ソース領域１０４とドレイン領域１０２が設け
られ、その間に結晶性半導体でできたチャネル領域１０
３が存在する。また、チャネル領域１０３の下にはチャ
ネル領域よりも大きなバンドギャップを有するアモルフ
ァス半導体でできた領域１０９が存在する。アモルファ
ス半導体はバンドギャップが大きいため、実質的にチャ
ネルとして機能せず、ゲイト絶縁膜側の結晶性半導体の
みがチャネルとして作用する。もし、半導体としてシリ
コンを選択する場合には結晶性シリコンは、その結晶性
を向上させる目的で、炭素、窒素、酸素の濃度が小さ
く、望ましくは、実質的にそれらの添加元素によるエネ
ルギーバンドギャップへの影響が無視できる程度の濃度
であることが望まれる。具体的には、炭素、窒素、酸素
の濃度は７×１０¹⁹ｃｍ^-3以下が望ましい。

【００２４】本発明人等の知見によれば減圧ＣＶＤ法に
よってアモルファスシリコンを成膜する際に、基板温度
によって特性のことなる被膜が得られた。すなわち、モ
ノシランガスを原料として、基板温度を４３０〜４８０
℃として成膜した場合には、その後、６００℃でアニー
ルしても、ほとんど結晶化しなかった。一方、基板温度
を５２０〜５６０℃として成膜した場合には、６００℃
１２時間のアニールによってセミアモルファスないし多
結晶状態の結晶性シリコン膜が得られた。

【００２５】したがって、最初に基板温度の低い（４３
０〜４８０℃）状態でアモルファスシリコンを成膜した
後に、連続的にあるいは不連続的に基板温度を変化さ
せ、基板温度を高い（５２０〜５６０℃）状態にしてア
モルファスシリコンを成膜して、その後、５５０〜７５
０℃、好ましくは５８０〜６５０℃でアニールをおこな
えば、被膜の上部には結晶性シリコンが、被膜の下部
（基板側）にはアモルファスシリコンが得られる。この
とき、アニール温度が高すぎると下部の層まで結晶性シ
リコンに変化してしまうので注意が必要である。また、
ジシランでは、成膜温度が４８０℃であっても、６００
℃アニールによって結晶化が進行するので、原料ガスの
選択も注意しなければならない。

【００２６】このようにして２層構造のシリコン膜を作
製したのち、セルフアラインプロセスによって、ソース
／ドレイン領域となるべき部分に不純物を導入すると、
被膜の上部の結晶性シリコンはアモルファス状態とな
る。もちろん不純物は下部まで十分到達する。そこで、
レーザーアニール等の方法によって再結晶化をおこなう
と、その際には下部の最初からアモルファス状態の被膜
まで同時に結晶化されてしまう。もちろん、ゲイト電極
の下のチャネル部分およびその下の部分にはレーザー光
が到達しないので結晶性は初めのままである。すなわ
ち、上部は結晶性シリコン、下部はアモルファスシリコ
ンのままである。

【００２７】すなわち、このようなプロセスを経ること
によって、ソース／ドレイン領域の厚さはチャネル領域
１０３と領域１０９を合わせたものと実質的に同じとな
り、チャネル領域の厚さをソース／ドレイン領域の厚さ
よりも小さくすることができる。このような特徴を有す
るＴＦＴは本発明が目的とするＴＦＴに近いものであ
る。

【００２８】図１では、チャネル領域１０３とその下の
領域１０９の間には明確な境界があるように記述されて
いるが、本発明の趣旨からして、そのような明確な境界
が存在しなければならない必要は全く無く、なだらかに
結晶構造が変化しているような材料であっても構わない
ことは明らかであろう。

【００２９】また、本発明ではソース／ドレイン領域が
厚さ方向にわたって、抵抗率等の電気特性が均一である
場合には、実質的なソース／ドレインの厚さがチャネル
の厚さよりも小さく、チャネルは薄く、なおかつソース
／ドレインの抵抗（シート抵抗）は大きいという理想的
なＴＦＴとなる。

【００３０】本発明では、図３（Ｂ）に示すようなバン
ドギャップが形成されていると推測される。すなわち、
図３（Ｂ）は図１で記述された構造を有するＴＦＴのソ
ース／ドレインとチャネル、およびその下の部分のバン
ドギャップである。これらの図では、ＰＴＦＴを示して
いるが、ＮＴＦＴであっても同様である。このようなバ
ンド図から明らかなように、価電子帯のホール（ＮＴＦ
Ｔでは伝導帯の電子）は、チャネルの下のバンドギャッ
プの大きなアモルファス半導体領域１０９には入り込む
ことが困難であり、結果として、その部分を介して電流
がリークすることが少ない。

【００３１】さらに、アモルファス半導体領域１０９を
ソース／ドレイン領域とは逆の導電型とすると一層、特
性が向上する。すなわち、ＮＴＦＴであれば、アモルフ
ァス領域１０９をＰ型とし、ＰＴＦＴであればＮ型とす
ればよい。特に、このような領域においては移動度はほ
とんど関係しないので、Ｐ型領域を形成することは容易
である。そして、このような逆導電型の接合が存在する
場合には、ソースからドレインへ、領域１０９を経由し
てリークすることは極めて少なくなる。

【００３２】本発明は、そのまま従来のＴＦＴに適用し
ても構わないが、本発明人らの発明である特願平３−２
３１１８８、あるいは特願平３−２３８７１３に記述さ
れるようなオフセット領域を有するＴＦＴに対して適用
すると、より一層の効果がもたらされる。いずれの発明
もＯＦＦ電流を低下させ、特にゲイト電極に逆電圧を印
加した場合の逆方向リークを改善することには効果があ
ったが、ＯＦＦ電流の絶対値を減らすうえでは効果が薄
かった。しかしながら、本発明とこれらの発明を併用す
ることにより、逆方向リークを抑えるとともに、ＯＦＦ
電流の絶対値を小さくし、よってＯＮ／ＯＦＦ比を大き
くすることができた。

【００３３】その効果の例を図３（Ａ）に示す。図にお
いて、（ｃ）は従来のＴＦＴ（ＮＴＦＴ）の特性を示し
ている。（ｂ）は、従来のＴＦＴに本発明を適用したも
のであり、具体的には、チャネル領域を結晶性シリコ
ン、その下の部分をアモルファスシリコンで形成したも
のである。ゲイトはシリコンゲイトである。この場合に
は、ゲイト電圧が０のときのＯＦＦ電流は、従来例に比
べて著しく削減されるが、逆方向リーク電流は依然大き
い。これは負のゲイト電圧によってチャネルがＰ型とな
り、ソース／ドレイン（Ｎ型）とチャネル（Ｐ型）のバ
ンド構造がブロークン（Ｂｒｏｋｅｎ）状態となり、多
結晶半導体のような結晶性のよくない半導体では、この
境界に存在する準位を経由してホッピング電流が流れる
ためであると考えられる。

【００３４】そこで、例えば特願平３−２３１１８８に
記述されるようなオフセット領域を有するＴＦＴ（アル
ミニウムゲイト）に本発明を適用すれば、このような逆
方向リークは抑えられ、（ａ）に示すような良好な特性
が得られる。特に、特願平３−２３１１８８、あるいは
特願平３−２３８７１３に記述されるようなオフセット
領域をＴＦＴに設ける場合においても、結晶間の特性
（粒界等）が良くないものには効果が薄い。これは、逆
方向リークの原因が先に説明したように粒界に存在する
準位によるためであるから、粒界の性質のよくない半導
体にいくらオフセット領域を設けてもあまり意味を成さ
ないのである。

【００３５】すなわち、前記特願平３−２３１１８８、
あるいは特願平３−２３８７１３に記述されるようなオ
フセット領域を設けるという発明を実施するには半導体
の特性については充分に注意を払わなければならない。
その意味で、本発明のように、特性の良くない部分（基
板側の活性層部分）を実質的にチャネルとして機能しな
いようにする方法を併せて実施することは相乗効果をも
たらす。

【００３６】以上の記述では、ＴＦＴとしては単純なソ
ース／ドレインを有するもの、あるいはオフセット領域
を有するもののみが扱われたが、公知の低濃度ドレイン
（ＬＤＤ）構造を有するものであってもよい。さらに、
このＬＤＤ構造も、通常の方法で作製される以外に、例
えば、本発明人等の発明である、特願平３−２３８７１
０乃至３−２３８７１２で記述される方法によって形成
されるものであってもよい。以下に実施例を示し、さら
に本発明を説明する。

【００３７】

【実施例】〔実施例１〕図４に本発明を用いたＣＭＯ
Ｓの作製実施例を説明する。本実施例では基板４０１と
してコーニング社の７０５９番ガラス基板を使用した。
基板はこの他にも様々な種類のものを使用することがで
きるが、半導体被膜中にナトリウム等の可動イオンが侵
入しないように基板に応じて対処しなければならない。
理想的な基板はアルカリ濃度の小さい合成石英基板であ
るが、コスト的に利用することが難しい場合には、市販
の低アルカリガラスを使用することとなる。本実施例で
は、基板４０１上には基板からの可動イオンの侵入を阻
止する目的で、厚さ５〜２００ｎｍ、例えば１０ｎｍの
窒化珪素膜４０２をＲＦプラズマＣＶＤ法で形成した。
さらに、窒化珪素膜上に、ＲＦプラズマＣＶＤ法によっ
て、厚さ２０〜１０００ｎｍ、例えば５０ｎｍの酸化珪
素膜４０３を形成した。これらの被膜の膜厚は、可動イ
オンの侵入の程度、あるいは活性層への影響の程度に応
じて設計される。

【００３８】例えば、窒化珪素膜４０２の質が良くな
く、電荷のトラップが大きい場合には、酸化珪素膜を通
して上の半導体層に影響を及ぼすので、その場合には酸
化珪素膜４０３を厚くする必要がある。

【００３９】これらの皮膜の形成には、上記のようなプ
ラズマＣＶＤ法だけでなく、減圧ＣＶＤ法やスパッタ法
等の方法によって形成してもよい。それらの手段の選択
は投資規模や量産性等を考慮して決定すればよい。これ
らの被膜は連続的に成膜されてもよいことはいうまでも
ない。

【００４０】その後、減圧ＣＶＤ法によって、モノシラ
ンを原料として、厚さ２０〜２００ｎｍ、例えば１００
ｎｍのアモルファスシリコン膜４０４を形成した。基板
温度は４３０〜４８０℃、例えば４５０℃とした。さら
に、連続的に基板温度を変化させ、５２０〜５６０℃、
例えば５５０℃で、厚さ５〜２００ｎｍ、例えば１０ｎ
ｍのアモルファスシリコン膜４０５を形成した。基板温
度は後の結晶化の際に重要な影響を与えることが本発明
人等の研究の結果、明らかにされた。例えば、４８０℃
以下で成膜したものは結晶化させることが難しかった。
逆に５２０℃以上の温度で成膜したものは結晶化しやす
かった。このようにして得られたアモルファスシリコン
膜は、６００℃で２４時間熱アニールした。その結果、
シリコン膜４０５のみが結晶化し、いわゆるセミアモル
ファスシリコンと言われる結晶性シリコンを得た。一
方、シリコン膜４０４はアモルファス状態のままであっ
た。

【００４１】シリコン膜４０５の結晶化を促進するため
には膜中に含まれている炭素、窒素、酸素の濃度は、い
ずれも７×１０¹⁹ｃｍ^-3以下であることが望ましい。本
実施例では、ＳＩＭＳ分析によって１×１０¹⁷ｃｍ^-3以
下であることを確認した。

【００４２】従来のＴＦＴにおいては、酸化珪素膜４０
３の上には半導体被膜の活性層が形成されるため、その
作製には細心の注意が必要であった。例えば、酸化珪素
膜４０３に可動イオンが存在することは絶対にあっては
ならないことであったが、それにもまして、トラップ準
位が存在することは致命的であった。可動イオンの侵入
はプロセスの清浄化によってある程度は解決できるもの
であったが、トラップ準位の問題はプロセスの制約から
ある一定以上の改善は不可能であった。特に酸化珪素膜
とその上の半導体活性層間の界面準位密度はそのＴＦＴ
の特性を左右する重要なファクターであった。通常の単
結晶半導体のＭＯＳＩＣで使用される熱酸化のゲイト酸
化膜（酸化珪素）と単結晶半導体の界面の準位密度は１
０¹⁰ｃｍ^-2程度であったが、例えば本実施例のようなＲ
ＦプラズマＣＶＤ法あるいは大気圧ＣＶＤ法（ＡＰＣＶ
Ｄ法）や減圧ＣＶＤ法（ＬＰＣＶＤ法）によって作製し
た酸化珪素膜とその上の多結晶シリコン膜との界面準位
密度は１０¹²ｃｍ^-2以上であり、とても実用に耐えるも
のではなかった。

【００４３】すなわち、このように界面準位密度が大き
いと、様々な電荷がトラップされ、これらの電荷によっ
て活性層の導電型が、ゲイト電圧に依存しないで決定さ
れてしまい、リーク電流の増加を招いた。このため、従
来はこのような下地の酸化膜であってもゲイト酸化膜と
同じだけの高い品位が要求された。熱酸化方式が採用で
きない低温プロセスや中温プロセスにあっては、スパッ
タ法やＥＣＲプラズマＣＶＤ法が採用されたが、これら
の方法によって得られる界面での準位密度は、熱酸化法
よりも１桁程度大きなものであった。

【００４４】しかしながら、本発明では後のプロセスに
おいて、酸化珪素膜４０３上の半導体膜のうち、酸化珪
素膜に接する部分はアモルファスシリコン膜であり、従
来に問題とされたようなことはほとんど生じない。すな
わち、酸化珪素膜４０３にどのようなトラップ準位が存
在して、どのような電荷がトラップされたとしても、ア
モルファスシリコンはチャネルとしてはほとんど機能し
ないので、電荷のトラップによって、半導体膜の導電型
が依存することはない。本発明人等の研究によると、酸
化珪素膜４０３とその上のアモルファスシリコン膜との
界面準位密度は５×１０¹²ｃｍ^-2程度まで問題がないこ
とがわかった。

【００４５】したがって、先のようなＲＦプラズマＣＶ
Ｄ法やＬＰＣＶＤ法、ＡＰＣＶＤ法によって酸化珪素膜
を形成することができる。これらのＣＶＤ法は、スパッ
タ法やＥＣＲプラズマＣＶＤ法に比べて量産性に優れた
方法である。すなわち、スパッタ法ではバッチ方式が採
用できず、量産性に欠ける上、ターゲットに可動イオン
が付着しないように細心の注意を払わなくてはならな
い。また、ターゲットのサイズをむやみに大きくできな
いので大面積化には不適当である。ＥＣＲプラズマＣＶ
Ｄ法は、装置に対する投資が巨額となり、また、一度に
処理できる基板の枚数や大きさも大きな制約を受ける。

【００４６】さて、アモルファスシリコン膜４０５を熱
アニールによって、結晶性シリコン膜としたのち、これ
を適当なパターンにエッチングして、ＮＴＦＴ用の島状
半導体領域４０７とＰＴＦＴ用の島状半導体領域４０６
とを形成する。各島状半導体領域の上部は実質的に真性
であった。

【００４７】その後、酸素雰囲気中での酸化珪素をター
ゲットとするスパッタ法によって、ゲイト絶縁膜（酸化
珪素）４１０を厚さ５０〜３００ｎｍ、例えば１５０ｎ
ｍだけ形成した。この厚さは、ＴＦＴの動作条件等によ
って決定される。

【００４８】次にスパッタ法によって、アルミニウム皮
膜を厚さ５００ｎｍだけ形成し、これを混酸（５％の硝
酸を添加した燐酸溶液）によってパターニングし、ゲイ
ト電極・配線４１１および４１２を形成した。エッチン
グレートは、エッチングの温度を４０℃としたときに２
２５ｎｍ／分であった。このようにして、ＴＦＴの外形
を整えた。このときのチャネルの大きさは、いずれも長
さ８μｍ、幅２０μｍとした。このときの状態を図４
（Ｂ）に示す。

【００４９】さらに、陽極酸化法によってアルミニウム
配線の表面に酸化アルミニウムを形成した。陽極酸化の
方法としては、本発明人等の発明である特願平３−２３
１１８８もしくは特願平３−２３８７１３に記述される
方法を用いた。詳細な実施の様態については、目的とす
る素子の特性やプロセス条件、投資規模等によって変更
を加えればよい。本実施例では、陽極酸化によって、厚
さ３５０ｎｍの酸化アルミニウム被膜４１３および４１
４を形成した。

【００５０】その後、ゲイト酸化膜を通したイオン注入
法によって、公知のＣＭＯＳ作製技術を援用し、Ｎ型ソ
ース／ドレイン領域４１６とＰ型ソース／ドレイン領域
４１５を形成した。いずれも不純物濃度は８×１０¹⁹ｃ
ｍ^-3となるようにした。イオン源としては、Ｐ型はフッ
化ホウ素イオンを、Ｎ型はリンイオンを用い、前者は加
速電圧８０ｋｅＶで、後者は加速電圧１１０ｋｅＶで注
入した。加速電圧はゲイト酸化膜の厚さや半導体領域４
０６、４０７の厚さを考慮して設定される。イオン注入
法のかわりに、イオンドーピング法を用いてもよい。イ
オン注入法では注入されるイオンは質量によって分離さ
れるので、不必要なイオンは注入されることがないが、
イオン注入装置で処理できる基板の大きさは限定され
る。一方、イオンドーピング法では、比較的大きな基板
（例えば対角３０インチ以上）も処理する能力を有する
が、水素イオンやその他不必要なイオンまで同時に加速
されて注入されるので、基板が加熱されやすい。この場
合にはイオン注入法で使用するようなフォトレジストを
マスクとした選択的な不純物注入は難しい。

【００５１】このようにして、オフセット領域を有する
ＴＦＴが作製された。その様子を図４（Ｃ）に示す。最
後に、レーザーアニール法によって、ゲイト電極部をマ
スクとしてソース／ドレイン領域の再結晶化をおこなっ
た。レーアーアニールの条件は、例えば特願平３−２３
１１８８や同３−２３８７１３に記述されている方法を
使用した。そして層間絶縁物４１９として、酸化珪素を
ＲＦプラズマＣＶＤ法で形成し、これに電極形成用の穴
を開け、アルミニウム配線４２０〜４２２を形成して、
素子を完成させた。

【００５２】本実施例では、レーザーアニールによっ
て、もともと結晶性シリコンであった、被膜４０６、４
０７のみならず、アモルファスシリコンであった被膜４
０８、４０９までもが結晶化される。これは、レーアー
アニールが強力だからである。その結果、図４（Ｄ）に
示すように初期のアモルファス領域４０８、４０９はチ
ャネルの下の部分４１７、４１８以外は全てソース／ド
レインとおなじ結晶性を有する材料に変換されてしまっ
た。その結果、ソース／ドレインの厚さは島状半導体領
域４０７、４０８と実質的に同じとなった。しかしなが
ら、実質的なチャネルの厚さは図から明らかなように、
約１０ｎｍというようにソース／ドレイン領域よりも薄
かった。その結果、ソース／ドレインのシート抵抗は小
さく、また、チャネルが薄い分だけＯＦＦ電流が少ない
という優れた特性を示すことができた。

【００５３】〔実施例２〕本実施例を図５に示す本実
施例では基板５０１として日本電気硝子社のＮ−０ガラ
ス基板を使用した。Ｎ−０ガラス基板は、実施例１で使
用したコーニング７０５９に比べて、ガラス転移温度が
１５０℃程高く、６５０〜７５０℃のアニールに対して
も有効である。しかし、基板中に含まれる可動イオンの
量が多いので、それに対する十分な対策を講じなければ
ならない。本実施例では、基板５０１上には基板からの
可動イオンの侵入を阻止する目的で、厚さ５０ｎｍの窒
化珪素膜５０２をＲＦプラズマＣＶＤ法で形成した。さ
らに、窒化珪素膜上に、ＲＦスパッタ法によって、厚さ
１００ｎｍの酸化珪素膜５０３を形成した。さらに、減
圧ＣＶＤ法によって基板温度４３０〜４８０℃、例えば
４５０℃でアモルファスシリコン膜５０４を厚さ１０〜
５０ｎｍ、例えば３０ｎｍだけ形成した。そして、フォ
トレジスト５０７を塗布し、これをマスクとしてＰ型領
域５０６とＮ型領域５０５を形成した。Ｐ型不純物とし
ては、ボロンを用い、例えば２×１０¹³ｃｍ^-2だけ、イ
オンドープ法によって注入した。加速電圧は１０ｋｅＶ
とした。また、Ｎ型不純物としては、リンを用い、例え
ば５×１０¹³ｃｍ^-2だけ、イオンドープ法によって注入
した。加速電圧は１０ｋｅＶとした。こうして図４
（Ａ）の状態を得た。このような不純物領域形成の工程
は、本発明の技術思想からして、必ずしも必要ではない
が、不純物領域を設けることで一層、本発明の効果を大
きくすることができる。

【００５４】その後、さらに減圧ＣＶＤ法によって、厚
さ１０〜１５０ｎｍ、例えば１０ｎｍのアモルファスシ
リコン膜を形成した。このとき基板温度は５２０〜５６
０℃、例えば５５０℃とした。この際には、アモルファ
スシリコン膜中の炭素、窒素、酸素の濃度は７×１０¹⁹
ｃｍ^-3以下であることが必要であり、本実施例では１×
１０¹⁷ｃｍ^-3以下であることを確認した。このようにし
て得られたアモルファスシリコン膜は、例えば水素中、
６００℃で２４時間熱アニールして、結晶化させ、いわ
ゆるセミアモルファスシリコンと言われる結晶性シリコ
ンを得た。このとき、先に形成したアモルファスシリコ
ン膜５０４はほとんど結晶化しなかった。しかしなが
ら、水素雰囲気中でのこのアニールによって先のイオン
注入によって生じた欠陥はほぼ回復したことが確認され
た。

【００５５】従来のＴＦＴにおいては、実施例１におい
て述べたように、酸化珪素膜５０３の上には半導体皮膜
の活性層が形成されるため、その作製には細心の注意が
必要であった。しかしながら、本発明では後のプロセス
において、酸化珪素膜５０３上にはアモルファスシリコ
ンのような不活性な半導体膜５０４が形成されるが、こ
れらは実質的にチャネル領域として利用されないので、
従来に問題とされたようなことはほとんど生じない。す
なわち、酸化珪素膜５０３にどのようなトラップ準位が
存在して、どのような電荷がトラップされたとしても、
アモルファスシリコン膜５０４のバンドギャップが大き
いためチャネルとしては利用されず、半導体膜５０４と
酸化珪素膜５０３の界面の準位に依存したリーク電流は
ほとんどないのである。特に本実施例のように、アモル
ファスシリコン膜５０４に、各ＴＦＴのソース／ドレイ
ン領域とは逆の導電型の不純物領域が設けられると、そ
の効果は一層強まる。したがって、先のようなＲＦスパ
ッタ法ではなく、より界面の状態のよくないＲＦあるい
はＤＣプラズマＣＶＤ法によって酸化珪素膜を形成する
こともできる。

【００５６】さて、その後、これらの被膜を適当なパタ
ーンにエッチングして、ＮＴＦＴ用の島状半導体領域５
０９とＰＴＦＴ用の島状半導体領域５０８とを形成す
る。各島状半導体領域の上部は結晶性シリコンで実質的
に真性であった。

【００５７】その後、酸素雰囲気中での酸化珪素をター
ゲットとするスパッタ法によって、ゲイト絶縁膜（酸化
珪素）５１０を厚さ１５０ｎｍだけ形成した。この厚さ
は、ＴＦＴの動作条件等によって決定される。

【００５８】次にスパッタ法によって、クロム膜を厚さ
５００ｎｍだけ形成し、これをパターニングし、ゲイト
電極・配線５１１および５１２を形成した。このように
して、ＴＦＴの外形を整えた。このときのチャネルの大
きさは、いずれも長さ８μｍ、幅２０μｍとした。この
ときの状態を図５（Ｂ）に示す。

【００５９】その後、図５（Ｃ）に示すようにゲイト酸
化膜を通したイオン注入法に公知のＣＭＯＳ作製技術
（すなわち、ＮＴＦＴのソース／ドレイン領域を形成す
る際にはフォトレジスト５１３によってＰＴＦＴ側を覆
い、ＰＴＦＴのソース／ドレインを形成中には、ＮＴＦ
Ｔを覆う）を援用し、各ＴＦＴのソース／ドレイン領域
を形成した。

【００６０】その後、レーザーアニール法によってゲイ
ト電極をマスクとしてアニールをおこない、イオン注入
によって与えられたダメージを回復させた。このときに
は、もともと結晶性シリコンでなかった下部のアモルフ
ァスシリコン領域も同時に結晶化された。レーアーアニ
ールの条件は、例えば特願平３−２３１１８８や同３−
２３８７１３に記述されている方法を使用した。このよ
うにして、図５（Ｄ）に示すように、Ｎ型ソース／ドレ
イン領域５１５とＰ型ソース／ドレイン領域５１４を形
成した。また、各ＴＦＴのチャネル５１４、５１５の下
にはアモルファスシリコン領域５１６および５１７が残
された。

【００６１】本実施例では最初に形成された不純物領域
５０５、５０６の不純物濃度が１０¹⁸ｃｍ^-3程度である
が、その後、ソース／ドレインの形成のために注入され
た不純物の濃度はその１００倍以上であったので、図に
示すように初期の不純物領域５０５、５０６はチャネル
の下の部分以外は全てソース／ドレインとおなじ導電型
に変換されてしまった。その結果、ソース／ドレインの
厚さは島状半導体領域５０８、５０９と実質的に同じ
（厚さはアモルファスシリコン層の厚さ３０ｎｍと結晶
性シリコン層の厚さ１０ｎｍをあわせた４０ｎｍ）とな
った。しかしながら、実質的なチャネルの厚さは図から
明らかなように、約１０ｎｍというようにソース／ドレ
イン領域よりも薄かった。その結果、ソース／ドレイン
のシート抵抗は小さく、また、チャネルが薄い分だけＯ
ＦＦ電流が少ないという優れた特性を示すことができ
た。

【００６２】

【発明の効果】本発明によって、ゲイトに逆の電圧が印
加された場合のＯＦＦ電流の極めて少ない良好なＴＦＴ
を作製することができた。本発明は他の発明と組み合わ
せるとより一層、効果的である。例えば、実施例にも示
したように本発明人等の発明である特願平３−２３１１
８８や特願平３−２３８７１３と組み合わせることによ
って、より一層の効果を示す。また、本発明において
は、実施例にも示した通り、ソース／ドレインの厚みを
増して、そのシート抵抗を減らすことができる。これに
よってＴＦＴ回路の高速動作を実現することができた。

【００６３】従来、特に液晶表示装置のアクティブマト
リクスのような目的に対しては多結晶ＴＦＴはＯＮ／Ｏ
ＦＦ比が低く、実用化にはさまざまな困難があったが、
本発明によってそのような問題はほぼ解決されたと思わ
れる。さらに、単結晶半導体集積回路の立体化の手段と
して用いられるＴＦＴにおいても本発明を実施すること
によって効果を挙げられることは明白であろう。このよ
うに本発明は産業上、極めて有益な発明であると考えら
れる。

【図面の簡単な説明】

【図１】本発明のＴＦＴの概念図を示す。

【図２】従来のＴＦＴの概念図を示す。

【図３】本発明および従来のＴＦＴの特性の例、および
本発明のＴＦＴの予想されるエネルギーバンド図を示
す。

【図４】本発明のＴＦＴの作製工程を示す。

【図５】本発明のＴＦＴの作製工程を示す。

【符号の説明】

１０１・・・基板１０２・・・ドレイン領域１０３・・・結晶性半導体チャネル領域１０４・・・ソース領域１０５・・・ゲイト電極１０６・・・層間絶縁物１０７・・・ドレイン電極・配線１０８・・・ソース電極・配線１０９・・・アモルファス半導体領域

フロントページの続き (56)参考文献特開昭60−109282（ＪＰ，Ａ) 特開昭60−245172（ＪＰ，Ａ) 特開昭61−87371（ＪＰ，Ａ) 特開昭58−118154（ＪＰ，Ａ) 特開平４−267563（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】絶縁基板上に実質的にアモルファス状態
の第１の半導体被膜を基板温度４３０〜４８０℃で減圧
ＣＶＤ法によって形成する工程と、前記第１の半導体被膜上に第２の半導体被膜として、多
結晶あるいは単結晶もしくはセミアモルファス状態の半
導体被膜を基板温度５２０〜５６０℃で減圧ＣＶＤ法に
よって形成する工程と、その後、上記第１の半導体被膜および第２の半導体被膜
を５５０〜７５０℃の温度で熱処理する工程と、前記第２の半導体被膜上にゲイト絶縁膜を形成する工程
と、前記ゲイト絶縁膜上にゲイト電極を形成する工程とを有
することを特徴とする絶縁ゲイト型半導体装置の作製方
法。