JPH08287111A - 自動レイアウトシステム - Google Patents
自動レイアウトシステムInfo
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- JPH08287111A JPH08287111A JP7088915A JP8891595A JPH08287111A JP H08287111 A JPH08287111 A JP H08287111A JP 7088915 A JP7088915 A JP 7088915A JP 8891595 A JP8891595 A JP 8891595A JP H08287111 A JPH08287111 A JP H08287111A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/392—Floor-planning or layout, e.g. partitioning or placement
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】ＬＳＩレイアウト設計時の設計工数の削減す
る。 【構成】ネットリスト５１、セルライブラリデータ５２
を含むＬＳＩ設計データ５を入力する入力装置１と、プ
ログラム制御によるデータ処理装置２と、第１の演算値
３１、第２の演算値３２を記憶する記憶装置３と、出力
装置４とを備えて構成される。データ処理装置２は、レ
イアウトスタイルを判定する第１の判定手段２１と、Ｉ
／Ｏセル属性を持つセルライブラリを使用して面積見積
りを行う第１の面積見積演算手段２２と、レイアウトス
タイルごとに、配線可能層、ネットリストより面積見積
計算式の係数を判定する第２の判定手段２３と、面積見
積式を演算する第２の面積見積演算手段２４と、第１の
面積見積演算手段２２による見積面積と、第２の面積見
積演算手段２４による見積面積を比較して、面積見積値
を最適化する第３の面積見積演算手段２５とを備えて構
成される。
る。 【構成】ネットリスト５１、セルライブラリデータ５２
を含むＬＳＩ設計データ５を入力する入力装置１と、プ
ログラム制御によるデータ処理装置２と、第１の演算値
３１、第２の演算値３２を記憶する記憶装置３と、出力
装置４とを備えて構成される。データ処理装置２は、レ
イアウトスタイルを判定する第１の判定手段２１と、Ｉ
／Ｏセル属性を持つセルライブラリを使用して面積見積
りを行う第１の面積見積演算手段２２と、レイアウトス
タイルごとに、配線可能層、ネットリストより面積見積
計算式の係数を判定する第２の判定手段２３と、面積見
積式を演算する第２の面積見積演算手段２４と、第１の
面積見積演算手段２２による見積面積と、第２の面積見
積演算手段２４による見積面積を比較して、面積見積値
を最適化する第３の面積見積演算手段２５とを備えて構
成される。
Description
【０００１】
【産業上の利用分野】本発明は自動レイアウトシステム
に関し、特に半導体集積回路のレイアウト設計時に利用
される自動レイアウトシステムに関する。
に関し、特に半導体集積回路のレイアウト設計時に利用
される自動レイアウトシステムに関する。
【０００２】
【従来の技術】始めに、従来の半導体集積回路（以下、
ＬＳＩと略称する）のレイアウト設計手順について、そ
の要点を図１１を参照して説明する。まず、入力データ
のレイアウトセル・ライブラリとネットリストを基に、
初期面積見積りが行われる（ステップＦ１）。次いで、
当該見積り面積内に特定のセルの配置および特殊ネット
の配線などを行うフロアプランが行われて（ステップＦ
２）、自動配置／配線が実行される（ステップＦ３）。
次に、前記自動配置／配線の結果によるセル面積が所定
の範囲内にあるか否かが判定されて（ステップＦ４）、
当該範囲内にある場合にはレイアウト設計は終了とな
る。また当該範囲外にある場合には、ステップＦ２のフ
ロアプランに戻り、再度ステップＦ２以降の手順に従っ
てレイアウト設計が実行される。従って、設計開始時の
ステップＦ１における初期面積見積りの精度がよい場合
には、ステップＦ１に後戻りすることがなくなり、レイ
アウト設計工数は短縮される。また逆に初期面積見積り
の精度が悪い場合には後戻りが多くなり、レイアウト設
計工数は増大する。このように、ＬＳＩのレイアウト設
計においては、セル面積を早期に予測するための設計手
順としてレイアウトの初期面積見積りが行われる。
ＬＳＩと略称する）のレイアウト設計手順について、そ
の要点を図１１を参照して説明する。まず、入力データ
のレイアウトセル・ライブラリとネットリストを基に、
初期面積見積りが行われる（ステップＦ１）。次いで、
当該見積り面積内に特定のセルの配置および特殊ネット
の配線などを行うフロアプランが行われて（ステップＦ
２）、自動配置／配線が実行される（ステップＦ３）。
次に、前記自動配置／配線の結果によるセル面積が所定
の範囲内にあるか否かが判定されて（ステップＦ４）、
当該範囲内にある場合にはレイアウト設計は終了とな
る。また当該範囲外にある場合には、ステップＦ２のフ
ロアプランに戻り、再度ステップＦ２以降の手順に従っ
てレイアウト設計が実行される。従って、設計開始時の
ステップＦ１における初期面積見積りの精度がよい場合
には、ステップＦ１に後戻りすることがなくなり、レイ
アウト設計工数は短縮される。また逆に初期面積見積り
の精度が悪い場合には後戻りが多くなり、レイアウト設
計工数は増大する。このように、ＬＳＩのレイアウト設
計においては、セル面積を早期に予測するための設計手
順としてレイアウトの初期面積見積りが行われる。
【０００３】一般に、自動レイアウトシステムにおいて
は、前記初期面積見積りは１つのサブシステムとして形
成されている。以下に、従来の初期面積見積システムの
１例として、自動レイアウトシステム「Ａ−ＳＴＡＲ」
の初期面積見積システムについて説明するものとする。
なお、この自動レイアウトシステム「Ａ−ＳＴＡＲ」に
ついては、情報処理学会第２７回全国大会出典「ポリセ
ルレイアウトによるブロック形状の統計的予測」を参考
にしている。
は、前記初期面積見積りは１つのサブシステムとして形
成されている。以下に、従来の初期面積見積システムの
１例として、自動レイアウトシステム「Ａ−ＳＴＡＲ」
の初期面積見積システムについて説明するものとする。
なお、この自動レイアウトシステム「Ａ−ＳＴＡＲ」に
ついては、情報処理学会第２７回全国大会出典「ポリセ
ルレイアウトによるブロック形状の統計的予測」を参考
にしている。
【０００４】図１２は、前記従来の初期面積見積システ
ムの構成を示すブロック図である。図１２に示されるよ
うに、当該初期面積見積システムは、半導体集積回路の
設計用データを入力する入力装置１’と、面積見積演算
手段２’1 を含み演算プログラム制御により動作するデ
ータ処理装置２’と、ディスプレイ装置等を含む出力装
置４’とを備えて構成される。
ムの構成を示すブロック図である。図１２に示されるよ
うに、当該初期面積見積システムは、半導体集積回路の
設計用データを入力する入力装置１’と、面積見積演算
手段２’1 を含み演算プログラム制御により動作するデ
ータ処理装置２’と、ディスプレイ装置等を含む出力装
置４’とを備えて構成される。
【０００５】図１２において、入力装置１’より与えら
れるＬＳＩ設計データは、データ処理装置２’に入力さ
れ、当該データ処理装置２’内に含まれるの面積見積演
算手段２’1 に供給される。面積見積演算手段２’1 に
おいては、次式に示される計算式により初期面積見積値
が求められる。求められた初期面積見積値は出力装置
４’に入力されて、当該出力装置４’により外部に出力
される。
れるＬＳＩ設計データは、データ処理装置２’に入力さ
れ、当該データ処理装置２’内に含まれるの面積見積演
算手段２’1 に供給される。面積見積演算手段２’1 に
おいては、次式に示される計算式により初期面積見積値
が求められる。求められた初期面積見積値は出力装置
４’に入力されて、当該出力装置４’により外部に出力
される。
【０００６】 見積面積＝ＡＬＬ＋ＩＮＳ＋ＭＡＣＲＯ＋ＩＯ ・ＡＬＬ ：スタンダードセル属性のセル面積の合計
と、ビルディングブロック属性のセル面積の合計を加算
した値 ・ＩＮＳ ：スタンダードセル属性のセル面積の合計 ・ＭＡＣＲＯ：（ビルディングブロック属性のセルの周
囲長×端子数×配線間隔）の合計 ・ＩＯ ：Ｉ／Ｏ属性のセルのＸ方向の距離合計×
セル数×配線間隔平均値 次に、入力装置１’より与えられるＬＳＩ設計データが
チップデータである場合を例として、当該初期面積見積
システムについて説明する。入力装置１’より与えられ
るＬＳＩ設計データは、面積見積演算手段２’1 に供給
されるが、上記のＡＬＬが２００，０００、ＩＮＳが１
００，０００、ＭＡＣＲＯが５０，０００であるとして
考え、Ｉ／Ｏ属性セルのＸ方向の距離の合計が２４，０
００、Ｉ／Ｏ属性セルの数が１００、配線間隔平均値が
５であるものとすると、上記の初期見積面積計算式によ
り得られる見積面積は１，２３５，０００となるが、実
際は３６，０００，０００である。このように大きな誤
差は、前記計算式において用いられているデータが、Ｉ
／Ｏセル数が多く、当該Ｉ／Ｏセルにより面積が決定さ
れるデータであり、ＬＳＩのレイアウトスタイルについ
ての考慮が為されていないデータであるために生じる誤
差である。このように、上述した計算式を用いて面積見
積りを行うということは、レイアウトスタイルに関係な
く見積り面積を求めることであり、どうしても誤差が介
入する。更に、セル面積を求める計算式において、配線
可能層を考慮することなく２層として取扱うために、面
積見積り精度は２層配線の場合１５％程度の誤差で見積
りすることが可能である。この配線可能層が３層以上に
なると良い場合においても２５％の誤差があり、更に多
層になると誤差は更に増大する。
と、ビルディングブロック属性のセル面積の合計を加算
した値 ・ＩＮＳ ：スタンダードセル属性のセル面積の合計 ・ＭＡＣＲＯ：（ビルディングブロック属性のセルの周
囲長×端子数×配線間隔）の合計 ・ＩＯ ：Ｉ／Ｏ属性のセルのＸ方向の距離合計×
セル数×配線間隔平均値 次に、入力装置１’より与えられるＬＳＩ設計データが
チップデータである場合を例として、当該初期面積見積
システムについて説明する。入力装置１’より与えられ
るＬＳＩ設計データは、面積見積演算手段２’1 に供給
されるが、上記のＡＬＬが２００，０００、ＩＮＳが１
００，０００、ＭＡＣＲＯが５０，０００であるとして
考え、Ｉ／Ｏ属性セルのＸ方向の距離の合計が２４，０
００、Ｉ／Ｏ属性セルの数が１００、配線間隔平均値が
５であるものとすると、上記の初期見積面積計算式によ
り得られる見積面積は１，２３５，０００となるが、実
際は３６，０００，０００である。このように大きな誤
差は、前記計算式において用いられているデータが、Ｉ
／Ｏセル数が多く、当該Ｉ／Ｏセルにより面積が決定さ
れるデータであり、ＬＳＩのレイアウトスタイルについ
ての考慮が為されていないデータであるために生じる誤
差である。このように、上述した計算式を用いて面積見
積りを行うということは、レイアウトスタイルに関係な
く見積り面積を求めることであり、どうしても誤差が介
入する。更に、セル面積を求める計算式において、配線
可能層を考慮することなく２層として取扱うために、面
積見積り精度は２層配線の場合１５％程度の誤差で見積
りすることが可能である。この配線可能層が３層以上に
なると良い場合においても２５％の誤差があり、更に多
層になると誤差は更に増大する。
【０００７】
【発明が解決しようとする課題】上述した従来の自動レ
イアウトシステムの初期面積見積システムにおいては、
レイアウトスタイルを考慮して、当該レイアウトスタイ
ルに対応した見積りの最適化が図られておらず、且つま
たセル面積値を求めるための計算式に配線可能層による
最適化が為されていないために、初期面積に対する見積
り精度が極めて悪く、これにより、ＬＳＩのレイアウト
設計時においてレイアウトセルサイズが目標範囲内にあ
る確率が低くなり、レイアウト設計時に設計の後戻りが
多くなって、レイアウト設計工数が徒らに増大するとい
う欠点がある。
イアウトシステムの初期面積見積システムにおいては、
レイアウトスタイルを考慮して、当該レイアウトスタイ
ルに対応した見積りの最適化が図られておらず、且つま
たセル面積値を求めるための計算式に配線可能層による
最適化が為されていないために、初期面積に対する見積
り精度が極めて悪く、これにより、ＬＳＩのレイアウト
設計時においてレイアウトセルサイズが目標範囲内にあ
る確率が低くなり、レイアウト設計時に設計の後戻りが
多くなって、レイアウト設計工数が徒らに増大するとい
う欠点がある。
【０００８】
【課題を解決するための手段】第１の発明の自動レイア
ウトシステムは、半導体集積回路の自動レイアウト設計
を行うにあたり、各種設計データを基にしてレイアウト
における初期面積見積りを行う自動レイアウトシステム
において、前記各種設計データから所定の接続情報なら
びにセル情報を抽出し、前記セル情報の属性を参照し
て、レイアウトスタイルがスタンダードセルタイプ、ビ
ルディングブロックタイプおよび混在タイプの内の何れ
のタイプに属するかを判定するとともに、チップデータ
であるかマクロデータであるかを判定する第１の判定手
段と、前記第１の判定手段により、レイアウトスタイル
が前記チップデータであると判定された場合に、当該レ
イアウトの面積見積りを演算する第１の面積見積演算手
段と、前記初期面積見積りを行うための計算式の構成要
素の値を決定するために、配線可能層および前記接続情
報を用いてレイアウトデータに対する判定を行い、前記
計算式の構成要素の値ならびに係数を決定する第２の判
定手段と、前記第１の面積見積演算手段により求められ
た第１の演算値を保持する第１の記憶部と、前記第２の
判定手段により決定された前記計算式の構成要素の値に
従って、レイアウトの面積見積りを演算する第２の面積
見積演算手段と、前記第２の面積見積演算手段により求
められた第２の演算値を保持する第２の記憶部と、前記
第１の記憶部に保持されている前記第１の演算値と、前
記第２の記憶部に保持されている前記第２の演算値とを
比較して、レイアウトの面積見積りを演算する第３の面
積見積演算手段と、を前記初期面積の見積り手段として
備えることを特徴としている。
ウトシステムは、半導体集積回路の自動レイアウト設計
を行うにあたり、各種設計データを基にしてレイアウト
における初期面積見積りを行う自動レイアウトシステム
において、前記各種設計データから所定の接続情報なら
びにセル情報を抽出し、前記セル情報の属性を参照し
て、レイアウトスタイルがスタンダードセルタイプ、ビ
ルディングブロックタイプおよび混在タイプの内の何れ
のタイプに属するかを判定するとともに、チップデータ
であるかマクロデータであるかを判定する第１の判定手
段と、前記第１の判定手段により、レイアウトスタイル
が前記チップデータであると判定された場合に、当該レ
イアウトの面積見積りを演算する第１の面積見積演算手
段と、前記初期面積見積りを行うための計算式の構成要
素の値を決定するために、配線可能層および前記接続情
報を用いてレイアウトデータに対する判定を行い、前記
計算式の構成要素の値ならびに係数を決定する第２の判
定手段と、前記第１の面積見積演算手段により求められ
た第１の演算値を保持する第１の記憶部と、前記第２の
判定手段により決定された前記計算式の構成要素の値に
従って、レイアウトの面積見積りを演算する第２の面積
見積演算手段と、前記第２の面積見積演算手段により求
められた第２の演算値を保持する第２の記憶部と、前記
第１の記憶部に保持されている前記第１の演算値と、前
記第２の記憶部に保持されている前記第２の演算値とを
比較して、レイアウトの面積見積りを演算する第３の面
積見積演算手段と、を前記初期面積の見積り手段として
備えることを特徴としている。
【０００９】また、第２の発明の自動レイアウトシステ
ムは、半導体集積回路の自動レイアウト設計を行うにあ
たり、各種設計データを基にしてレイアウトにおける初
期面積見積りを行う自動レイアウトシステムにおいて、
前記各種設計データから所定の接続情報ならびにセル情
報を抽出し、前記セル情報の属性を参照して、レイアウ
トスタイルがスタンダードセルタイプ、ビルディングブ
ロックタイプおよび混在タイプの内の何れのタイプに属
するかを判定するとともに、チップデータであるかマク
ロデータであるかを判定する第１の判定手段と、前記第
１の判定手段により、レイアウトスタイルが前記チップ
データであると判定された場合に、当該レイアウトの面
積見積りを演算する第１の面積見積演算手段と、前記初
期面積見積りを行うための計算式の構成要素の値を決定
するために、配線可能層および前記接続情報を用いてレ
イアウトデータに対する判定を行い、前記計算式の構成
要素の値ならびに係数を決定する第２の判定手段と、前
記第１の面積見積演算手段により求められた第１の演算
値を保持する第１の記憶部と、前記初期面積見積りを行
うための計算式に用いる係数を、スタンダードセルタイ
プ、ビルディングブロックタイプおよび混在タイプ等の
各レイアウトスタイルに関して得られた過去の設計デー
タ情報による値を参照して、各レイアウトスタイルごと
に最適化し、前記第２の判定手段により決定された前記
計算式の構成要素の値ならびに係数を変更して設定する
第３の判定手段と、前記第３の判定手段により決定され
た前記計算式の構成要素の値に従って、レイアウトの面
積見積りを演算する第２の面積見積演算手段と、前記第
２の面積見積演算手段により求められた第２の演算値を
保持する第２の記憶部と、前記第１の記憶部に保持され
ている前記第１の演算値と、前記第２の記憶部に保持さ
れている前記第２の演算値とを比較して、レイアウトの
面積見積りを演算する第３の面積見積演算手段と、を前
記初期面積の見積り手段として備えることを特徴として
いる。
ムは、半導体集積回路の自動レイアウト設計を行うにあ
たり、各種設計データを基にしてレイアウトにおける初
期面積見積りを行う自動レイアウトシステムにおいて、
前記各種設計データから所定の接続情報ならびにセル情
報を抽出し、前記セル情報の属性を参照して、レイアウ
トスタイルがスタンダードセルタイプ、ビルディングブ
ロックタイプおよび混在タイプの内の何れのタイプに属
するかを判定するとともに、チップデータであるかマク
ロデータであるかを判定する第１の判定手段と、前記第
１の判定手段により、レイアウトスタイルが前記チップ
データであると判定された場合に、当該レイアウトの面
積見積りを演算する第１の面積見積演算手段と、前記初
期面積見積りを行うための計算式の構成要素の値を決定
するために、配線可能層および前記接続情報を用いてレ
イアウトデータに対する判定を行い、前記計算式の構成
要素の値ならびに係数を決定する第２の判定手段と、前
記第１の面積見積演算手段により求められた第１の演算
値を保持する第１の記憶部と、前記初期面積見積りを行
うための計算式に用いる係数を、スタンダードセルタイ
プ、ビルディングブロックタイプおよび混在タイプ等の
各レイアウトスタイルに関して得られた過去の設計デー
タ情報による値を参照して、各レイアウトスタイルごと
に最適化し、前記第２の判定手段により決定された前記
計算式の構成要素の値ならびに係数を変更して設定する
第３の判定手段と、前記第３の判定手段により決定され
た前記計算式の構成要素の値に従って、レイアウトの面
積見積りを演算する第２の面積見積演算手段と、前記第
２の面積見積演算手段により求められた第２の演算値を
保持する第２の記憶部と、前記第１の記憶部に保持され
ている前記第１の演算値と、前記第２の記憶部に保持さ
れている前記第２の演算値とを比較して、レイアウトの
面積見積りを演算する第３の面積見積演算手段と、を前
記初期面積の見積り手段として備えることを特徴として
いる。
【００１０】なお、前記第１および第２の発明におい
て、前記第１の判定手段における処理手順としては、レ
イアウトスタイル判定フラグを初期化する第１の処理ス
テップと、前記接続情報の存在の有無を判定する第２の
処理ステップと、前記接続情報により接続されるセルの
存在の有無を判定する第３の処理ステップと、前記第３
の処理ステップにより接続セルが存在する場合に、前記
レイアウトスタイル判定フラグをセットする第４の処理
ステップと、前記レイアウトスタイル判定フラグの存在
の有無を判定する第５の処理ステップとを有するように
してもよい。
て、前記第１の判定手段における処理手順としては、レ
イアウトスタイル判定フラグを初期化する第１の処理ス
テップと、前記接続情報の存在の有無を判定する第２の
処理ステップと、前記接続情報により接続されるセルの
存在の有無を判定する第３の処理ステップと、前記第３
の処理ステップにより接続セルが存在する場合に、前記
レイアウトスタイル判定フラグをセットする第４の処理
ステップと、前記レイアウトスタイル判定フラグの存在
の有無を判定する第５の処理ステップとを有するように
してもよい。
【００１１】また、前記第２の判定手段における処理手
順としては、前記配線可能層を判定する第６の処理ステ
ップと、前記配線可能層から層に関する整数を設定する
第７の処理ステップとを、少なくとも併せて有するよう
にしてもよい。
順としては、前記配線可能層を判定する第６の処理ステ
ップと、前記配線可能層から層に関する整数を設定する
第７の処理ステップとを、少なくとも併せて有するよう
にしてもよい。
【００１２】なお、前記レイアウトスタイル判定フラグ
をセットする第４の処理ステップとしては、前記セル情
報のセル属性の種類がスタンダードセルであるか否かを
判定する第８の処理ステップと、前記セル情報のセル属
性の種類がマクロセルであるか否かを判定する第９の処
理ステップと、前記セル情報のセル属性の種類がＩ／Ｏ
セルであるか否かを判定する第１０の処理ステップとを
有しており、前記スタンダードセル、マクロセルおよび
Ｉ／Ｏセルの内の何れかの属性を判定し、前記レイアウ
トスタイル判定フラグのフラグ値をセットするようにし
てもよい。
をセットする第４の処理ステップとしては、前記セル情
報のセル属性の種類がスタンダードセルであるか否かを
判定する第８の処理ステップと、前記セル情報のセル属
性の種類がマクロセルであるか否かを判定する第９の処
理ステップと、前記セル情報のセル属性の種類がＩ／Ｏ
セルであるか否かを判定する第１０の処理ステップとを
有しており、前記スタンダードセル、マクロセルおよび
Ｉ／Ｏセルの内の何れかの属性を判定し、前記レイアウ
トスタイル判定フラグのフラグ値をセットするようにし
てもよい。
【００１３】更に、前記レイアウトスタイル判定フラグ
の存在の有無を判定する第５の処理ステップとしては、
前記レイアウトスタイル判定フラグに値がセットされて
いるか否かを判定する第１１の処理ステップと、前記レ
イアウトスタイルが混在タイプであるか否かを判定する
第１２の処理ステップと、前記レイアウトスタイルがス
タンダードセルタイプであるか否かを判定する第１３の
処理ステップと、前記レイアウトスタイルがビルディン
グブロックタイプであるか否かを判定する第１４の処理
ステップと、前記レイアウトスタイルがチップデータで
あるか否かを判定する第１５の処理ステップと、前記レ
イアウトスタイルがマクロデータであるか否かを判定す
る第１６の処理ステップとを有するようにしてもよい。
の存在の有無を判定する第５の処理ステップとしては、
前記レイアウトスタイル判定フラグに値がセットされて
いるか否かを判定する第１１の処理ステップと、前記レ
イアウトスタイルが混在タイプであるか否かを判定する
第１２の処理ステップと、前記レイアウトスタイルがス
タンダードセルタイプであるか否かを判定する第１３の
処理ステップと、前記レイアウトスタイルがビルディン
グブロックタイプであるか否かを判定する第１４の処理
ステップと、前記レイアウトスタイルがチップデータで
あるか否かを判定する第１５の処理ステップと、前記レ
イアウトスタイルがマクロデータであるか否かを判定す
る第１６の処理ステップとを有するようにしてもよい。
【００１４】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１５】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例は、ネッ
トリスト５１およびセルライブラリデータ５２を含むＬ
ＳＩ設計データ５を入力する入力装置１と、プログラム
制御により動作するデータ処理装置２と、第１の演算値
３１および第２の演算値３２を含む情報を記憶する記憶
装置３と、ディスプレイ装置等の出力装置４とを備えて
構成される。なお、データ処理装置２は、レイアウトス
タイルを判定する第１の判定手段２１と、Ｉ／Ｏセル属
性を持つセルライブラリを使用して面積の見積りを行う
第１の面積見積演算手段２２と、レイアウトスタイルご
とに、配線可能層、ネットリストより面積見積計算式の
係数を判定する第２の判定手段２３と、面積見積式を使
用して演算する第２の面積見積演算手段２４と、第１の
面積見積演算手段２２において見積もられた面積と、第
２の面積見積演算手段２４において見積もられた面積と
を比較して、面積見積値を最適化する第３の面積見積演
算手段２５とを備えて構成される。
ク図である。図１に示されるように、本実施例は、ネッ
トリスト５１およびセルライブラリデータ５２を含むＬ
ＳＩ設計データ５を入力する入力装置１と、プログラム
制御により動作するデータ処理装置２と、第１の演算値
３１および第２の演算値３２を含む情報を記憶する記憶
装置３と、ディスプレイ装置等の出力装置４とを備えて
構成される。なお、データ処理装置２は、レイアウトス
タイルを判定する第１の判定手段２１と、Ｉ／Ｏセル属
性を持つセルライブラリを使用して面積の見積りを行う
第１の面積見積演算手段２２と、レイアウトスタイルご
とに、配線可能層、ネットリストより面積見積計算式の
係数を判定する第２の判定手段２３と、面積見積式を使
用して演算する第２の面積見積演算手段２４と、第１の
面積見積演算手段２２において見積もられた面積と、第
２の面積見積演算手段２４において見積もられた面積と
を比較して、面積見積値を最適化する第３の面積見積演
算手段２５とを備えて構成される。
【００１６】また、図２は本実施例の処理手順を示すフ
ローチャート、図３は本実施例の入力データ構造を示す
図、図４は第１の判定手段２１の処理手順を示すフロー
チャート、図５は第１の判定手段２１の処理手順２を示
すフローチャート、図６は第１の判定手段２１の処理手
順３を示すフローチャート、図７は本実施例の第２の判
定手段２３の処理手順を示すフローチャート、図８は本
実施例の第１の面積見積演算手段２２の処理手順を示す
フローチャートである。以下、図１〜図８を参照して本
実施例の動作について説明する。
ローチャート、図３は本実施例の入力データ構造を示す
図、図４は第１の判定手段２１の処理手順を示すフロー
チャート、図５は第１の判定手段２１の処理手順２を示
すフローチャート、図６は第１の判定手段２１の処理手
順３を示すフローチャート、図７は本実施例の第２の判
定手段２３の処理手順を示すフローチャート、図８は本
実施例の第１の面積見積演算手段２２の処理手順を示す
フローチャートである。以下、図１〜図８を参照して本
実施例の動作について説明する。
【００１７】まず入力装置１を介してＬＳＩ設計データ
５がデータ処理装置１に入力され、入力装置１より出力
されるＬＳＩ設計データ５に含まれるネットリスト５１
およびセルライブラリデータ５２は、第１の判定手段２
１に入力される（ステップＡ01）。第１の判定手段２１
においては、図３に示されるように、セルライブラリデ
ータのセル属性ｂ1 によりレイアウトスタイル判定が行
われる（ステップＡ02）。
５がデータ処理装置１に入力され、入力装置１より出力
されるＬＳＩ設計データ５に含まれるネットリスト５１
およびセルライブラリデータ５２は、第１の判定手段２
１に入力される（ステップＡ01）。第１の判定手段２１
においては、図３に示されるように、セルライブラリデ
ータのセル属性ｂ1 によりレイアウトスタイル判定が行
われる（ステップＡ02）。
【００１８】前記第１の判定手段２１による、上記のレ
イアウトスタイル判定処理手順については、図４のフロ
ーチャートを参照して詳細に説明する。まずセル属性判
定のためにフラグが用意され、当該フラグに０が設定さ
れる（ステップＢ1 ）。入力されるネットリスト５１中
に判定されていないネットがあらか否かが判定される
（ステップＢ2 ）。ステップＢ2 において当該ネットが
無い場合には、セル属性判定のためのフラグを判定する
処理が実行されて（ステップＢ4 ）、当該処理は終了す
る。またステップＢ2 において当該ネットが有る場合に
は、ネットに接続されているセルが存在するか否かが判
定される（ステップＢ3 ）。ステップＢ3においてセル
が無い場合には、再度ステップＢ2 に戻りネットリスト
５１中のネットの存在が判定される（ステップＢ2 ）。
また、ステップＢ3 においてセルが有る場合には、接続
されているセルの属性が判定されてフラグがセットされ
て（ステップＢ5 ）、ステップＢ3 に戻る。
イアウトスタイル判定処理手順については、図４のフロ
ーチャートを参照して詳細に説明する。まずセル属性判
定のためにフラグが用意され、当該フラグに０が設定さ
れる（ステップＢ1 ）。入力されるネットリスト５１中
に判定されていないネットがあらか否かが判定される
（ステップＢ2 ）。ステップＢ2 において当該ネットが
無い場合には、セル属性判定のためのフラグを判定する
処理が実行されて（ステップＢ4 ）、当該処理は終了す
る。またステップＢ2 において当該ネットが有る場合に
は、ネットに接続されているセルが存在するか否かが判
定される（ステップＢ3 ）。ステップＢ3においてセル
が無い場合には、再度ステップＢ2 に戻りネットリスト
５１中のネットの存在が判定される（ステップＢ2 ）。
また、ステップＢ3 においてセルが有る場合には、接続
されているセルの属性が判定されてフラグがセットされ
て（ステップＢ5 ）、ステップＢ3 に戻る。
【００１９】次に、前記ステップＢ5 においてフラグを
セットする処理手順について、図５を参照して詳細に説
明する。まずセル属性の種類が、スタンダードセルであ
るか、マクロセルであるか、Ｉ／Ｏセルであるかが逐次
判定され（ステップＣ1 、ステップＣ2 、ステップ
Ｃ3 ）、それぞれの判定処理に適合したフラグが、それ
ぞれセットされる（ステップＣ4 、ステップＣ5 、ステ
ップＣ6 ）。
セットする処理手順について、図５を参照して詳細に説
明する。まずセル属性の種類が、スタンダードセルであ
るか、マクロセルであるか、Ｉ／Ｏセルであるかが逐次
判定され（ステップＣ1 、ステップＣ2 、ステップ
Ｃ3 ）、それぞれの判定処理に適合したフラグが、それ
ぞれセットされる（ステップＣ4 、ステップＣ5 、ステ
ップＣ6 ）。
【００２０】また、前記ステップＢ4 におけるセル属性
判定のためのフラグを判定する処理手順については、図
６を参照して詳細に説明する。スタンダードセル属性の
フラグ（flag 1）が１であり、マクロセル属性のフラグ
（flag 2）が１である場合には、当該フラグは混在タイ
プであるものと判定される（ステップＤ1 、ステップＤ
2 、ステップｂ21）。またスタンダードセル属性のフラ
グ（flag 1）が１であり、マクロセル属性のフラグ（fl
ag 2）が１でない場合には、当該フラグはスタンダード
タイプであると判定され（ステップＤ1 、ステップ
Ｄ2 、ステップｂ22）、スタンダードセル属性のフラグ
（flag 1）が１ではなく、マクロセル属性のフラグ（fl
ag 2）が１である場合には、当該フラグはビルディング
ブロックタイプであるものと判定される（ステップ
Ｄ1 、ステップＤ3 、ステップｂ23）。そして、前記ス
テップＤ3 、ステップｂ21、ステップｂ22およびステッ
プｂ23に続いて、Ｉ／Ｏセル属性のフラグ（style ）が
１である場合にはチップデータであると判定され、１で
ない場合にはマクロデータであるものと判定される（ス
テップＤ4 、ステップｂ31およびステップｂ32）。
判定のためのフラグを判定する処理手順については、図
６を参照して詳細に説明する。スタンダードセル属性の
フラグ（flag 1）が１であり、マクロセル属性のフラグ
（flag 2）が１である場合には、当該フラグは混在タイ
プであるものと判定される（ステップＤ1 、ステップＤ
2 、ステップｂ21）。またスタンダードセル属性のフラ
グ（flag 1）が１であり、マクロセル属性のフラグ（fl
ag 2）が１でない場合には、当該フラグはスタンダード
タイプであると判定され（ステップＤ1 、ステップ
Ｄ2 、ステップｂ22）、スタンダードセル属性のフラグ
（flag 1）が１ではなく、マクロセル属性のフラグ（fl
ag 2）が１である場合には、当該フラグはビルディング
ブロックタイプであるものと判定される（ステップ
Ｄ1 、ステップＤ3 、ステップｂ23）。そして、前記ス
テップＤ3 、ステップｂ21、ステップｂ22およびステッ
プｂ23に続いて、Ｉ／Ｏセル属性のフラグ（style ）が
１である場合にはチップデータであると判定され、１で
ない場合にはマクロデータであるものと判定される（ス
テップＤ4 、ステップｂ31およびステップｂ32）。
【００２１】ここで、図２のフローチャートの説明に戻
り、第１の判定手段２１により、上述のように、チップ
データと判定された場合には、第１の面積見積演算手段
２２により、Ｉ／Ｏセルによる面積計算が行われる（ス
テップＡ4 ）。このステップＡ4 において計算された見
積値は、記憶装置３に送られて第１の演算値３１に保存
される。次に、図８を参照して第１の面積見積演算手段
２２による上記のステップＡ4 の動作について説明す
る。
り、第１の判定手段２１により、上述のように、チップ
データと判定された場合には、第１の面積見積演算手段
２２により、Ｉ／Ｏセルによる面積計算が行われる（ス
テップＡ4 ）。このステップＡ4 において計算された見
積値は、記憶装置３に送られて第１の演算値３１に保存
される。次に、図８を参照して第１の面積見積演算手段
２２による上記のステップＡ4 の動作について説明す
る。
【００２２】Ｉ／Ｏセルの存在が判定されて、当該Ｉ／
Ｏセルが存在する場合には、全てのＩ／Ｏセル属性のセ
ルのＸ方向のサイズを加算することにより周囲長が求め
られ（ステップＧ1 、ステップＧ2 ）。そして当該周囲
長を４によって割り（ステップＧ3 ）、割られた値を１
辺と見做して、この値を２乗することにより見積面積が
求められる（ステップＧ4 ）。
Ｏセルが存在する場合には、全てのＩ／Ｏセル属性のセ
ルのＸ方向のサイズを加算することにより周囲長が求め
られ（ステップＧ1 、ステップＧ2 ）。そして当該周囲
長を４によって割り（ステップＧ3 ）、割られた値を１
辺と見做して、この値を２乗することにより見積面積が
求められる（ステップＧ4 ）。
【００２３】次に、第１の面積見積演算手段２２により
計算された見積値の入力を受けて、第２の判定手段２３
においては、初期見積計算式において使用される各要素
が設定される。また、入力されるＬＳＩ設計データ５か
ら、配線層データが判定される（ステップＡ05、ステッ
プＡ06）。この配線層データの判定処理手順について
は、図７を参照して詳細に説明する。図７において、配
線可能層が２層アルミまでであるか、または３層アルミ
までであるかが判定されて（ステップＥ1 、ステップＥ
2 ）、２層アルミまでである場合には、配線可能層係数
１には１がセットされ、配線可能層係数２には２がセッ
トされて、３層アルミまでである場合には、配線可能層
係数１には０．７５がセットされ、配線可能層係数２に
は１．２５がセットされる。また２層アルミまででもな
く、３層アルミまででもない場合には、配線可能層係数
１には０．６がセットされ、配線可能層係数２には０．
７５がセットされる。そして、第２の判定手段２３にお
いて設定された初期見積計算式において使用される各要
素は、第２の面積見積計算手段２４に伝達される。
計算された見積値の入力を受けて、第２の判定手段２３
においては、初期見積計算式において使用される各要素
が設定される。また、入力されるＬＳＩ設計データ５か
ら、配線層データが判定される（ステップＡ05、ステッ
プＡ06）。この配線層データの判定処理手順について
は、図７を参照して詳細に説明する。図７において、配
線可能層が２層アルミまでであるか、または３層アルミ
までであるかが判定されて（ステップＥ1 、ステップＥ
2 ）、２層アルミまでである場合には、配線可能層係数
１には１がセットされ、配線可能層係数２には２がセッ
トされて、３層アルミまでである場合には、配線可能層
係数１には０．７５がセットされ、配線可能層係数２に
は１．２５がセットされる。また２層アルミまででもな
く、３層アルミまででもない場合には、配線可能層係数
１には０．６がセットされ、配線可能層係数２には０．
７５がセットされる。そして、第２の判定手段２３にお
いて設定された初期見積計算式において使用される各要
素は、第２の面積見積計算手段２４に伝達される。
【００２４】第２の面積見積計算手段２４においては、
内部セル情報より、第１の判定手段２１において、混在
タイプ、スタンダードセルタイプおよびビルディングブ
ロックタイプの何れかのタイプに判定されたレイアウト
データを入力して、レイアウトスタイルごとに、下記に
示される（１）式、（２）式および（３）式の計算式を
用いて面積見積演算が行われ、その演算値は記憶装置３
に含まれる第２の演算値３２に保存される（ステップＡ
07、ステップＡ08）。なお、前記（１）式、（２）式お
よび（３）式は、それぞれスタンダードセルタイプ、ビ
ルディングブロックタイプおよび混在タイプに対応する
計算式である。 〔スタンダードセルタイプ〕 面積見積演算値＝ＡＬＬ＋ＩＮＳ ＝ＡＬＬ＋ΣＳINS ×（接続部数×ＣＯＮＮ2 ×Ｇ2 ）×lay2 ………………（１） ＡＬＬ ：内部セル面積の合計 ΣＳINS ：スタンダードセル属性のセル面積の合計 ＣＯＮＮ2 ：接続部数の係数 Ｇ2 ：配線間隔の係数 lay2 ：配線可能層ごとに値が設定される係数 〔ビルディングブロックタイプ〕 面積見積演算値＝ＡＬＬ＋ＭＡＣＲＯ ＝ＡＬＬ＋ΣＳMARCO ×（接続部数×ＣＯＮＮ1 ×Ｇ1 ）×lay1 ………………（２） ＡＬＬ ：内部セル面積の合計 ΣＳMARCO ：マクロセル属性のセル面積の合計 ＣＯＮＮ1 ：接続部数の係数 Ｇ1 ：配線間隔の係数 lay1 ：配線可能層ごとに値が設定される係数 〔混在タイプ〕 面積見積演算値＝ＡＬＬ＋ＩＮＳ＋ＭＡＣＲＯ …………………（３） そして、第３の面積見積演算手段２５において、チップ
である場合には、記憶装置３内に保存されている第１の
演算値３１および第２の演算値３２が比較照合されて、
次式による計算によって入力レイアウトデータの見積面
積値が決定され（ステップＡ09、ステップＡ10）、出力
装置４により出力される（ステップＡ11）。なおチップ
でない場合には、記憶装置３の第２の演算値３２が見積
面積値として決定され、出力装置４により出力される
（ステップＡ09、ステップＡ12）。
内部セル情報より、第１の判定手段２１において、混在
タイプ、スタンダードセルタイプおよびビルディングブ
ロックタイプの何れかのタイプに判定されたレイアウト
データを入力して、レイアウトスタイルごとに、下記に
示される（１）式、（２）式および（３）式の計算式を
用いて面積見積演算が行われ、その演算値は記憶装置３
に含まれる第２の演算値３２に保存される（ステップＡ
07、ステップＡ08）。なお、前記（１）式、（２）式お
よび（３）式は、それぞれスタンダードセルタイプ、ビ
ルディングブロックタイプおよび混在タイプに対応する
計算式である。 〔スタンダードセルタイプ〕 面積見積演算値＝ＡＬＬ＋ＩＮＳ ＝ＡＬＬ＋ΣＳINS ×（接続部数×ＣＯＮＮ2 ×Ｇ2 ）×lay2 ………………（１） ＡＬＬ ：内部セル面積の合計 ΣＳINS ：スタンダードセル属性のセル面積の合計 ＣＯＮＮ2 ：接続部数の係数 Ｇ2 ：配線間隔の係数 lay2 ：配線可能層ごとに値が設定される係数 〔ビルディングブロックタイプ〕 面積見積演算値＝ＡＬＬ＋ＭＡＣＲＯ ＝ＡＬＬ＋ΣＳMARCO ×（接続部数×ＣＯＮＮ1 ×Ｇ1 ）×lay1 ………………（２） ＡＬＬ ：内部セル面積の合計 ΣＳMARCO ：マクロセル属性のセル面積の合計 ＣＯＮＮ1 ：接続部数の係数 Ｇ1 ：配線間隔の係数 lay1 ：配線可能層ごとに値が設定される係数 〔混在タイプ〕 面積見積演算値＝ＡＬＬ＋ＩＮＳ＋ＭＡＣＲＯ …………………（３） そして、第３の面積見積演算手段２５において、チップ
である場合には、記憶装置３内に保存されている第１の
演算値３１および第２の演算値３２が比較照合されて、
次式による計算によって入力レイアウトデータの見積面
積値が決定され（ステップＡ09、ステップＡ10）、出力
装置４により出力される（ステップＡ11）。なおチップ
でない場合には、記憶装置３の第２の演算値３２が見積
面積値として決定され、出力装置４により出力される
（ステップＡ09、ステップＡ12）。
【００２５】１．第１の演算値≧第２の演算値の場合： 面積見積値＝第１の演算値 ２．第１の演算値＜第２の演算値の場合： 面積見積値＝第２の演算値 次に、本実施例の１具体例について、図１、図２、図
３、図４および図５を参照して説明する。本実施例に対
して、入力装置１から２層ＡＬ配線によりＩ／Ｏセルと
スタンダードセルが存在するレイアウトデータが与えら
れたものとする。
３、図４および図５を参照して説明する。本実施例に対
して、入力装置１から２層ＡＬ配線によりＩ／Ｏセルと
スタンダードセルが存在するレイアウトデータが与えら
れたものとする。
【００２６】まず、入力データのネットリストのネット
の接続情報を基にして、第１の判定手段２１において入
力データのレイアウトスタイルの判定が行われる（図２
のステップＡ02）。この場合のレイアウトスタイルの判
定処理手順について、図４および図５のフローチャート
を部分的に引用して説明する。上述のように、入力され
たデータにＩ／Ｏセルとスタンダードセルが存在するこ
とにより、Ｉ／Ｏセルに関するstyle フラグがセットさ
れる（ステップＢ4 、ステップＣ6 ）。また、スタンダ
ードセルが入力データであることにより、スタンダード
セル属性のフラグ（flag 1）に１がセットされる（ステ
ップＢ4 、ステップＣ4 ）。従って、入力データは、ス
タンダードセルタイプ、チップデータのレイアウトスタ
イルのデータであるものと判定される（ステップ
Ｂ5 ）。
の接続情報を基にして、第１の判定手段２１において入
力データのレイアウトスタイルの判定が行われる（図２
のステップＡ02）。この場合のレイアウトスタイルの判
定処理手順について、図４および図５のフローチャート
を部分的に引用して説明する。上述のように、入力され
たデータにＩ／Ｏセルとスタンダードセルが存在するこ
とにより、Ｉ／Ｏセルに関するstyle フラグがセットさ
れる（ステップＢ4 、ステップＣ6 ）。また、スタンダ
ードセルが入力データであることにより、スタンダード
セル属性のフラグ（flag 1）に１がセットされる（ステ
ップＢ4 、ステップＣ4 ）。従って、入力データは、ス
タンダードセルタイプ、チップデータのレイアウトスタ
イルのデータであるものと判定される（ステップ
Ｂ5 ）。
【００２７】ステップＡ02において入力データがチップ
であると判定されたことにより、ステップＡ03を介して
Ｉ／Ｏによる見積値計算が行われて、当該見積計算値は
記憶装置３の第１の演算値３１に保存される（ステップ
Ａ03、ステップＡ04）。そして、配線可能層が２ＡＬ層
までなので、配線可能層に関する係数が決定されて（ス
テップＡ05）、計算に必要な各係数が設定され（ステッ
プＡ06）、更に見積関数構成要素の値が計算されて（ス
テップＡ07）、当該見積関数構成要素の値による面積計
算が行われて、第２の演算値３２に保存される（ステッ
プＡ08）。次いで、第１の演算値３１と第２の演算値３
２が比較されて見積値が計算され（ステップＡ10）、見
積面積値が出力装置４に出力される。
であると判定されたことにより、ステップＡ03を介して
Ｉ／Ｏによる見積値計算が行われて、当該見積計算値は
記憶装置３の第１の演算値３１に保存される（ステップ
Ａ03、ステップＡ04）。そして、配線可能層が２ＡＬ層
までなので、配線可能層に関する係数が決定されて（ス
テップＡ05）、計算に必要な各係数が設定され（ステッ
プＡ06）、更に見積関数構成要素の値が計算されて（ス
テップＡ07）、当該見積関数構成要素の値による面積計
算が行われて、第２の演算値３２に保存される（ステッ
プＡ08）。次いで、第１の演算値３１と第２の演算値３
２が比較されて見積値が計算され（ステップＡ10）、見
積面積値が出力装置４に出力される。
【００２８】次に、本発明の第２の実施例について説明
する。図１０は、本実施例を示すブロック図である。図
１０に示されるように、本実施例は、ネットリスト５１
およびセルライブラリデータ５２を含むＬＳＩ設計デー
タ５と、係数デ−タ６とを入力する入力装置１と、プロ
グラム制御により動作するデータ処理装置２と、第１の
演算値３１、第２の演算値３２および計算係数値３３を
含む情報を記憶する記憶装置３と、ディスプレイ装置等
の出力装置４とを備えて構成される。また、データ処理
装置２は、レイアウトスタイルを判定する第１の判定手
段２１と、Ｉ／Ｏセル属性を持つセルライブラリを使用
して面積の見積りを行う第１の面積見積演算手段２２
と、レイアウトスタイルごとに、配線可能層、ネットリ
ストより面積見積計算式の係数を判定する第２の判定手
段２３と、当該係数の最適化を図る第３の判定手段２６
と、面積見積式を使用して演算する第２の面積見積演算
手段２４と、第１の面積見積演算手段２２において見積
もられた面積と、第２の面積見積演算手段２４において
見積もられた面積とを比較して、面積見積値を最適化す
る第３の面積見積演算手段２５とを備えて構成される。
する。図１０は、本実施例を示すブロック図である。図
１０に示されるように、本実施例は、ネットリスト５１
およびセルライブラリデータ５２を含むＬＳＩ設計デー
タ５と、係数デ−タ６とを入力する入力装置１と、プロ
グラム制御により動作するデータ処理装置２と、第１の
演算値３１、第２の演算値３２および計算係数値３３を
含む情報を記憶する記憶装置３と、ディスプレイ装置等
の出力装置４とを備えて構成される。また、データ処理
装置２は、レイアウトスタイルを判定する第１の判定手
段２１と、Ｉ／Ｏセル属性を持つセルライブラリを使用
して面積の見積りを行う第１の面積見積演算手段２２
と、レイアウトスタイルごとに、配線可能層、ネットリ
ストより面積見積計算式の係数を判定する第２の判定手
段２３と、当該係数の最適化を図る第３の判定手段２６
と、面積見積式を使用して演算する第２の面積見積演算
手段２４と、第１の面積見積演算手段２２において見積
もられた面積と、第２の面積見積演算手段２４において
見積もられた面積とを比較して、面積見積値を最適化す
る第３の面積見積演算手段２５とを備えて構成される。
【００２９】図９より明らかなように、本実施例の前述
の第１の実施例と異なる点は、入力装置１に対しては、
ＬＳＩ設計データ５に加えて、新たに計算式計数用の係
数データ６も入力されており、記憶装置３には、計算式
計数用の係数データ６を保存する計算係数値３３が加え
られて、データ処理装置２に対しては、面積見積値の計
算式係数の最適化を図るための第３の判定手段２６が付
加されていることである。以下に、図９および図１０を
参照して本実施例の動作について説明する。なお、図９
における第１の判定手段２１、第１の面積見積演算手段
２２および第２の判定手段２３については、第１の実施
例の場合と同一であるため、その説明は省略する。
の第１の実施例と異なる点は、入力装置１に対しては、
ＬＳＩ設計データ５に加えて、新たに計算式計数用の係
数データ６も入力されており、記憶装置３には、計算式
計数用の係数データ６を保存する計算係数値３３が加え
られて、データ処理装置２に対しては、面積見積値の計
算式係数の最適化を図るための第３の判定手段２６が付
加されていることである。以下に、図９および図１０を
参照して本実施例の動作について説明する。なお、図９
における第１の判定手段２１、第１の面積見積演算手段
２２および第２の判定手段２３については、第１の実施
例の場合と同一であるため、その説明は省略する。
【００３０】前述の第１の実施例においては、計算式の
計数値はレイアウトスタイルに分けて設定されている
が、経験値より当該係数値を最適化することは不可能で
ある。本実施例においては、係数データ６を入力手段１
により入手し、第３の判定手段２６により、当該係数デ
ータ６を基にして係数の最適化を図ることができる。こ
の第３の判定手段２６による処理手順について、図１０
を参照して説明する。
計数値はレイアウトスタイルに分けて設定されている
が、経験値より当該係数値を最適化することは不可能で
ある。本実施例においては、係数データ６を入力手段１
により入手し、第３の判定手段２６により、当該係数デ
ータ６を基にして係数の最適化を図ることができる。こ
の第３の判定手段２６による処理手順について、図１０
を参照して説明する。
【００３１】図１０において、入力される係数用データ
６には、本実施例による初期見積りの段階において得ら
れた見積結果が含まれており、その係数用データ６内の
結果を受けて、レイアウトスタイルごとに、前記計算式
（１）、（２）および（３）を含む各式の構成要素の値
と見積誤差が記憶装置３の計算係数値３３に設定されて
保持される（ステップＨ1 ）。
６には、本実施例による初期見積りの段階において得ら
れた見積結果が含まれており、その係数用データ６内の
結果を受けて、レイアウトスタイルごとに、前記計算式
（１）、（２）および（３）を含む各式の構成要素の値
と見積誤差が記憶装置３の計算係数値３３に設定されて
保持される（ステップＨ1 ）。
【００３２】次に、第２の判定手段２３により決定され
ているレイアウトスタイルのデータと計算式の各構成要
素の値と見積誤差が、計算係数値３３に設定されている
同一のレイアウトスタイルのデータと計算式の各構成要
素の値と見積誤差とそれぞれ比較されて、その比較結果
に基づいて係数値が変更される（ステップＨ2 、ステッ
プＨ3 ）。そして、変更された係数値を使用して、第１
の実施例の場合と同様に、第２の面積見積演算手段２４
において、計算式（１）により面積見積演算が行われ、
第３の面積見積演算手段２５においては、第１の演算値
３１と第２の演算値３２が比較されて見積面積が求めら
れ、出力装置４に出力される。
ているレイアウトスタイルのデータと計算式の各構成要
素の値と見積誤差が、計算係数値３３に設定されている
同一のレイアウトスタイルのデータと計算式の各構成要
素の値と見積誤差とそれぞれ比較されて、その比較結果
に基づいて係数値が変更される（ステップＨ2 、ステッ
プＨ3 ）。そして、変更された係数値を使用して、第１
の実施例の場合と同様に、第２の面積見積演算手段２４
において、計算式（１）により面積見積演算が行われ、
第３の面積見積演算手段２５においては、第１の演算値
３１と第２の演算値３２が比較されて見積面積が求めら
れ、出力装置４に出力される。
【００３３】前述の第１の実施例における具体例の場合
と同様に、２層ＡＬ配線でＩ／Ｏセルとスタンダードセ
ルが存在するレイアウトデータが与えられた時には、第
２の判定手段２２に至るまでの動作は第１の実施例と同
様であり、第１の演算値３１と計算式の係数が設定され
る。計算係数値３３に設定されているデータの内、レイ
アウトスタイルがスタンダードセルタイプであるデ−タ
の計算係数以外の構成要素の値、即ち配線可能層、スタ
ンダードセル数および接続部数スタンダートセル合計面
積の誤差が比較される。また見積誤差も比較されて、こ
れにより計算係数が変更される。そして、この変更され
た計算係数を用いて、第１の実施例と同様に、見積面積
が求められ出力装置４に出力される。
と同様に、２層ＡＬ配線でＩ／Ｏセルとスタンダードセ
ルが存在するレイアウトデータが与えられた時には、第
２の判定手段２２に至るまでの動作は第１の実施例と同
様であり、第１の演算値３１と計算式の係数が設定され
る。計算係数値３３に設定されているデータの内、レイ
アウトスタイルがスタンダードセルタイプであるデ−タ
の計算係数以外の構成要素の値、即ち配線可能層、スタ
ンダードセル数および接続部数スタンダートセル合計面
積の誤差が比較される。また見積誤差も比較されて、こ
れにより計算係数が変更される。そして、この変更され
た計算係数を用いて、第１の実施例と同様に、見積面積
が求められ出力装置４に出力される。
【００３４】なお、第１および第２の実施例において
は、第１の面積見積演算手段２２において求められてい
る見積面積は、正方形として見積られているが、Ｘ、Ｙ
の比を設定することにより、長方形として見積ることも
可能である。
は、第１の面積見積演算手段２２において求められてい
る見積面積は、正方形として見積られているが、Ｘ、Ｙ
の比を設定することにより、長方形として見積ることも
可能である。
【００３５】
【発明の効果】以上説明したように、本発明は、ネット
リストとセルライブラリデータのセル属性を判定して、
入力されるＬＳＩ設計用データのレイアウトスタイル
が、スタンダードセルタイプ、ビルディングブロックタ
イプおよび混在タイプの何れのタイプに相当するかを判
別し、且つ、当該ＬＳＩ設計用データがチップデータで
あるかマクロデータであるかを判定する手段を備え、前
記レイアウトスタイルがチップデータである場合に対応
して面積見積りを行うことにより、前記チップデータの
面積見積り精度を著しく向上させることができるという
効果がある。
リストとセルライブラリデータのセル属性を判定して、
入力されるＬＳＩ設計用データのレイアウトスタイル
が、スタンダードセルタイプ、ビルディングブロックタ
イプおよび混在タイプの何れのタイプに相当するかを判
別し、且つ、当該ＬＳＩ設計用データがチップデータで
あるかマクロデータであるかを判定する手段を備え、前
記レイアウトスタイルがチップデータである場合に対応
して面積見積りを行うことにより、前記チップデータの
面積見積り精度を著しく向上させることができるという
効果がある。
【００３６】また、初期面積見積りのための計算式を構
成する要素の値が決定するために、配線可能層および接
続情報を用いてレイアウトデータを判定し、計算式の構
成要素の値および係数を決定する手段を備えることによ
り、３層ＡＬ以上の配線層を有するＬＳＩ設計データに
対応する面積見積精度を向上させることができるという
効果がある。
成する要素の値が決定するために、配線可能層および接
続情報を用いてレイアウトデータを判定し、計算式の構
成要素の値および係数を決定する手段を備えることによ
り、３層ＡＬ以上の配線層を有するＬＳＩ設計データに
対応する面積見積精度を向上させることができるという
効果がある。
【００３７】更に、初期面積見積値の精度の向上に伴
い、ＬＳＩレイアウト設計時に、レイアウトセルサイズ
が目標範囲内にある確率が向上し、これにより自動レイ
アウト設計の後戻り回数が低減され、ＬＳＩ設計工数が
削減されるという効果がある。
い、ＬＳＩレイアウト設計時に、レイアウトセルサイズ
が目標範囲内にある確率が向上し、これにより自動レイ
アウト設計の後戻り回数が低減され、ＬＳＩ設計工数が
削減されるという効果がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】第１の実施例における処理手順を示す図であ
る。
る。
【図３】第１の実施例における入力データの構造を示す
図である。
図である。
【図４】第１の実施例における第１の判定手段の処理手
順を示す図である。
順を示す図である。
【図５】第１の実施例における第１の判定手段の処理手
順２を示す図である。
順２を示す図である。
【図６】第１の実施例における第１の判定手段の処理手
順３を示す図である。
順３を示す図である。
【図７】第１の実施例における第２の判定手段の処理手
順を示す図である。
順を示す図である。
【図８】第１の実施例における第１の面積見積演算手段
の処理手順を示す図である。
の処理手順を示す図である。
【図９】本発明の第２の実施例を示すブロック図であ
る。
る。
【図１０】第２の実施例における第３の判定手段の処理
手順を示す図である。
手順を示す図である。
【図１１】自動レイアウト設計フローを示す図である。
【図１２】従来例を示すブロック図である。
１、１’ 入力装置 ２、２’ データ処理装置 ２1 第１の判定手段 ２2 第１の面積見積演算手段 ２3 第２の判定手段 ２4 第２の面積見積演算手段 ２5 第３の面積見積演算手段 ２6 第３の判定手段 ２’1 面積見積演算手段 ３ 記憶装置 ３1 第１の演算値 ３2 第２の演算値 ３3 計算係数値 ４、４’ 出力装置 ５ ＬＳＩ設計データ ５1 ネットリスト ５2 セルライブラリデータ ６ 係数データ Ａ01〜Ａ12 本発明における初期面積見積システムの
処理ステップ Ｂ1 〜Ｂ5 本発明における第１の判定手段の処理ス
テップ Ｃ1 〜Ｃ6 ステップＢ5 の処理ステップ Ｄ1 〜Ｄ6 ステップＢ4 の処理ステップ ｂ21〜ｂ23、ｂ31、ｂ32 レイアウトスタイルタイプ Ｅ1 〜Ｅ5 第２の判定手段内の層に関する処理ステ
ップ Ｆ1 〜Ｆ4 ＬＳＩ自動レイアウト設計の処理手順 Ｇ1 〜Ｇ4 第１の面積見積演算手段の処理ステップ Ｈ1 〜Ｈ3 第３の判定手段の処理ステップ
処理ステップ Ｂ1 〜Ｂ5 本発明における第１の判定手段の処理ス
テップ Ｃ1 〜Ｃ6 ステップＢ5 の処理ステップ Ｄ1 〜Ｄ6 ステップＢ4 の処理ステップ ｂ21〜ｂ23、ｂ31、ｂ32 レイアウトスタイルタイプ Ｅ1 〜Ｅ5 第２の判定手段内の層に関する処理ステ
ップ Ｆ1 〜Ｆ4 ＬＳＩ自動レイアウト設計の処理手順 Ｇ1 〜Ｇ4 第１の面積見積演算手段の処理ステップ Ｈ1 〜Ｈ3 第３の判定手段の処理ステップ
Claims (6)
- 【請求項１】 半導体集積回路の自動レイアウト設計を
行うにあたり、各種設計データを基にしてレイアウトに
おける初期面積見積りを行う自動レイアウトシステムに
おいて、 前記各種設計データから所定の接続情報ならびにセル情
報を抽出し、前記セル情報の属性を参照して、レイアウ
トスタイルがスタンダードセルタイプ、ビルディングブ
ロックタイプおよび混在タイプの内の何れのタイプに属
するかを判定するとともに、チップデータであるかマク
ロデータであるかを判定する第１の判定手段と、 前記第１の判定手段により、レイアウトスタイルが前記
チップデータであると判定された場合に、当該レイアウ
トの面積見積りを演算する第１の面積見積演算手段と、 前記初期面積見積りを行うための計算式の構成要素の値
を決定するために、配線可能層および前記接続情報を用
いてレイアウトデータに対する判定を行い、前記計算式
の構成要素の値ならびに係数を決定する第２の判定手段
と、 前記第１の面積見積演算手段により求められた第１の演
算値を保持する第１の記憶部と、 前記第２の判定手段により決定された前記計算式の構成
要素の値に従って、レイアウトの面積見積りを演算する
第２の面積見積演算手段と、 前記第２の面積見積演算手段により求められた第２の演
算値を保持する第２の記憶部と、 前記第１の記憶部に保持されている前記第１の演算値
と、前記第２の記憶部に保持されている前記第２の演算
値とを比較して、レイアウトの面積見積りを演算する第
３の面積見積演算手段と、 を前記初期面積の見積り手段として備えることを特徴と
する自動レイアウトシステム。 - 【請求項２】 半導体集積回路の自動レイアウト設計を
行うにあたり、各種設計データを基にしてレイアウトに
おける初期面積見積りを行う自動レイアウトシステムに
おいて、 前記各種設計データから所定の接続情報ならびにセル情
報を抽出し、前記セル情報の属性を参照して、レイアウ
トスタイルがスタンダードセルタイプ、ビルディングブ
ロックタイプおよび混在タイプの内の何れのタイプに属
するかを判定するとともに、チップデータであるかマク
ロデータであるかを判定する第１の判定手段と、 前記第１の判定手段により、レイアウトスタイルが前記
チップデータであると判定された場合に、当該レイアウ
トの面積見積りを演算する第１の面積見積演算手段と、 前記初期面積見積りを行うための計算式の構成要素の値
を決定するために、配線可能層および前記接続情報を用
いてレイアウトデータに対する判定を行い、前記計算式
の構成要素の値ならびに係数を決定する第２の判定手段
と、 前記第１の面積見積演算手段により求められた第１の演
算値を保持する第１の記憶部と、 前記初期面積見積りを行うための計算式に用いる係数
を、スタンダードセルタイプ、ビルディングブロックタ
イプおよび混在タイプ等の各レイアウトスタイルに関し
て得られた過去の設計データ情報による値を参照して、
各レイアウトスタイルごとに最適化し、前記第２の判定
手段により決定された前記計算式の構成要素の値ならび
に係数を変更して設定する第３の判定手段と、 前記第３の判定手段により決定された前記計算式の構成
要素の値に従って、レイアウトの面積見積りを演算する
第２の面積見積演算手段と、 前記第２の面積見積演算手段により求められた第２の演
算値を保持する第２の記憶部と、 前記第１の記憶部に保持されている前記第１の演算値
と、前記第２の記憶部に保持されている前記第２の演算
値とを比較して、レイアウトの面積見積りを演算する第
３の面積見積演算手段と、 を前記初期面積の見積り手段として備えることを特徴と
する自動レイアウトシステム。 - 【請求項３】 前記第１の判定手段が、レイアウトスタ
イル判定フラグを初期化する第１の処理ステップと、前
記接続情報の存在の有無を判定する第２の処理ステップ
と、前記接続情報により接続されるセルの存在の有無を
判定する第３の処理ステップと、前記第３の処理ステッ
プにより接続セルが存在する場合に、前記レイアウトス
タイル判定フラグをセットする第４の処理ステップと、
前記レイアウトスタイル判定フラグの存在の有無を判定
する第５の処理ステップとを有することを特徴とする請
求項１および２記載の自動レイアウトシステム。 - 【請求項４】 前記第２の判定手段が、前記配線可能層
を判定する第６の処理ステップと、前記配線可能層から
層に関する整数を設定する第７の処理ステップとを、少
なくとも併せて有することを特徴とする請求項１および
２記載の自動レイアウトシステム。 - 【請求項５】 前記レイアウトスタイル判定フラグをセ
ットする第４の処理ステップが、前記セル情報のセル属
性の種類がスタンダードセルであるか否かを判定する第
８の処理ステップと、前記セル情報のセル属性の種類が
マクロセルであるか否かを判定する第９の処理ステップ
と、前記セル情報のセル属性の種類がＩ／Ｏセルである
か否かを判定する第１０の処理ステップとを有してお
り、前記スタンダードセル、マクロセルおよびＩ／Ｏセ
ルの内の何れかの属性を判定し、前記レイアウトスタイ
ル判定フラグのフラグ値をセットすることを特徴とする
請求項３記載の自動レイアウトシステム。 - 【請求項６】 前記レイアウトスタイル判定フラグの存
在の有無を判定する第５の処理ステップが、前記レイア
ウトスタイル判定フラグに値がセットされているか否か
を判定する第１１の処理ステップと、前記レイアウトス
タイルが混在タイプであるか否かを判定する第１２の処
理ステップと、前記レイアウトスタイルがスタンダード
セルタイプであるか否かを判定する第１３の処理ステッ
プと、前記レイアウトスタイルがビルディングブロック
タイプであるか否かを判定する第１４の処理ステップ
と、前記レイアウトスタイルがチップデータであるか否
かを判定する第１５の処理ステップと、前記レイアウト
スタイルがマクロデータであるか否かを判定する第１６
の処理ステップとを有することを特徴とする請求項３記
載の自動レイアウトシステム。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7088915A JPH08287111A (ja) | 1995-04-14 | 1995-04-14 | 自動レイアウトシステム |
| CN96108061A CN1138178A (zh) | 1995-04-14 | 1996-04-13 | 自动配置系统 |
| GB9607789A GB2299882A (en) | 1995-04-14 | 1996-04-15 | Estimating LSI areas in an automatic layout system |
| US08/632,134 US5828581A (en) | 1995-04-14 | 1996-04-15 | Automatic layout system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7088915A JPH08287111A (ja) | 1995-04-14 | 1995-04-14 | 自動レイアウトシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08287111A true JPH08287111A (ja) | 1996-11-01 |
Family
ID=13956236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7088915A Pending JPH08287111A (ja) | 1995-04-14 | 1995-04-14 | 自動レイアウトシステム |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5828581A (ja) |
| JP (1) | JPH08287111A (ja) |
| CN (1) | CN1138178A (ja) |
| GB (1) | GB2299882A (ja) |
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|---|---|---|---|---|
| US6438439B1 (en) * | 1997-09-19 | 2002-08-20 | Texas Instruments Incorporated | Equipment evaluation and design |
| US7082104B2 (en) | 2001-05-18 | 2006-07-25 | Intel Corporation | Network device switch |
| US7093224B2 (en) | 2001-08-28 | 2006-08-15 | Intel Corporation | Model-based logic design |
| US6859913B2 (en) * | 2001-08-29 | 2005-02-22 | Intel Corporation | Representing a simulation model using a hardware configuration database |
| US7107201B2 (en) | 2001-08-29 | 2006-09-12 | Intel Corporation | Simulating a logic design |
| US6643836B2 (en) | 2001-08-29 | 2003-11-04 | Intel Corporation | Displaying information relating to a logic design |
| US7073156B2 (en) * | 2001-08-29 | 2006-07-04 | Intel Corporation | Gate estimation process and method |
| US20030046054A1 (en) * | 2001-08-29 | 2003-03-06 | Wheeler William R. | Providing modeling instrumentation with an application programming interface to a GUI application |
| US6708321B2 (en) | 2001-08-29 | 2004-03-16 | Intel Corporation | Generating a function within a logic design using a dialog box |
| US7130784B2 (en) | 2001-08-29 | 2006-10-31 | Intel Corporation | Logic simulation |
| US6721925B2 (en) | 2001-08-29 | 2004-04-13 | Intel Corporation | Employing intelligent logical models to enable concise logic representations for clarity of design description and for rapid design capture |
| US20030046051A1 (en) * | 2001-08-29 | 2003-03-06 | Wheeler William R. | Unified design parameter dependency management method and apparatus |
| US6983427B2 (en) | 2001-08-29 | 2006-01-03 | Intel Corporation | Generating a logic design |
| US6640329B2 (en) | 2001-08-29 | 2003-10-28 | Intel Corporation | Real-time connection error checking method and process |
| US6931606B1 (en) * | 2001-10-15 | 2005-08-16 | Lsi Logic Corporation | Automatic method and system for instantiating built-in-test (BIST) modules in ASIC memory designs |
| US7197724B2 (en) | 2002-01-17 | 2007-03-27 | Intel Corporation | Modeling a logic design |
| US20030145311A1 (en) * | 2002-01-25 | 2003-07-31 | Wheeler William R. | Generating simulation code |
| JP2012069884A (ja) * | 2010-09-27 | 2012-04-05 | Sanken Electric Co Ltd | 半導体モジュールの設計方法、半導体モジュール |
| US20170098027A1 (en) * | 2015-10-05 | 2017-04-06 | Signalchip Innovations Private Limited | Area aware schematic design by analysing area of each component using scripting languages |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4815003A (en) * | 1987-06-19 | 1989-03-21 | General Electric Company | Structured design method for high density standard cell and macrocell layout of VLSI chips |
| US5532934A (en) * | 1992-07-17 | 1996-07-02 | Lsi Logic Corporation | Floorplanning technique using multi-partitioning based on a partition cost factor for non-square shaped partitions |
-
1995
- 1995-04-14 JP JP7088915A patent/JPH08287111A/ja active Pending
-
1996
- 1996-04-13 CN CN96108061A patent/CN1138178A/zh active Pending
- 1996-04-15 US US08/632,134 patent/US5828581A/en not_active Expired - Fee Related
- 1996-04-15 GB GB9607789A patent/GB2299882A/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| CN1138178A (zh) | 1996-12-18 |
| US5828581A (en) | 1998-10-27 |
| GB9607789D0 (en) | 1996-06-19 |
| GB2299882A (en) | 1996-10-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980602 |