JPH0828735B2

JPH0828735B2 - 多重データリンク

Info

Publication number: JPH0828735B2
Application number: JP63044100A
Authority: JP
Inventors: 正和守時
Original assignee: Komatsu Ltd
Current assignee: Komatsu Ltd
Priority date: 1988-02-29
Filing date: 1988-02-29
Publication date: 1996-03-21
Anticipated expiration: 2011-03-21
Also published as: JPH01220546A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、各種産業機械やNC機械、無人搬送車、ロボ
ット等において数多く用いられる各種センサやアクチュ
エータを、制御用コントローラにある中央処理装置にて
集中管理する多重データリンクの誤出力抑制装置に関す
るものである。

〔従来の技術〕

第８図に従来の多重データリンクの全体の構成を示
す。

すなわち第８図において、10は、制御用コントローラ
として対象機械を統括的に制御するマシンコントロー
ラ、２−１、２−２、２−３、…、２−ｎは同機械内の
各部に配設されたセンサまたはアクチュエータ、30は、
中央処理装置としてマシンコントローラ10に配設される
LAN（ローカルエリアネットワーク）コントローラ、４
−１、４−４、４−３、…、４−ｎは、複数のセンサま
たはアクチュエータ２−１〜２−ｎ各々に対応して配さ
れて各種データ（センサデータまたはアクチュエータ制
御データ）を前記LANコントローラ30との間で中継処理
するLANコントローラであり、上述の如くこの多重デー
タリンクでは、中央処理装置としてのLANコントローラ3
0と周辺処理装置としてのLANコントローラ４−１〜４−
ｎとが環状に直列に接続される。

また、第９図は、こうした多重データリンクにおいて
各LANコントローラ30、４−１〜４−ｎ間を伝送される
信号S₀〜Snのプロトコルの一例を示すものである。

この例において、前記信号S₀〜Snは、各センサからの
センサ出力を示すセンサデータまたは各アクチュエータ
の駆動態様を制御するための制御内容を示す制御データ
等の列からなるデータ列と、このデータ列の直前に配さ
れて複数ビットの所定の論理構造をもってデータ列の先
頭を指示するスタートコードと、前記データ列の直後に
配されて同様に複数ビット所定の論理構造（スタートコ
ードの論理構造とは異なる）をもって同データ列の末尾
を指示するストップコードと、各ポート間（各LANコン
トローラ間）でのエラー発生の有無検知用として前記LA
Nコントローラ４−１〜４−ｎの各々において各別に生
成されて前記ストップコードの直後に所定ビット数から
なるコード信号として付加されるエラーチェックコード
とをそれぞれ具えて構成されており、各LANコントロー
ラ30、４−１〜４−ｎにおいては、上記スタートコード
およびストップコードと検出に基づいてデータ（データ
列）の存在を知り、また前記エラーチェックコードの検
査に基づいてエラー発生の有無を知る。

〔発明が解決しようとする課題〕

こうした多重データリンクにおいては、その各LANコ
ントローラ４−１〜４−ｎ間に伝送する信号として上記
のようなプロトコルを有する信号を採用することで、デ
ータの授受並びにエラーチェックについては確かに、こ
れを有効に達成することができるが、LANコントローラ
４−１〜４−ｎの内部でデータ列に１ビット抜けや、１
ビット付加という異常が起きても、その異常を検出する
能力がなく、誤ったデータ伝送が行われていた。

本発明は上記の事情に鑑みなされたものであって、そ
の目的とするところは、周辺処理装置の内部でデータ列
のビット異常が生じた場合、このビット異常を検出し得
て誤ったデータ伝送を防止することができる多重データ
リンクを提供することができる。

〔課題を解決するための手段〕上記の目的を達成するために本発明は、複数のセンサ
またはアクチュエータのデータを１つの中央処理装置と
の間で通信してこれを集中管理するにあたり、前記複数
のセンサまたはアクチュエータの各々に対応して、エラ
ー発生の有無をチェックするために前記データとともに
伝送されるエラーチェックコードを少なくとも具えた信
号の入力に伴ないこのエラーチェックコードの内容を検
査してエラー発生の有無を監視しつつ各データの各対応
するセンサまたはアクチュエータとの間での授受並びに
前記信号の出力を行う周辺処理装置を設け、前記中央処
理装置を介してこれら周辺処理装置を接続した多重デー
タリンクで、かつ前記周辺処理装置の各々に、データ列
のビット数が正常か否かをチェックし、データ列にビッ
ト異常を検出したら伝送データにエラーコードを付加す
る手段を設けた多重データリンクのエラーチェック方式
において、前記データ列のビット数を複ビット化すると
ともに、データ列とストップコードのビット数が偶数か
否かをチェックするデータ列長検査回路を設けた構成と
なっている。

〔作用〕

データ列のビット数が正常か否かをチェックしデータ
列にビット異常を検出したら伝送データにエラーコード
が付加される。そしてこのとき、正常の場合にはデータ
列はかならず偶数ビットとして伝送され、データ列長検
査回路では受信した信号のうち、データ列＋ストップコ
ードのビット数が偶数個になっているか否かがチェック
され、データ列に１ビット抜けや、付加という異常が検
知される。

〔実施例〕

以下、本発明の実施例を第１図乃至第７図に基づいて
説明する。

第１図乃至第３図に示すものは本出願人が、特願昭62
−248881号において提唱した多重データリンクである。
そして第１図は、データリンクとして先の第８図に示し
た構成のものを前提として、その各周辺処理装置として
のLANコントローラ４−１〜４−ｎの具体構成例を示し
たものである。

勿論、これらLANコントローラ４−１〜４−ｎは全て
同一の構成を有する。

そして、LANコントローラ４−１〜４−ｎは、各々中
央のLANコントローラ30若しくは前段のLANコントローラ
から伝送される信号を受信してこれを所要に復調する受
信回路401と、この受信復調された信号から所定の理論
構造をもってデータ列の先頭を示す前記スタートコード
を検出するスタートコード検出回路402と、同受信復調
された信号から更に所定の論理構造をもってデータ列の
末尾を示す前記ストップコードを検出するストップコー
ド検出回路403と、同受信復調信号のうちの前記エラー
チェックコード（エラーの有無を検索するためのコード
として前段LANコントローラの後述するエラーチェック
コード生成回路407を通じて生成出力される）に基づい
て前段（前ポート）の自段（自ポート）間でのエラー発
生の有無を検査するエラーチェック回路404と、同受信
復調信号にエラーの発生を通知するためのエラーコード
（エラー発生の検知に基づき前段LANコントローラの後
述するエラーコード付加回路408を通じて生成付加され
る）が付加されているか否か監視して付加されている場
合にこの旨検出するエラーコード検出回路405と、エラ
ーチェックコード検査回路404、エラーコード検出回路4
05の各々の出力側に入力部が接続されたオア回路ORと、
前記受信復調信号（正確にはこのうちのデータ列）とセ
ンサまたはアクチュエータ２−１〜２−ｎとの間でのデ
ータ変換を行う回路であって、これがセンサである場合
には、各対応するセンサのセンサ出力に基づいて自段の
転送すべきセンサデータを生成出力し、またこれがアク
チュエータである場合には、各対応するアクチュエータ
に対する制御データに基づいてこれを駆動するための駆
動信号を生成出力するデータ変換回路406と、同受信復
調信号に基づいて新たにエラーチェックコードを生成出
力するエラーチェックコード生成回路407と、同受信復
調信号のこのエラーチェックコード生成回路407への入
力を開閉制御する第１スイッチ回路SW1と、エラーコー
ドの生成を行い必要に応じて（後述する第２スイッチ回
路SW2による選択に応じて）これを受信復調信号に付加
するエラーコード付加回路408と、前記受信復調信号
（データ変換回路406を通じてデータが付加される場合
はこれも含む）および、前記エラーチェックコード生成
回路407から生成出力される信号（エラーチェックコー
ド）および前記エラーコード付加回路408から出力され
る信号（エラーコード）のうちのいずれかを経時的に選
択出力する第２スイッチ回路SW2と、この第２スイッチ
回路SW2から選択出力される信号を所要に変調してこれ
を次段LANコントローラ若しくは中央LANコントローラ３
へ送出する送信回路409とを具えて構成されている。

第２図は、前記LANコントローラ４−１〜４−ｎのう
ちのLANコントローラ４−２を例にとってその動作例を
示したタイミングチャートであり、以下、これら各LAN
コントローラにて実行される信号処理動作を詳述する。

ここでは、LANコントローラ４−１とLANコントローラ
４−２との間における信号伝送に際してエラーが発生し
たことを想定する。

いま、前段LANコントローラ（LANコントローラ４−
１）から次段LANコントローラ（LANコントローラ４−
２）に対して第２図（ａ）に示す態様の信号伝送があ
り、これが受信回路401にて受信復調されたとすると、
スタートコード検出回路402では第２図（ｂ）に示すタ
イミングにてこの受信信号のスタートコードを検出して
第１スイッチ回路SW1をオン（初期はオフとなってい
る）に切換制御する（第２図（ｇ）参照）。これによ
り、エラーチェックコード生成回路407は、その入力さ
れる信号（主にデータ列）に基づいて次段LANコントロ
ーラ（LANコントローラ４−３）へ伝送すべきエラーチ
ェックコードの生成動作を開始する。

なお、この時点においては、第２スイッチ回路SW2
が、第２図（ｈ）に示すように初期状態である端子１入
力選択状態に維持されており、前記スタートコードやデ
ータ列は、第２スイッチ回路SW2を介してそのまま送信
回路409に加えられ、送信回路409を通じて信号S₂として
次段のLANコントローラ４−３へ転送出力される（第２
図（ｈ）および（ｉ）参照）。

またこの間、データ変換回路406においては、各対応
するセンサまたはアクチュエータ２−２との間での上述
したデータ変換（データ生成）動作を実行する。

こうして伝送された信号は、次に第２図（ｃ）に示す
タイミングにてそのストップコードが検出される。

ストップコード検出回路403では、こうしてストップ
コードを検出すると、第１スイッチ回路SW1を初期状態
のオフ、そして第２スイッチ回路SW2を端子２入力選択
状態にそれぞれ切換制御する（第２図（ｃ），（ｇ）お
よび（ｈ）参照）。

こうした第２スイッチ回路SW2の切換に応じて、第２
スイッチ回路SW2からは、上記検出済みのストップコー
ドに引き続き、エラーチェックコード生成回路407にて
新たに生成されたエラーチェックコードが選択出力さ
れ、送信回路409を通じて転送される（第２図（ｉ）参
照）。

またこれと並行して、エラーチェック回路404では、
前段のLANコントローラ４−１から転送されたエラーチ
ェックコード１についての検査を実行する。

この結果、データエラーが発生していなければ、この
エラーチェック回路404からは何らの信号も出力されな
いが、ここで想定するように、このエラーチェックコー
ド１によってエラーの発生が確認される場合には、この
確認と同時に、短時間ではあるが論理“1"レベルとなる
エラー検知信号がエラーチェック回路404から出力され
る（第２図（ｄ）参照）。したがって、この間（エラー
検知信号が出力されている間）、オア回路ORの出力も論
理“1"レベルとなる。

このオア回路ORの出力は、前記エラーチェックコード
生成回路407から、自ら生成したエラーチェックコード
の出力の完了に伴なって発せられるエラーチェックコー
ド送信完了信号（第２図（ｉ）および（ｅ）参照）とと
もに、第２スイッチ回路SW2に加えられる。

第２スイッチ回路SW2は、エラーチェックコード生成
回路407からその生成コードの送信完了信号が加えられ
ることを条件に、オア回路ORから加えられる信号の論理
レベルに応じて、これが論理“0"レベルであれば初期状
態の端子１入力選択状態に、ここでの例のように論理
“1"レベルであれば端子３入力選択状態にそれぞれ切換
制御されるスイッチ回路である。したがって、この場
合、前記エラーチェックコード送信完了信号が発せられ
ると同時に、この第２スイッチ回路SW2が端子３入力選
択状態となり、送信回路409を通じて転送出力される信
号には、エラーチェックコード生成回路407にて生成出
力されたエラーチェックコード（エラーチェックコード
２）に引き続き、エラーコード付加回路408から出力さ
れるエラーコードが付加されることとなる（第２図
（ｈ）およひび（ｉ）参照）。

この後、前記エラーコード付加回路408では、エラー
コードの付加を完了すると、第２スイッチ回路SW2に対
してエラーコード付加完了信号を発して（第２図（ｉ）
および（ｆ）参照）、第２スイッチ回路SW2を初期状態
の端子１入力選択状態とする（第２図（ｈ）参照）。

LANコントローラ４−２の以上の動作によって、このL
ANコントローラ４−２から次段のLANコントローラ４−
３へ転送出力される信号S₂には、エラー発生状態である
ことを通知するエラーコードが付加される。そしてLAN
コントローラ４−３以降では、各々そのエラーコード検
出回路405を通じて上記付加されたエラーコードを検出
し、この検出に基づいてエラーチェックコード送信完了
信号が発せられたときのオア回路ORの出力を上記同様論
理“1"レベルとする。これによりLANコントローラ４−
３以降の全てのLANコントローラからも、エラーコード
の付加された信号が転送出力されることとなる。

第３図は、こうして各LANコントローラ間を伝送され
る信号S₀,S₁,S₂…Snの上記想定（LANコントローラ４−
１とLANコントローラ４−２との間でエラーが発生）に
基づくプロトコルを総括して示したものであり、LANコ
ントローラ４−１〜４−ｎの各々において上述した動作
が繰り返し実行されることにより、前記中央のLANコン
トローラ30からの第３図（ａ）に示す形態を有するとす
る信号S₀の送出に応じて、これらLANコントローラ４−
１〜４−ｎからは、それぞれ第３図（ｂ），（ｃ），
（ｄ）および（ｅ）に示す形態を有してその各々の信号
S₁,S₂,S₃…Snが送出されるようになる。

そして、最後のLANコントローラ４−ｎからの出力信
号とSnのみが中央のLANコントローラ30に取り込まれ
る。マシンコントローラ10では、このLANコントローラ3
0に取り込まれる信号Snに付加されたエラーコードに基
づいて該データリンク内にエラーが発生したことを認知
する。

このように、各LANコントローラ間で時間遅れを持た
せることなく信号S₀〜Snを伝送する場合であっても、す
なわち第３図に示すプロトコルに付記した時刻T₀₀〜Tn₃
についていえばこれらが T₀₀＝T₁₁＝T₂₁＝T₃₁＝Tn₁ といった関係に設定される場合であっても、中央のLAN
コントローラ30を含む全てのLANコントローラに対して
有効にエラー通知を行なうことができる。

なお、より一般的には、上記時刻について、T₁₁＜
T₀₁、T₂₁＜T₁₂、T₃₁＜T₂₂…といった関係が少なくとも
維持される場合にこの実施例によるエラー通知手法は有
効である。

ところで、上記の実施例によれば、中央のLANコント
ローラ30（マシンコントローラ10）は、LANコントロー
ラ4nから送信出力される信号Snに付加されたエラーコー
ドに基づいて当該データリンク内にエラーが発生したこ
とを知ることはできるものの、LANコントローラ４−１
〜４−ｎの内部でデータ列に１ビット抜けや、１ビット
付加という異常が起きてもその異常を摘出する能力はな
く、誤ったデータ伝送が行われる。

第４図乃至第７図は、上記の点に鑑みて、上記エラー
の発生箇所についてもこれを中央のLANコントローラ30
に有効に知らしめることができるようにした本発明に係
る多重データリンクを示すものである。

すなわち、この実施例において第４図に示すようにLA
Nコントローラ４−１〜４−ｎ中に、受信した信号のう
ち、データ列＋ストップコードのビット数が偶数個にな
っているかどうかをチェックするデータ列長検査回路41
0を組み入れたものであり、他の構成は第１図に示す多
重データリンクのものと同様である。そして、LANコン
トローラ４−ｎ内の前記データ変換回路406でのデータ
列の変換は次のように行われる。

（１）出力用データ列の場合第５図のプロトコルに示すようにLANコントローラ４
−ｎ内では信号Sn−１と信号ｎとのデータ列を２ビット
削除することとする。そのデータを例えばLANコントロ
ーラ４−ｎで出力すべきデータとの対応を表１のように
する。

表１の関係は第１図中のLANコントローラ30が付加し
てくるものである。

（２）入力用データ列の場合第６図のプロトコルに示すようにLANコントローラ４
−ｎ内では信号Sn−１と信号ｎとのデータ列を２ビット
付加するものとする。LANコントローラｎに入力されて
くる１ビットデータとデータ列に付加される２ビットデ
ータの関係は表２のようにする。

表２の関係は前記データ変換回路406が行う。

各LANコントローラ４−１〜４−ｎでデータ列を第５
図、表１および第６図、表２のように変換することによ
り正常な場合にはデータ列はかならず偶数ビットとして
伝送される。

そこで、第３図に示すプロトコル中データ列のストッ
プコードも例えば８ビットとして偶数個にしておけば、
前記データ列長検査回路410では受信した信号のうち、
データ列＋ストップコードのビット数が偶数個になって
いるかどうかをチェックすることにより、LANコントロ
ーラ４−１〜４−ｎの内部で、データ列に１ビット抜け
や、１ビット付加という異常が起きても、その異常が検
知される。

なお、表１、表２においてデータの対応を１→10、０
→01と２ビット化したが、これは１例であり、（１→1
1、０→00）、（１→10、０→00）等種々考えることが
できる。

また２ビット化以外にも（１→100、０→001）等３ビ
ット化してデータ列が３の倍数かどうかチェックしても
よいし、また、４ビット化して、偶数かどうか、４の倍
数かどうかをチェックするようにしてもよい。

更に、第５図および第６図においてLANコントローラ
内でデータ列を削除したり、付加したりしたが、これは
本方式を応用するに当っての１例のプロトコルを示した
だけで、LANコントローラ４−ｎ内で、データ列の削除
も付加もしないプロトコルへも同様に応用できる。この
プロトコルを第７図に示す。

さらに本方式は第８図のようなループ状に接続された
もの以外に、第８図のSn部分が接続されていない、デジ
−チェーン状に接続されたものにも同様に適用できる。

また、本発明に係る多重データリンクにおいて、LAN
コントローラ４−１中のビット異常を検出するのに効果
が大であり、LANコントローラ４−１→LANコントローラ
４−２への伝送中に発生するビット異常はエラーチェッ
クコード検査回路でも検出することができる。

〔発明の効果〕

以上詳述したように、本発明に係る多重データリンク
は、周辺処理装置の各々に、データ列のビット数が正常
か否かをチェックしデータ列にビット異常を検出したら
伝送データにエラーコードを付加する手段を設け、特
に、前記データ列のビット数を複数ビット化するととも
に、データ列とストップコードのビット数が偶数か否か
をチェックするデータ列長検査回路を設けたことによ
り、周辺処理装置の内部でデータ列に、例えば１ビット
抜けや１ビット付加という異常が生じた場合、このビッ
ト異常を検出し得て誤ったデータ伝送を防止することが
できる。そしてこのビット異常のチェックは、プレス用
等における数千点にも及び制御対象のものを、略同等に
信号伝送する必要がある場合においても、簡単に、かつ
正確に行うことができる。

【図面の簡単な説明】

第１図は、本出願人が先に提唱した多重データリンクの
実施例において周辺処理装置を構成するLANコントロー
ラの具体構成例を示すブロック図、第２図は第１図に示
したLANコントローラの動作例を示すタイミングチャー
ト、第３図は同実施例において各LANコントローラ間を
伝送される信号のプロトコル例を示す略図、第４図は本
発明に係る多重データリンクのブロック図、第５図は出
力用データ信号のプロトコル例を示す略図、第６図は入
力用データ信号のプロトコル例を示す略図、第７図は信
号のプロトコル例を示す略図、第８図は本発明が適用さ
れる多重データリンクの構成を示すブロック図、第９図
は第８図に示した多重データリンクにおいての伝送信号
のプロトコルを示す略図である。 10……マシンコントローラ、2₁〜2n……センサまたはア
クチュエータ、30,4−１〜４−ｎ……LANコントロー
ラ、401……受信回路、402……スタートコード検出回
路、403……ストップコード検出回路、404……エラーチ
ェック回路、405……エラーコード検出回路、406……デ
ータ変換回路、407……エラーチェックコード生成回
路、408……エラーコード付加回路、409……送信回路、
410……データ列長検査回路。

Claims

【特許請求の範囲】

【請求項１】複数のセンサまたはアクチュエータのデー
タを１つの中央処理装置との間で通信してこれを集中管
理するにあたり、前記複数のセンサまたはアクチュエー
タの各々に対応して、エラー発生の有無をチェックする
ために前記データとともに伝送されるエラーチェックコ
ードを少なくとも具えた信号の入力に伴ないこのエラー
チェックコードの内容を検査してエラー発生の有無を監
視しつつ各データの各対応するセンサまたはアクチュエ
ータとの間での授受並びに前記信号の出力を行う周辺処
理装置を設け、前記中央処理装置を介してこれら周辺処
理装置を接続した多重データリンクで、かつ前記周辺処
理装置の各々に、データ列のビット数が正常か否かをチ
ェックし、データ列にビット異常を検出したら伝送デー
タにエラーコードを付加する手段を設けた多重データリ
ンクのエラーチェック方式において、前記データ列のビット数を複ビット化するとともに、デ
ータ列とストップコードのビット数が偶数か否かをチェ
ックするデータ列長検査回路を設けたことを特徴とする
多重データリンク。