JPH088579B2

JPH088579B2 - 直列制御装置

Info

Publication number: JPH088579B2
Application number: JP63120337A
Authority: JP
Inventors: 政雄萩原; 慎武部
Original assignee: Komatsu Ltd
Current assignee: Komatsu Ltd
Priority date: 1988-05-17
Filing date: 1988-05-17
Publication date: 1996-01-29
Anticipated expiration: 2011-01-29
Also published as: JPH01290341A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、各種産業機械（プレス機械、各種NC機
械、ロボット等々）や無人搬送車などにおいて数多く用
いられるセンサやアクチュエータ等の端末要素を集中管
理する制御装置に関し、特に該装置を、直接的にデータ
入力対象端末（センサ）からの出力抽出あるいはデータ
出力対象端末（アクチュエータ）への信号出力を行なう
多数のノードコントローラと、これらノードコントロー
ラを統括管理するメインコントローラとに分割するとと
もに、これらノードコントローラおよびメインコントロ
ーラを直列接続して、上記各端末の集中管理を実現する
直列制御装置の、信号伝送プロトコル並びにノードコン
トローラ構成の具現に関する。

〔従来の技術〕

例えばプレス機械にあって、同機械各部の状態を各種
センサを通じて検出したり、適宜のアクチュエータを通
じて駆動制御したりしつつ、その一連のプレス動作を電
気的に制御しようとした場合、これらセンサやアクチュ
エータを通じての制御数は膨大な数にのぼる（通常、こ
の制御箇所は3000箇所にも及ぶ）。また、これら多数の
制御箇所の中には、その制御に際しての同時性や関連性
が要求される箇所も少なくない。そこで、上記のセンサ
やアクチュエータの全てを集中的に管理しつつ、都度必
要とされる機械各部の状態検出や状態制御を統括して行
なうことのできる制御装置が導入されるに至っている。

第23図は、プレス機械等においてこうした統括制御を
実現する従来の制御装置について、その一例を示すもの
である。

この第23図において、10は、上記制御装置として対象
機械を統轄的に制御するマシンコントローラ、21〜2n
は、同機械内の各部に配された上記のセンサ、またはア
クチュエータ、KLは、これらマシンコントローラ10およ
びセンサまたはアクチュエータ21〜2n間に配される信号
線をそれぞれ示す。

すなわちこの第23図に示す機械においては、マシンコ
ントローラ10と各センサまたはアクチュエータ21〜2nと
の間にそれぞれ信号授受用の信号線を配して、例えば、
21がセンサであってそのセンサ出力を欲する場合には、
その該当する信号線を通じて同センサ21からのデータを
マシンコントローラ10に受入してこれをモニタするよう
にし、また例えば、22がアクチュエータであってその駆
動制御を実行する場合には、その該当する信号線を通じ
て、マシンコントローラ10からアクチュエータ22へその
駆動態様を制御するための信号を伝送するようにしてい
る。他のセンサのセンサ出力を欲する場合、また他のア
クチュエータの駆動態様を制御する場合であっても同様
である。

また第24図は、同じく上述した統括制御を実現する従
来の制御装置の他の例を示すものである。

すなわち、この第24図に示される装置においては、上
記のマシンコントローラ10と各センサまたはアクチュエ
ータ21〜2nとの間にｍ個（ｍ＜ｎ）の中継コントローラ
31〜3mを配し、これら中継コントローラ31〜3mの各々に
て、いくつかずつのセンサ出力またはアクチュエータ駆
動信号を中継処理するようにしている。この場合であっ
ても、マシンコントローラと中継コントローラとの間で
信号授受のための必要情報の交換が行なわれる以外、セ
ンサ出力あるいはアクチュエータ駆動信号についての基
本的な管理態様は、先の第23図に示した例と同様であ
る。

〔発明が解決しようとする課題〕

例えば、第23図に示した装置では、１つのマシンコン
トローラと多数のセンサまたはアクチュエータとの間に
それぞれ各別の信号線を配設して上記センサ出力モニタ
あるいはアクチュエータ駆動制御のための信号授受を行
なっていたことから、これら多数のセンサまたはアクチ
ュエータのセンサ出力あるいはアクチュエータ駆動信号
を集中管理する上記マシンコントローラには、自と非常
に多くの信号線が配されることとなる。

このため、このマシンコントローラと各センサまたは
アクチュエータとの接続が困難であるばかりか、誤配線
の原因ともなり、またさらには、これら信号線の束が体
積的にかさばるとともに重量も非常に大きなものとな
り、その取り扱いが著しく不便なものとなっていた。

また、第24図に示した装置では、上述したマシンコン
トローラへの信号線の配線数については削減することが
でき、また全体としての配線数も短縮することはできる
ものの、全体の信号線配線本数自体は根本的に減少する
ことはない。

したがって、この第24図に示した構成を用いる場合で
あっても、上記の本質的な問題は解消されない。

この発明は、こうした実情に鑑みてなされたものであ
り、集中管理すべきセンサやアクチュエータ等の端末要
素の数がいかに多数に及ぼうとも、またこれらセンサに
よる状態検出やアクチュエータによる状態制御にいかに
同時性や関連性が要求されようとも、前記配線数を大幅
に削減して、これら端末要素の合理的かつ高能率な運用
を保証する制御装置を提供することを目的とする。

〔課題を解決するための手段〕

この発明では、データ入力対象となる第１の端末（例
えばセンサ）およびデータ出力対象となる第２の端末
（例えばアクチュエータ）の多数と１つの制御手段との
間で信号の授受を実行するに、前記第１および第２の端
末、または第１の端末、または第２の端末に対応して、
その１乃至複数をそれぞれ管理単位とした第１の端末か
らの出力データの受入、若しくは第２の端末へのデータ
出力を直接的に実行する第１〜第ｎの複数のノードコン
トローラを設け、また前記制御手段に対応して、前記第
１および第２の端末を統轄管理するメインコントローラ
を設けて、これらメインコントローラと第１〜第ｎのノ
ードコントローラとを各々信号線を介して環状に直列接
続するとともに、メインコントローラから発するフレー
ム信号の第１〜第ｎのノードコントローラへの順次の伝
播に伴なって、ノードコントローラに受入される第１の
端末データの該フレーム信号への取り込み、若しくはメ
インコントローラを通じて同フレーム信号に予め割り付
けられた第２の端末への出力データの各対応するノード
コントローラへの振り分けを行なうようにする。そして
この際、前記メインコントローラは、前記フレーム信号
の１フレーム中に、前記第１の端末データに関してその
先頭位置を示すための第１の識別コードと、前記第２の
端末への出力データに関してその先頭位置を示すための
第２の識別コードとを少なくとも具えて、これを送出
し、前記ノードコントローラは、フレーム信号に含まれ
る前記第１および第２の識別コードの認識に基づいて第
１の端末データの該フレーム信号への付加、若しくは同
フレーム信号からの対応する第２の端末への出力データ
の抽出を行なうようにする。

〔作用〕

こうした制御装置構成、並びに信号授受に関してのプ
ロトコルを用いることにより、前記メインコントローラ
と第１および第２の各端末（正確には各ノードコントロ
ーラ）との接続は、各々その入力線と出力線との２本の
信号線（上記の直列接続によって実質的には各１本とな
る）のみによって実現されるようになる。

また、メインコントローラは、前記第１あるいは第２
の端末との間で信号（データ）の授受を行なうに、これ
と直列接続された各ノードコントローラのうちの、電気
的に最も近い位置にある唯１つのノードコントローラに
対してのみ、上記のフレーム信号を送出することで、各
ノードコントローラとの間における上述した取り決めに
基づき、その管理対象となる全ての端末についてのデー
タ入力あるいはデータ出力が、自動的に、しかも高能率
に達成されるようになる。

〔実施例〕

第１図に、この発明にかかる直列制御装置の基本とな
る構成を示す。

この第１図において、10は、プレス等の適用対象機械
を統括的に制御する前述したマシンコントローラ、21S
〜2nSは、同機械の各部に配された多数のセンサについ
てこれが第１〜第ｎグループにグループ分けされたセン
サ群、21A〜2nAは、同じく適用対象機械の各部に配され
た多数のアクチュエータについてこれが第１〜第ｎグル
ープにグループ分けされたアクチュエータ群、30は、該
実施例直列制御装置のセンサデータ収集、アクチュエー
タ制御データ送出手段として上記マシンコントローラ10
に配されるメインコントローラ、41〜4nは、同直列制御
装置のデータ中継手段として、当該制御系の各ノード毎
に、上記センサ群21S〜2nSおよびアクチュエータ群21A
〜2nAに各対応して配されて、これらを直接的に管理す
るノードコントローラである。上記のメインコントロー
ラ30とこれらノードコントローラ41〜4nとは、基本的に
同第１図に示される態様で、適宜の信号線を介して環状
に直列接続される。

すなわちこの直列制御装置では、メインコントローラ
30からこれに電気的に最も近いノードコントローラ41に
対してセンサデータ収集、並びにアクチュエータ制御デ
ータ分配のための所定の形態を有したフレーム信号（信
号SO）を送出し、このフレーム信号の、各信号線を介し
た「ノードコントローラ41→ノードコントローラ42→…
→ノードコントローラ4n→メインコントローラ30」とい
った順次の伝播に伴なって、これら各ノードコントロー
ラの管理対象となるセンサ群データの該フレーム信号へ
の取り込み、並びにメインコントローラ30を通じて同フ
レーム信号に予め割り付けられた上記アクチュエータ制
御データの各対応するノードコントローラへの振り分
け、を実現するようにしている。この結果、信号SOとし
てメインコントローラ30から発せられた上記のフレーム
信号が、信号Snとして同メインコントローラ30に帰還さ
れるときには、該フレーム信号に一括搭載された上記ア
クチュエータ制御データの全てが、各対応するノードコ
ントローラに割り振られ、かつ管理対象となる全てのセ
ンサのセンサデータが、各対応するノードコントローラ
を通じて同フレーム信号に取り込まれるようになる。こ
の間、各ノードコントローラでは、各々管理対象となる
センサ群については、そのセンサ出力を常時取り込ん
で、上記フレーム信号が到来する毎に、この取り込んだ
センサ出力を、所定態様のデータとして該フレーム信号
の所定位置に付加し、またアクチュエータ群について
は、同フレーム信号が到来する毎に、この所定位置に含
まれる当該アクチュエータ群に関する制御データを所定
のタイミングで抜き取るとともに、これを所定のアクチ
ュエータ駆動信号に変換して、各対応するアクチュエー
タの駆動を実制御する。

なお、当の直列制御装置の構成として、第１図におい
ては、図示の便宜上、〈イ〉メインコントローラに直列接続される全てのノー
ドコントローラが、センサ群とアクチュエータ群との双
方を併せ管理する。

構成についてのみ示したが、他に、〈ロ〉センサ群とアクチュエータ群との双方を併せ管理
する第１種のノードコントローラと、センサ群のみを管
理する第２種のノードコントローラと、アクチュエータ
群のみを管理する第３種のノードコントローラと、の３
種のノードコントローラのうちの少なくとも２種のノー
ドコントローラが、混在して前記メインコントローラに
直列接続される。

〈ハ〉メインコントローラに直列接続される全てのノー
ドコントローラが、センサ群のみを管理する。

〈ニ〉メインコントローラに直列接続される全てのノー
ドコントローラが、アクチュエータ群のみを管理する。

〈ホ〉メインコントローラに直列接続される全てのノー
ドコントローラがアクチュエータ群のみを管理する場合
であって、終段の第ｎノードコントローラ4nとメインコ
ントローラ30とが切り離され、いわゆるデジーチェーン
状の直列接続となる。

構成なども、適用対象となる機械の実情に応じて適宜採
用される。

また、上記においては、より一般的な態様として、セ
ンサあるいはアクチュエータがいくつかずつにグループ
分けされ、群として各ノードコントローラに管理される
としたが、これらセンサあるいはアクチュエータが各々
単体で１つのノードコントローラに管理されることもあ
る。

次に、第２図を参照して、この発明にかかる直列制御
装置に採用して好適なメインコントローラと各ノードコ
ントローラとの間における信号授受手法、すなわち信号
伝送に際してのプロトコルについて説明する。

第２図に示す各信号フレームにおいて、「STI」、「D
I」、「DI_q」、「STO」、「DO」、「DO_q」、「SP」、お
よび「ERR」とは、それぞれ STI: 入力用データ（センサデータ）の先頭位置を示す
ために、所定の論理構造をもつビット列として、メイン
コントローラから同フレームに予め付加される入力デー
タ用スタートコード。

DI: 各ノードコントローラを介して同フレームに取り
込まれる入力データの列。

DI_q: 第ｑ番目のノードコントローラを介して同フレー
ムに取り込まれる第ｑ番目の入力データ（列）。

STO: 出力用データ（アクチュエータ制御データ）の先
頭位置を示すために、上記「STI」とは異なる所定の論
理構造をもつビット列として、メインコントローラから
同フレームに予め付加される出力データ用スタートコー
ド。

DO: 各ノードコントローラを介して同フレームから抜
き取られる出力データの列。

メインコントローラから上記「STO」に引き続いて出力
される。

DO_q: 第ｑ番目のノードコントローラを介して同フレー
ムから抜き取られる第ｑ番目の出力データ（列）。

SP: 同フレーム中に存在する、若しくは同フレームに
取り込まれるべきデータ列の終端位置を示すために、上
記の「STI」あるいは「STO」と異なる所定の論理構造を
もつビット列として、メインコントローラから同フレー
ムに予め付加されるストップコード。

ERR: フレーム信号伝送中におけるデータエラーに関し
て各々次段コントローラにその適宜な処理を促すための
所定ビット列からなるコード、すなわちエラー処理コー
ド。ここでは主に、フレーム信号伝送中におけるデータ
エラー発生の有無をチェックするためのコードとして、
各々次段に伝送するデータ列内容に基づきメインおよび
ノードの各コントローラが自ら生成付加するエラーチェ
ックコードを想定する。

であり、以下に、該直列制御装置において実施される各
種のプロトコルについて、その詳細を列記する。

ここでは便宜上、第１番目のノードコントローラ41か
ら数えて第ｑ番目にあるノードコントローラ4qにおいて
実施されるデータ授受態様を例にとって、各々その必要
とされるノードコントローラ構造を述べる。

〈ａ〉上記「STI」および「STO」に関して、これを時
間的に「STI」→「STO」の順に伝送する場合に、入力さ
れるフレーム信号の「STI」を検知してその直後に自ら
の入力デー（センサデータ）若しくは入力データ列であ
る「DI_q」を付加し、同フレーム信号の「STO」を検知し
てその直後から自らへの出力データ（アクチュエータ制
御データ）若しくは出力データ列である「DO_q」を抜き
取るように、ノードコントローラ構造を決定する手法
（第２図（ａ）参照）。この場合、「DI」は、「STI」
に引き続き、順に後段の（メインコントローラから信号
伝送上の距離が遠い）ノードコントローラからのデータ
が取り込まれ、また「DO」は、「STO」に引き続き、順
に先段の（メインコントローラから信号伝送上の距離が
近い）ノードコントローラへの出力データが予めセット
される。

〈ｂ〉同じく「STI」→「STO」の順に伝送する場合
に、入力されるフレーム信号の「STO」を検知して、そ
の直前に自らの入力データ若しくは入力データ列である
「DI_q」を付加し、同「STO」の直後から自らへの出力デ
ータ若しくは出力データ列である「DO_q」を抜き取るよ
う、ノードコントローラ構造を決定する手法（第２図
（ｂ）参照）。この場合は、「DI」は、「STI」に引き
続き、順に先段のノードコントローラからのデータが取
り込まれ、また「DO」は、「STO」に引き続き、順に先
段のノードコントローラへの出力データが予めセットさ
れる。

〈ｃ〉同じく「STI」→「STO」の順に伝送する場合
に、入力されるフレーム信号の「STO」を検知してその
直前に自らの入力データ若しくは入力データ列である
「DI_q」を付加し、同フレーム信号の「SP」を検知して
その直前から自らへの出力データ若しくは出力データ列
である「DO_q」を抜き取るよう、ノードコントローラ構
造を決定する手法（第２図（ｃ）参照）。この場合、
「DI」は、「STI」に引き続き、順に先段のノードコン
トローラからのデータが取り込まれ、また「DO」は、
「STO」に引き続き、逆順に後段のノードコントローラ
への出力データが予めセットされる。

〈ｄ〉同じく「STI」→「STO」の順に伝送する場合
に、入力されるフレーム信号の「STI」を検知してその
直後に自らの入力データ若しくは入力データ列である
「DI_q」を付加し、同フレーム信号の「SP」を検知して
その直前から自らへの出力データ若しくは出力データ列
である「DO_q」を抜き取るよう、ノードコントローラ構
造を決定する手法（第２図（ｄ）参照）。この場合、
「DI」は、「STI」に引き続き、順に後段のノードコン
トローラからのデータが取り込まれ、また「DO」は、
「STO」に引き続き、逆順に後段のノードコントローラ
への出力データが予めセットされる。

〈ｅ〉上記「STI」および「STO」に関して、これを時
間的に「STO」→「STI」の順に伝送する場合に、入力さ
れるフレーム信号の「STO」を検知してその直後から自
らへの出力データ若しくは出力データ列である「DO_q」
を抜き取り、同フレーム信号の「STI」を検知してその
直後に自らの入力データ若しくは入力データ列で列であ
る「DI_q」を付加するよう、ノードコントローラ構造を
決定する手法（第２図（ｅ）参照）。この場合、「DO」
は、「STO」に引き続き、順に先段のノードコントロー
ラへの出力データが予めセットされ、また「DI」は、
「STI」に引き続き、順に後段のノードコントローラか
らのデータが取り込まれる。

〈ｆ〉同じく「STO」→「STI」の順に伝送する場合
に、入力されるフレーム信号の「STI」を検知して、そ
の直前から自らへの入力データ若しくは出力データ列で
ある「DO_q」を抜き取り、同「STI」の直後に自らの入力
データ若しくは入力データ列である「DI_q」を付加する
ように、ノードコントローラ構造を決定する手法（第２
図（ｆ）参照）。この場合、「DO」は、「STO」に引き
続き、逆順に後段のノードコントローラへの出力データ
が予めセットされ、また「DI」は、「STI」に引き続
き、順に後段のノードコントローラからのデータが取り
込まれる。

〈ｇ〉同じく「STO」→「STI」の順に伝送する場合
に、入力されるフレーム信号の「STI」を検知してその
直前からから自らの出力データ若しくは出力データ列で
ある「DO_q」を抜き取り、同フレーム信号の「SP」を検
知してその直前に自らの入力データ若しくは入力データ
列である「DI_q」を付加するよう、ノードコントローラ
構造を決定する手法（第２図（ｇ）参照）。この場合、
「DO」は、「STO」に引き続き、順に後段のノードコン
トローラへの出力データが予めセットされ、また「DI」
は、「STI」に引き続き、順に先段のノードコントロー
ラからのデータが取り込まれる。

〈ｈ〉同じく「STO」→「STI」の順に伝送する場合
に、入力されるフレーム信号の「STO」を検知してその
直後から自らへの出力データ若しくは出力データ列であ
る「DO_q」を抜き取り、同フレーム信号の「SP」を検知
してその直前に自らの入力データ若しくは入力データ列
である「DI_q」を付加するよう、ノードコントローラ構
造を決定する手法（第２図（ｈ）参照）。この場合、
「DO」は、「STO」に引き続き、順に先段のノードコン
トローラへの出力データが予めセットされ、また「DI」
は、「STI」に引き続き、順に先段のノードコントロー
ラからのデータが取り込まれる。

〈ｉ〉特に前記〈ハ〉として示した直列制御装置構成
において、メインコントローラ30から「STI」、「SP」
および「ERR」のみを伝送する場合に、入力されるフレ
ーム信号の「STI」を検知して、その直後に自らの入力
データ若しくは入力データ列である「DI_q」を付加する
よう、ノードコントローラ構造を決定する手法（第２図
（ｉ）参照）。この場合、「DI」は、「STI」に引き続
き、順に後段のノードコントローラからのデータが取り
込まれる。

〈ｊ〉同じく前記〈ハ〉の構成において、メインコン
トローラ30から「STI」「SP」および「ERR」のみを伝送
する場合に、入力されるフレーム信号の「SP」を検知し
て、その直前に自らの入力データ若しくは入力データ列
である「DI_q」を付加するよう、ノードコントローラ構
造を決定する手法（第２図（ｊ）参照）。この場合、
「DI」は、「STI」に引き続き、順に先段のノードコン
トローラからのデータが取り込まれる。

〈ｋ〉特に前記〈ニ〉または〈ホ〉の直列制御装置構
成において、メインコントローラ30から「STO」、「D
O」、「SP」および「ERR」のみを伝送する場合に、入力
されるフレーム信号の「STO」を検知して、その直後か
ら自らへの出力データ若しくは出力データ列である「DO
_q」を抜き取るよう、ノードコントローラ構造を決定す
る手法（第２図（ｋ）参照）。この場合、「DO」は、
「STO」に引き続き、順に先段のノードコントローラへ
の出力データが予めセットされる。

〈ｌ〉同じく前記〈ニ〉または〈ホ〉の構成におい
て、メインコントローラ30から「STO」、「DO」、「S
P」および「ERR」のみを伝送する場合に、入力されるフ
レーム信号の「SP」を検知して、その直前から自らへの
出力データ若しくは出力データ列である「DO_q」を抜き
取るよう、ノードコントローラ構造を決定する手法（第
２図（ｌ）参照）。この場合、「DO」は、「STO」に引
き続き、順に後段のノードコントローラへの出力データ
が予めセットされる。

この直列制御装置においては、先の〈イ〉〜〈ホ〉と
して示した構成に応じて、以上〈ａ〉〜〈ｌ〉として示
した12種のプロトコルのちのいずれか１つが選択的に採
用される。これらいずれかのプロトコルが採用される場
合であっても、該直列制御装置を構成するメインコント
ローラと各ノードコントローラとの間での、都度必要と
されるデータ授受は良好に達成される。実用上は、プレ
ス等の適用対象機械の一連の動作を円滑に制御し得る十
分に短い時間周期をもって、こうしたメインコントロー
ラと各ノードコントローラとの間でのデータ授受が繰り
返し実行される。

なおここでは、前記センサとして、１ビットの信号を
論理値“1"または“0"として出力するオン−オフセン
サ、また前記アクチュエータとしても、論理値“1"また
は“0"からなる１ビットの駆動信号に基づいて２値的に
動作する２値駆動アクチュエータ、をそれぞれ想定して
いる。こうした都合上、該実施例では、前記「STI」、
「STO」および「SP」が、例えば次表第１表に示すよう
な論理構造をもって構成される場合には、これらセンサ
データやアクチェエータ制御データに関するフレーム信
号への搭載データ（前記「DI」、「DI_q」、「DO」、「D
O_q」）を例えば第２表のように構成して、これらデータ
がいかなる態様で列化されても、前記「STI」、「STO」
および「SP」の識別が的確になされるようにしている。

なお、「STI」、「STO」および「SP」の構造が第１表
のようである場合には、オンデータ（論理値“1"のデー
タ）の連続する数が「５」未満（前段ノードコントロー
ラの出力に関しては「４」未満）となる場合に限って、
上記フレーム搭載データとしても、実データと同様
「１」または「０」の１ビットのデータを用いるように
することもできる。

また、前記「ERR」としては、例えば16ビット程度の
固定長さのコード（内容はその都度のデータ列内容に応
じて変わる）が用意される。

第３図に、直列制御装置構成として前記〈イ〉または
〈ロ〉の構成、またプロトコルとして前記〈ａ〉のプロ
トコルを採用する場合に、センサ群とアクチュエータ群
との双方を併せ管理するノードコントローラとして好適
なノードコントローラ構成の一例を示す。

第１番目のノードコントローラ41から数えて第ｑ番目
にあたるとするこのノードコントローラ4qは、同第３図
に示されるように、前段のノードコントローラ４（ｑ−
１）から例えば適宜変調されて伝送されるとするフレー
ム信号を入力してこれを所要の形態に復調する入力回路
401と、この復調されたフレーム信号から例えば第１表
に示したような論理構造をもつ前記の「STI」を検出す
るSTI検出回路402と、同フレーム信号からこれも例えば
第１表に示したような論理構造をもつ前記の「STO」を
検出する第１および第２の２つのSTO検出回路403aおよ
び403bと、同フレーム信号から同様に第１表に示したよ
うな論理構造をもつ前記の「SP」を検出する第１および
第２の２つのSP検出回路404aおよび404bと、同フレーム
信号に含まれる前記の「ERR」に基づき前段ノードコン
トローラ４（ｑ−１）からの伝送信号についてのエラー
発生の有無を検査するエラーチェック回路405と、同フ
レーム信号の一通路におかれてこれをシリアル−（ｋ×
ｌ）ビットパラレル（k:アクチュエータ群2qAにあるア
クチュエータの数、l:アクチュエータ１個当りについて
のデータビット数−第２表参照）の両形態にて出力する
データ抽出回路406と、入力されるフレーム信号（ここ
ではデータ抽出回路406のシリアル出力）を（ｉ×ｊ）
ビットだけシフトする（ｉ×ｊ）ビットシフト回路407
と（i:センサ群2qSにあるセンサの数、j:センサ１個当
りについてのデータビット数−第２表参照）、入力され
るフレーム信号（ここでは同様にデータ抽出回路406の
シリアル出力）を（ｉ×ｊ−ｋ×ｌ）ビットだけシフト
する（ｉ×ｊ−ｋ×ｌ）ビットシフト回路408と、フレ
ーム信号中のデータ列（「DI」、「DO」）に基づいて前
記「ERR」の新たなコードである「ERR′」を生成出力す
るとともに、これに入力されるフレーム信号から「SP」
を検出して、その後「ERR′」のビット時間後にERR′送
出完了信号を出力するERR′生成回路409と、当該ノード
コントローラ4qとしての出力フレーム信号を所要に変調
して、次段ノードコントローラ４（ｑ＋１）へ送出する
出力回路410と、センサ群2qSから加えられるセンサ出力
を先の第２表に例示した如くの「フレーム搭載データ」
に変換してこれを出力するデータ生成回路411と、上記
データ抽出回路406の（ｋ×ｌ）ビットパラレル出力を
所定タイミングでラッチするためのラッチ回路412と、
このラッチ回路412にラッチされた（ｋ×ｌ）ビットデ
ータを所定タイミングで取り込んでアクチュエータ群2q
Aにあるｋ個のアクチュエータに各々対応したｋだけの
アクチュエータ駆動信号を生成出力するアクチュエータ
駆動信号生成回路413と、コード検出出力（ここではSTI
検出回路402による「STI」検出出力）を受入してこれを
（ｉ×ｊ）ビット分だけ遅延出力する（ｉ×ｊ）ビット
遅延回路414と、同じくコード検出出力（ここでは第1ST
O検出回路403aによる「STO」検出出力）を受入してこれ
を（ｋ×ｌ−0.5）ビット分だけ遅延出力する（ｋ×ｌ
−0.5）ビット遅延回路415と、これも同様にコード検出
出力（ここでは第1SP検出回路404aによる「SP」検出出
力）を受入してこれを時間T_ERR（「ERR」のビット時
間）だけ遅延出力するT_ERR遅延回路416と、上記STI検出
回路402、（ｉ×ｊ）ビット遅延回路414、（ｋ×ｌ−0.
5）ビット遅延回路415、第2STO検出回路403b、T_ERR遅延
回路416、および第2SP検出回路404bからの各出力、並び
にエラーチェック回路405からのエラーチェック完了信
号、ERR′生成回路409からのERR′送出完了信号をそれ
ぞれ受入して、同ノードコントローラ4q内部の第１〜第
７のスイッチ回路SW11〜SW17の切換制御を行なう内部コ
ントローラ417と、をそれぞれ具えて構成される。

なお、このノードコントローラ4qにおいて、スイッチ
回路SWOは、上記ビット数（ｉ×ｊ）および（ｋ×ｌ）
の関係が、（ｉ×ｊ）−（ｋ×ｌ）≧０ …（１）であるとき、予め「０−ａ」側に切り換えられ、同関係
が（ｉ×ｊ）−（ｋ×ｌ）＜０ …（２）であるとき、予め「０−ｂ」側に切り換えられるモード
スイッチである。

このスイッチ回路SWOの「０−ｂ」側に配されるαビ
ットオフセット回路418とは、例えばシフトレジスタの
入出力態様の切換操作により、（ｉ×ｊ）−（ｋ×ｌ）＋α＝０ …（３）となるαビット分だけ、上記データ抽出回路406を介し
て（ｉ×ｊ）ビットシフト回路407および（ｉ×ｊ−ｋ
×ｌ）ビットシフト回路408に加えられるフレーム信号
を見かけ上進める回路である。

また、上記入力回路401は、各コントローラ間の信号
授受がメタルケーブル（ツイスペアケーブルや同軸ケー
ブル等々）を介して電気的に行なわれる場合には、イン
ピーダンスマッチング回路、入力アンプ、復調回路等を
有した構成となり、同信号授受が光ファイバを介して光
学的に行なわれる場合には、光−電気変換器および復調
回路（マンチェスター復調回路あるいはCMI復調回路
等）等を有した構成となる。

他方、上記出力回路410も、各コントローラ間の信号
授受が、上記の如く電気的に行なわれる場合には、変調
回路やドライバ回路を有した構成となり、光学的に行な
われる場合には、変調回路や電気−光変換器を有した構
成となる。

また、上記エラーチェック回路405は、CRCチェック方
式や垂直水平パリティチェック方式等により前記のエラ
ーチェックを行なう周知の回路である。

第４図は、この第３図に示したノードコントローラ4q
における上記内部コントローラ417の入出力論理を示す
図表であり（内部コントローラはこうした図表に示され
る入出力特性をもってその制御論理が予め組まれた回
路）、該内部コントローラ417による同第４図に示す如
くのスイッチ回路切換制御により、一例として上記
（１）式が満足されている場合、すなわちスイッチ回路
SWOが「０−ａ」側にある場合、同ノードコントローラ4
qは、前記フレーム信号の入力に伴ない、第５図に示す
態様をもって動作するようになる。

第５図において、斜線で示す部分が、次段ノードコン
トローラ４（ｑ＋１）への伝送フレーム信号を構成する
要素として各々選択出力される部分である。

この第５図からも明らかなように、第３図に示したノ
ードコントローラ4qにあっては、前記（ｉ×ｊ）と（ｋ
×ｌ）とのビット関係に応じて入力フレーム信号の位相
（時間）を所要に調整することにより、当該センサデー
タ「DI_q」のフレーム信号への取り込み、並びに当該ア
クチュエータ制御データ「DO_q」のフレーム信号からの
抽出、の一括実行（時間的には多少ずれて実行されるが
…）を可能としている。

なお、上記制御データ「DO_q」のアクチュエータ駆動
信号生成回路413への取り込みは、正常なエラーチェッ
ク完了信号の出力があってはじめて実現されるものであ
り（第５図（ｓ）および（ｑ）参照）、これによって
「異常データ（エラーデータ）におけるアクチュエータ
の誤制御」などといった問題も良好に回避される。

また、説明の便宜上、第３図〜第５図での図示は省略
したが、エラーチェック回路405にてエラーの発生が検
知された場合には、ERR′生成回路409、あるいは別途の
回路を通じて、その旨示す適宜のコードがERR′とし
て、あるいは別途のコードとして、上記出力されるフレ
ーム信号に付加される。この場合は、通常、入力フレー
ム信号からこの新たに付加されるコード部分の存在を検
出するための回路も更に具えられることとなる。

第６図に、この第３図に示したノードコントローラ4q
が前記〈イ〉の構成に適用される場合を想定したフレー
ム信号の伝送推移を参考までに示す。

第７図は、先の第３図と同様、直列制御装置構成とし
て前記〈イ〉または〈ロ〉の構成、またプロトコルとし
て前記〈ａ〉のプロトコルを採用する場合に、センサ群
とアクチュエータ群との双方を併せ管理するノードコン
トローラとして好適なノードコントローラ構成の他の例
を示すものである。

なおこの第７図において、先の第３図に示した回路要
素と同一の回路要素にはそれぞれ同一の符号を付して示
しており、これら回路要素についての重複する説明は省
略する（後述する第11図以降の説明においても同様とす
る）。

さて、ここでも第ｑ番目にあるとするこのノードコン
トローラ4qは、同第７図に示されるように、入力回路40
1、STI検出回路402、STO検出回路403、第１および第２
のSP検出回路404aおよび404b、エラーチェック回路40
5、（ｉ×ｊ）ビットシフト回路407、ERR′生成回路40
9、出力回路410、データ生成回路411、ラッチ回路（た
だしここではシリアル−パラレル変換機能を有する）41
2′、アクチュエータ駆動信号生成回路413、（ｉ×ｊ）
ビット遅延回路414、およびT_ERR遅延回路416に加えて、
入力されるフレーム信号（ここではスイッチ回路SW22の
出力信号）を（ｋ×ｌ）ビットだけシフトする（ｋ×
ｌ）ビットシフト回路420と、コード検出出力（ここで
はSTI検出回路402による「STI」検出出力並びにSTO検出
回路403による「STO」検出出力）を受入してこれを（ｋ
×ｌ）ビット分だけ遅延出力する（ｋ×ｌ）ビット遅延
回路421と、同じくコード検出出力（ここでは第2SP検出
回路404bによる「SP」検出出力）を受入してこれを（T
_ERR＋ｋ×ｌ）分だけ遅延出力する（T_ERR＋ｋ×ｌ）遅
延回路422と、上記STI検出回路402、（ｉ×ｊ）ビット
遅延回路414、（ｋ×ｌ）ビット遅延回路421、STO検出
回路403、T_ERR遅延回路416、第2SP検出回路404b、およ
び（T_ERR＋ｋ×ｌ）遅延回路422から各出力、並びにエ
ラーチェック回路405からのエラーチェック完了信号、E
RR′生成回路409からのERR′送出完了信号をそれぞれ受
入して、同ノードコントローラ内部の第１〜第７のスイ
ッチ回路SW21〜27の切換制御を行なう内部コントローラ
423と、をそれぞれ具えて構成される。

第８図は、第７図に示したノードコントローラ4qにお
ける上記内部コントローラ423の入出力論理を示す図表
であり、該内部コントローラ423による同第８図に示す
如くのスイッチ回路切換制御により、このノードコント
ローラ4qは、前記フレーム信号の入力に伴ない、第９図
に示す態様をもって動作するようになる。

第９図においても、斜線で示す部分が、次段ノードコ
ントローラ４（ｑ＋１）への伝送フレーム信号を構成す
る要素として各々選択出力される部分である。

この第９図から明らかなように、第７図に示したノー
ドコントローラ4qでは、入力フレーム信号の位相を適宜
に調整して先ず当該センサデータ「DI_q」のフレーム信
号への取り込みを実行し、その後このセンサデータ「DI
_q」の取り込まれたフレーム信号を更に位相調整して、
当該アクチュエータ制御データ「DO_q」の同フレーム信
号からの抽出を実行する回路を意図している。

なお、上記制御データ「DO_q」のアクチュエータ駆動
信号生成回路413への取り込みに関する配慮、あるいは
エラー発生に関する対処、等は、先の第３図に示したノ
ードコントローラに共通する。

第10図に、この第７図に示したノードコントローラ4q
が前記〈イ〉の構成に適用される場合を想定したフレー
ム信号の伝送推移を参考までに示す。

第11図は、直列制御装置構成として前〈ロ〉または
〈ハ〉の構成、またプロトコルとして前記〈ａ〉または
〈ｄ〉または〈ｅ〉または〈ｆ〉または〈ｉ〉のプロト
コルを採用する場合に、センサ群のみを管理するノード
コントローラとして好適なノードコントローラ構成の一
例を示すものである。

ここでも、第ｑ番目にあるとするこのノードコントロ
ーラ4qは、同第11図に示されるように、入力回路401、S
TI検出回路402、第１および第２のSP検出回路404aおよ
び404b、エラーチェック回路405、（ｉ×ｊ）ビットシ
フト回路407、ERR′生成回路409、出力回路410、データ
生成回路411、（ｉ×ｊ）ビット遅延回路414、およびT
_ERR遅延回路416に加えて、上記STI検出回路402、（ｉ×
ｊ）ビット遅延回路414、T_ERR遅延回路416、および第2S
P検出回路404bからの各出力、並びにエラーチェック回
路405からのエラーチェック完了信号、ERR′生成回路40
9からのERR′送出信号をそれぞれ受入して、同ノードコ
ントローラ内部の第１〜第４のスイッチ回路SW31〜SW34
の切換制御を行なう内部コントローラ424、をそれぞれ
具えて構成される。

第12図は、第11図に示したノードコントローラ4qにお
ける上記内部コントローラ424の入出力論理を示す図表
であり、該内部コントローラ424による同第12図に示す
如くのスイッチ回路切換制御により、このノードコント
ローラ4qは、前記フレーム信号の入力に伴ない、第13図
に示す態様をもって動作するようになる。

第13図においても、斜線で示す部分が、次段ノードコ
ントローラ４（ｑ＋１）への伝送フレーム信号を構成す
る要素として各々選択出力される部分である。

この第13図から明らかなように、第11図に示したノー
ドコントローラでは、入力フレーム信号中の前記「ST
I」と「SP」のみを検出対象として、当該センサデータ
「DI_q」の「STI」直後への取り込みを実現しており、同
入力フレーム信号中に前記と「STP」や「DO」が存在し
ていても、これらはそのまま次段ノードコントローラ４
（ｑ＋１）への伝送信号として通過される。

第14図は、直列制御装置構成として前記〈ロ〉または
〈ニ〉または〈ホ〉の構成、またプロトコルとして前記
〈ａ〉または〈ｂ〉または〈ｅ〉または〈ｈ〉または
〈ｋ〉のプロトコルを採用する場合に、アクチュエータ
群のみを管理するノードコントローラとして好適なノー
ドコントローラ構成の一例を示すものである。

第ｑ番目にあるとするこのノードコントローラ4qは、
同第14図に示されるように、入力回路401、STO検出回路
403、SP検出回路404、エラーチェック回路405、データ
抽出回路406、ERR′生成回路409、出力回路410、ラッチ
回路412、アクチュエータ駆動信号生成回路413、（ｋ×
ｌ）ビットシフト回路420、（ｋ×ｌ−0.5）ビット遅延
回路415、T_ERR遅延回路416、（ｋ×ｌ）ビット遅延回路
421、および（T_ERR＋ｋ×ｌ）遅延回路422に加えて、上
記STO検出回路403、（ｋ×ｌ）ビット遅延回路421、
（ｋ×ｌ−0.5）ビット遅延回路415、SP検出回路404、T
_ERR遅延回路416、および（T_ERR＋ｋ×ｌ）遅延回路422
からの各出力、並びにエラーチェック回路405からのエ
ラーチェック完了信号、ERR′生成回路409からのERR′
送出完了信号をそれぞれ受入して、同ノードコントロー
ラ内部の第１〜第６のスイッチ回路SW41〜SW46の切換制
御を行なう内部コントローラ425、をそれぞれ具えて構
成される。

第15図は、第14図に示したノードコントローラ4qにお
ける上記内部コントローラ425の入出力論理を示す図表
であり、該内部コントローラ425による同第15図に示す
如くのスイッチ回路切換制御により、このノードコント
ローラ4qは、前記フレーム信号の入力に伴ない、第16図
に示す態様をもって動作するようになる。

第16図においても、斜線で示す部分が、次段ノードコ
ントローラ４（ｑ＋１）への伝送フレーム信号を構成す
る要素として各々選択出力される部分である。

この第16図から明らかなように、第14図に示したノー
ドコントローラでは、入力フレーム信号中の前記「ST
O」と「SP」のみを検出対象として、当該アクチュエー
タ制御データ「DO_q」の「STO」直後からの抽出を実現し
ており、同入力フレーム信号中に前記の「STI」や「D
I」が存在しても、これらはそのまま次段ノードコント
ローラ４（ｑ＋１）への伝送信号として通過される。上
記制御データ「DO_q」のアクチュエータ駆動信号生成回
路413への取り込み等に関するメカニズムは、先の第３
図あるいは第７図に示したノードコントローラと同様で
ある。

第17図は、直列制御装置構成として前記〈ロ〉または
〈ハ〉の構成、またプロトコルとして前記〈ｂ〉または
〈ｃ〉または〈ｇ〉または〈ｈ〉または〈ｊ〉のプロト
コルを作用する場合に、センサ群のみを管理するノード
コントローラとして好適なノードコントローラ構成の一
例を示すものである。

第ｑ番目にあるとするこのノードコントローラ4qは、
同第17図に示されるように、入力回路401、STI検出回路
402、SP検出回路404、エラーチェック回路405、（ｉ×
ｊ）ビットシフト回路407、ERR′生成回路409、出力回
路410、データ生成回路411、および（ｉ×ｊ）ビット遅
延回路414に加えて、入力されるフレーム信号を前記「S
P」のビット時間である時間T_SPだけシフトするT_SPシフ
ト回路426と、コード検出出力（ここではSP検出回路404
による「SP」検出出力）を受入してこれを時間（T_SP＋T
_ERR）だけ遅延する（T_SP＋T_ERR）遅延回路427と、コー
ド検出出力（ここではSP検出回路404による「SP」検出
出力を（ｉ×ｊ）ビット遅延回路414により（ｉ×ｊ）
ビット分遅延した信号）を時間T_SPだけ遅延出力するT_SP
遅延回路428と、上記STI検出回路402、SP検出回路404、
（T_SP＋T_ERR）遅延回路427、（ｉ×ｊ）ビット遅延回路
414、およびT_SP遅延回路428からの各出力、並びにエラ
ーチェック回路405からのエラーチェック完了信号、ER
R′生成回路409からERR′送出完了信号をぞれぞれ受入
して、同ノードコントローラ内部の第１〜第４のスイッ
チ回路SW51〜SW54の切換制御を行なう内部コントローラ
429と、をそれぞれ具えて構成される。

第18図は、第17図に示したノードコントローラ4qにお
ける上記内部コントローラ429の入出力論理を示す図表
であり、該内部コントローラ429による同第18図に示す
如くのスイッチ回路切換制御により、このノードコント
ローラ4qは、前記フレーム信号の入力に伴ない、第19図
に示す態様をもって動作するようになる。

第19図においても、斜線で示す部分が、次段ノードコ
ントローラ４（ｑ＋１）への伝送フレーム信号を構成す
る要素として各々選択出力される部分である。

この第19図から明らかなように、第17図に示したノー
ドコントローラでは、入力フレーム信号中の前記「ST
I」と「SP」のみを検出対象として、当該センサデータ
「DI_q」の「SP」直前への取り込みを実現しており、同
入力フレーム信号中に前記の「STO」や「DO」が存在し
ていても、これらはそのまま次段ノードコントローラ４
（ｑ＋１）への伝送信号として通過される。

なお、この第17図に示したノードコントローラ4qが、
特に前記〈ｂ〉または〈ｃ〉のプロトコルに採用される
場合には、別途にSTO検出回路（403）が追加され、この
回路による前記「STO」の検出に基づいてその直前に当
該センサデータ「DI_q」が取り込まれるよう、内部コン
トローラ429の制御論理が変更される。

第20図は、直列制御装置構成として前記〈ロ〉または
〈ニ〉または〈ホ〉の構成、またプロトコルとして前記
〈ｃ〉または〈ｄ〉または〈ｆ〉または〈ｇ〉または
〈ｌ〉のプロトコルを採用する場合に、アクチュエータ
群のみを管理するノードコントローラとして好適なノー
ドコントローラ構成の一例を示すものである。

同様に第ｑ番目にあるとするこのノードコントローラ
4qは、同第20図に示されるように、入力回路401、第１
および第２のSTO検出回路403aおよび403b、SP検出回路4
04、エラーチェック回路405、データ抽出回路406、ER
R′生成回路409、出力回路410、ラッチ回路412、アクチ
ュエータ駆動信号生成回路413、（ｋ×ｌ−0.5）ビット
遅延回路415、T_ERR遅延回路416、T_SPシフト回路426、お
よびT_SP遅延回路428に加えて、入力されるフレーム信号
を（ｋ×ｌ＋T_SP）だけ遅延する（ｋ×ｌ＋T_SP）遅延回
路430と、コード検出出力（ここではSP検出回路404によ
る「SP」検出出力）を受入してこれを（ｋ×ｌ＋T_SP＋T
_ERR）だけ遅延する（ｋ×ｌ＋T_SP＋T_ERR）遅延回路431
と、上記第１および第2STO検出回路403aおよび403b、SP
検出回路404、（ｋ×ｌ−0.5）ビット遅延回路415、T_SP
遅延回路428、（ｋ×ｌ＋T_SP＋T_ERR）遅延回路431、お
よびT_ERR遅延回路416からの各出力、並びにエラーチェ
ック回路405からのエラーチェック完了信号、ERR′生成
回路409からのERR′送出完了信号をそれぞれ受入して、
同ノードコントローラ内部の第１〜第７のスイツチ回路
SW61〜SW67の切換制御を行なう内部コントローラ432
と、をそれぞれ具えて構成される。

第21図は、第20図に示したノードコントローラ4qにお
ける上記内部コントローラ432の入出力論理を示す図表
であり、該内部コントローラ432による同第21図に示す
如くのスイッチ回路切換制御により、このノードコント
ローラ4qは、前記フレーム信号の入力に伴ない、第22図
に示す態様をもって動作するようになる。

第22図においても、斜線で示す部分が、次段ノードコ
ントローラ４（ｑ＋１）への伝送フレーム信号を構成す
る要素として各々選択出力される部分である。

この第22図から明らかなように、第20図に示したノー
ドコントローラでは、入力フレーム信号中の前記「ST
O」と「SP」のみを検出対象として、当該アクチュエー
タ制御データ「DO_q」の「SP」直前からの抽出を実現し
ており、同入力フレーム信号中に前記「STI」や「DI」
が存在していても、これらはそのまま次段ノードコント
ローラ４（ｑ＋１）への伝送信号として通過される。

なお、第20図に示したノードコントローラ4qが、特に
前記〈ｆ〉または〈ｇ〉のプロトコルに採用される場合
には、別途にSTI検出回路（402）が追加され、この回路
による前記「STI」の検出に基づいてその直前に当該ア
クチュエータ制御データ「DO_q」が抽出されるよう、内
部コントローラ432の制御論理が変更される。

また、このノードコントローラ4qにおいても、上記制
御データ「DO_q」のアクチュエータ駆動信号生成回路413
への取り込み等に関するメカニズムは、先の第３図ある
い第７図あるいは第14図に示したノードコントローラと
同様である。

以上、直列制御装置構成〈イ〉〜〈ホ〉とプロトコル
〈ａ〉〜〈ｌ〉との各組み合わせのもとに、これに適用
されるいくつかのノードコントローラ構成についてその
一例に示したが、上記において割愛した他の組み合わせ
について適用されるノードコントローラ、例えば前記
〈イ〉または〈ロ〉の直列制御装置構成において前記
〈ｂ〉または〈ｃ〉または〈ｄ〉または〈ｅ〉または
〈ｆ〉または〈ｇ〉または〈ｈ〉のプロトコルを採用す
る場合のセンサ群およびアクチュエータ群双方を併せ管
理するノードコントローラなど、についても、上記例示
した各ノードコントローラと同様、入力フレーム信号か
らのそれぞれ目標とするコード（「STI」、「STO」「S
P」）の検出に基づいた同フレーム信号の任意の位相調
整等により、容易にこれを構成することができる。

なお、同直列制御装置を構成するメインコントローラ
30については、その具体構成の図示を割愛したが、これ
は例えば、先の第６図（ａ）あるいは第10図（ａ）に示
した形態で信号SOを出力し、同第６図（ｆ）あるいは第
10図（ｆ）に示した態様で帰還される信号Snを取り込み
得る回路であればよく（前記〈ホ〉のデジーチェン状と
なる構成においは信号SOの出力のみとなる）、第２図に
示した各種フレーム信号の形態に応じて、これも任意か
つ容易に構成することができる。こうした直列制御装置
にあっては、信号授受に関するプロトコルに応じて、各
ノードコントローラの構成が決定される。

また、以上の説明においては、各ノードコントローラ
によって直接的に管理される端末要素が、センサ若しく
はアクチュエータであるとしたが、当該直列制御装置に
対してデータ入力対象となる端末要素、若しくは同直列
制御装置からのデータ出力対象となる端末要素でさえあ
れば、他のいかなる端末であってもよいことは勿論であ
る。

〔発明の効果〕

以上説明したように、この発明によれば、非常に簡素な信号線配線構造をもって、合理的かつ
高能率な端末の運用管理が実現される。

またこのため、端末数が非常に多い機械について
も、配線のためのスペースを削減でき、ひいては機械自
体の小型化を図ることも可能となる。

直接的に端末を管理する各ノードコントローラは、
何らアドレス等を必要としないため、端末の追加、削
除、あるいは入れ換え等に際しても、信号伝送系に対す
る配慮は不要となり、機械の改造等も容易となる。

等々の多くの優れた効果を得ることができる。

【図面の簡単な説明】

第１図はこの発明にかかる直列制御装置の一実施例につ
いてその構成の概要を示すブロック図、第２図は同直列
制御装置において採用される各種フレーム信号の形態並
びに信号授受のプロトコルについてその概念を模式的に
示す略図、第３図および第７図および第11図および第14
図および第17図および第20図はそれぞれ同直列制御装置
に適用されるノードコントローラについてその構成の一
例を示すブロック図、第４図は第３図に示したノードコ
ントローラにおける内部コントローラの入出力論理を示
す図表、第５図は第３図に示したノードコントローラの
動作例を示すタイミングチャート、第６図は第３図に示
したノードコントローラの直接接続により構成される直
列制御装置の各コントローラ間におけるフレーム信号の
伝送推移を模式的に示すタイムチャート、第８図は第７
図に示したノードコントローラにおける内部コントロー
ラの入出力論理を示す図表、第９図は第７図に示したノ
ードコントローラの動作例を示すタイムチャート、第10
図は第７図に示したノードコントローラの直列接続によ
り構成される直列制御装置の各コントローラ間における
フレーム信号の伝送推移を模式的に示すタイムチャー
ト、第12図は第11図に示したノードコントローラにおけ
る内部コントローラの入出力論理を示す図表、第13図は
第11図に示したノードコントローラの動作例を示すタイ
ムチャート、第15図は第14図に示したノードコントロー
ラにおける内部コントローラの入出力論理を示す図表、
第16図は第14図に示したノードコントローラの動作例を
示すタイミンクチャート、第18図は第17図に示したノー
ドコントローラにおける内部コントローラの入出力論理
を示す図表、第19図は第17図に示したノードコントロー
ラの動作例を示すタイミングチャート、第21図は第20図
に示したノードコントローラにおける内部コントローラ
の入出力論理を示す図表、第22図は第20図に示したノー
ドコントローラの動作例を示すタイミングチャート、第
23図および第24図はそれぞれ従来の制御装置の一例を示
すブロック図である。 10……マシンコントローラ、21S〜2nS……センサ群、21
A〜2nA……アクチュエータ群、30……メインコントロー
ラ、41〜4n,4q……ノードコントローラ、401……入力回
路、402……STI検出回路、403……STO検出回路、404…
…SP検出回路、405……エラーチェック回路、406……デ
ータ抽出回路、407……（ｉ×ｊ）ビットシフト回路、4
08……（ｉ×ｊ−ｋ×ｌ）ビットシフト回路、409……E
RR′生成回路、410……出力回路、411……データ生成回
路、412……ラッチ回路、413……アクチュエータ駆動信
号生成回路、414……（ｉ×ｊ）ビット遅延回路、415…
…（ｋ×ｌ−0.5）ビット遅延回路、416……T_ERR遅延回
路、417,423,424,425,429,432……内部コントローラ、4
18……αビットオフセット回路、420……（ｋ×ｌ）ビ
ットシフト回路、421……（ｋ×ｌ）ビット遅延回路、4
22……（T_ERR＋ｋ×ｌ）遅延回路、426……T_SPシフト回
路、427……（T_SP＋T_ERR）遅延回路、428……T_SP遅延回
路、430……（ｋ×ｌ＋T_SP）シフト回路、431……（ｋ
×ｌ＋T_SP＋T_ERR）遅延回路、SWO,SW11〜SW17,SW21〜SW
27,SW31〜SW34,SW41〜SW46,SW51〜SW54,SW61〜SW67……
イッチ回路、AD₁〜AD₄……アンドゲート、OR₁,OR₂……
オアゲート。

Claims

【特許請求の範囲】

【請求項１】データ入力対象となる第１の端末およびデ
ータ出力対象となる第２の端末の多数と１つの制御手段
との間で信号の授受を実行するに、前記第１および第２
の端末、または第１の端末、または第２の端末に対応し
て、その１乃至複数をそれぞれ管理単位とした第１の端
末からの出力データの受入、若しくは第２の端末へのデ
ータ出力を直接的に実行する第１〜第ｎの複数のノード
コントローラを設け、また前記制御手段に対応して、前
記１および第２の端末を統括管理するメインコントロー
ラを設けて、これらメインコントローラと第１〜第ｎの
ノードコントローラとを各々信号線を介して環状に直列
接続するとともに、メインコントローラから発するフレ
ーム信号の第１〜第ｎのノードコントローラへの順次の
伝播に伴なって、ノードコントローラに受入される第１
の端末データの該フレーム信号への取り込み、若しくは
メインコントローラを通じて同フレーム信号に予め割り
付けられた第２の端末への出力データの各対応するノー
ドコントローラへの振り分けを行なう直列制御装置であ
って、前記メインコントローラは、前記フレーム信号の１フレ
ーム中に、前記第１の端末データに関してその先頭位置
を示すための第１の識別コードと、前記第２の端末への
出力データに関してその先頭位置を示すための第２の識
別コードとを少なくとも具えて、これを送出し、前記ノードコントローラは、フレーム信号に含まれる前
記第１および第２の識別コードの認識に基づいて第１の
端末データの該フレーム信号への付加、若しくは同フレ
ーム信号からの対応する第２の端末への出力データの抽
出を行なうことを特徴とする直列制御装置。
【請求項２】前記フレーム信号は、前記メインコントロ
ーラからの出力時、第１の識別コード、第２の識別コー
ド、および第２の端末への出力データ列、の順にフレー
ム構成される請求項（１）記載の直列制御装置。
【請求項３】前記ノードコントローラは、入力されるフ
レーム信号の、前記第１の識別コードの直後に管理対象
となる第１の端末データを付加し、前記第２の識別コー
ドの直後の第２の端末用出力データを管理対象となる第
２の端末への出力データとして抽出する請求項（２）記載の直列制御装置。
【請求項４】前記ノードコントローラは、入力されるフ
レーム信号の、前記第２の識別コードの直前に管理対象
となる第１の端末データを付加し、同第２の識別コード
の直後の第２の端末用出力データを管理対象となる第２
の端末への出力データとして抽出する請求項（２）記載の直列制御装置。
【請求項５】前記メインコントローラは、前記フレーム
信号の１フレーム中に、前記第２の端末用出力データ列
の終端位置を示すための第３の識別コードを更に具え
て、これを送出し、前記ノードコントローラは、フレーム信号に含まれる前
記第１乃至第３の識別コードのうちの少なくとも２つの
コードの認識に基づいて第１の端末データの該フレーム
信号への付加、若しくは同フレーム信号からの対応する
第２の端末への出力データの抽出を行なう請求項（２）記載の直列制御装置。
【請求項６】前記ノードコントローラは、入力されるフ
レーム信号の、前記第２の識別コードの直前に管理対象
となる第１の端末データを付加し、前記第３の識別コー
ドの直前の第２の端末用出力データを管理対象となる第
２の端末への出力データとして抽出する請求項（５）記載の直列制御装置。
【請求項７】前記ノードコントローラは、入力されるフ
レーム信号の、前記第１の識別コードの直後に管理対象
となる第１の端末データを付加し、前記第３の識別コー
ドの直前の第２の端末用出力データを管理対象となる第
２の端末への出力データとして抽出する請求項（５）記載の直列制御装置。
【請求項８】前記ノードコントローラは、各々管理する第１および第２の端末に関して、 i:第１の端末の数 j:第１の端末１個当りについてのデータビット数 k:第２の端末の数 l:第２の端末１個当りについてのデータビット数であって、（ｉ×ｊ）−（ｋ×１）≧０とするとき、入力フレーム信号を（ｉ×ｊ）ビットだけシフトする第
１のシフト手段と、入力フレーム信号を（ｉ×ｊ）−（ｋ×１）ビットだけ
シフトする第２のシフト手段と、入力フレーム信号からの前記第１の識別コードを検出す
る第１の検出手段と、前記第１シフト手段によるシフト信号から前記第２の識
別コードを検出する第２の検出手段と、前記第１の検出手段による検出出力を（ｉ×ｊ）ビット
分だけ遅延出力する遅延手段と、を少なくとも具え、前記フレーム信号の入口に基づきそ
の第１の識別コードを、前記第１の検出手段の検出出力
に基づき管理対象となる第１の端末に関しての全データ
を、前記遅延手段の遅延出力に基づき前記第１のシフト
手段によるシフト信号を、前記第２の検出手段の検出出
力に基づき前記第２のシフト手段によるシフト信号を、
それぞれ次段ノードコントローラへの入力フレーム信号
として選択出力する請求項（３）記載の直列制御装置。
【請求項９】前記ノードコントローラは、前記第１および第２の端末に関して、（ｉ×ｊ）−（ｋ×１）＜０であるとき、（ｉ×ｊ）−（ｋ×１）＋α＝０とするαビット分だけ、前記第１および第２のシフト手
段に入力されるフレーム信号を見かけ上進めるオフセッ
ト手段を更に具える請求項（８）記載の直列制御装置。
【請求項１０】前記ノードコントローラは、各々管理する第１および第２の端末に関して、 i:第１の端末の数 j:第１の端末１個当りについてのデータビット数 k:第２の端末の数 l:第２の端末１個当りについてのデータビット数とするとき、入力フレーム信号を（ｉ×ｊ）ビットだけシフトする第
１のシフト手段と、入力フレーム信号から前記第１の手段の識別コードを検
出する第１の検出手段と、この第１の検出手段による検出出力を（ｉ×ｊ）ビット
分だけ遅延出力する第１の遅延手段と、前記第１のシフト手段によるシフト信号から前記第２の
識別コードを検出する第２の検出手段と、この第２の検出手段による検出出力を（ｋ×１）ビット
分だけ遅延出力する第２の遅延手段と、前記フレーム信号の入力に基づきその第１の識別コード
を、前記第１の検出手段の検出信号出力タイミングから
前記第１の遅延手段の遅延信号出力タイミングまで管理
対象となる第１の端末に関しての全データを、同第１の
遅延手段の遅延信号出力タイミング以降は前記第１のシ
フト手段によるシフト信号をそれぞれ選択出力する第１
の選択手段とこの第１の選択手段による選択信号（ｋ×ｌ）ビット分
だけシフトする第２のシフト手段と、初期状態においてこの第２のシフト手段によるシフト信
号を選択出力し、前記第２の遅延手段の遅延出力に基づ
き前記第１の選択手段による選択信号を選択出力する第
２の選択手段と、を少なくとも具え、前記第２の選択手段による選択信号
をそれぞれ次段ノードコントローラへの入力フレーム信
号として出力する。請求項（３）記載の直列制御装置。
【請求項１１】前記ノードコントローラは、各々管理する第１の端末に関して、 i:第１の端末の数 j:第１の端末１個当りについてのデータビット数とするとき、入力フレーム信号を（ｉ×ｊ）ビットだけシフトする第
１のシフト手段と、入力フレーム信号から前記第１の識別コードを検出する
検出手段と、この検出手段による検出出力を（ｉ×ｊ）ビット分だけ
遅延出力する遅延手段と、を少なくとも具え、前記フレーム信号の入力に基づきそ
の第１の識別コードを、前記検出手段の検出出力に基づ
き管理対象となる第１の端末に関しての全データ、前記
遅延手段の遅延出力に基づき前記シフト手段によるシフ
ト信号を、それぞれ次段ノードコントローラへの入力フ
レーム信号とし選択出力する請求項（３）または（７）記載の直列制御装置。
【請求項１２】前記ノードコントローラは、各々管理する第２の端末に関して、 k:第２の端末の数 l:第２の端末１個当りについてのデータビット数とするとき、入力フレーム信号を（ｋ×ｌ）ビットだけシフトするシ
フト手段と、入力フレーム信号から前記第２の識別コードを検出する
検出手段と、この検出手段による検出出力を（ｋ×ｌ）ビット分だけ
遅延出力する遅延手段と、を少なくとも具え、前記フレーム信号の入力に基づき前
記シフト手段によるシフト信号を、前記遅延手段の遅延
出力に基づき入力フレーム信号を、それぞれ次段ノード
コントローラへの入力フレーム信号として選択出力する請求項（３）または（４）記載の直列制御装置。
【請求項１３】前記ノードコントローラは、各々管理する第１の端末に関して、 i:第１の端末の数 j:第１の端末１個当りについてのデータビット数とするとき、入力フレーム信号を前記第２の識別コードのビット数分
だけシフトする第１のシフト手段と、この第１のシフト手段によるシフト信号を更に（ｉ×
ｊ）ビットだけシフトする第２のシフト手段と、入力フレーム信号から前記第２の識別コードを検出する
検出手段と、この検出手段による検出出力を（ｉ×ｊ）ビット分だけ
遅延出力する遅延手段と、を少なくとも具え、前記フレーム信号の入力に基づき前
記第１のシフト手段によるシフト信号を、前記検出手段
の検出出力に基づき管理対象となる第１の端末に関して
の全データを、前記遅延手段の遅延出力に基づき前記第
２のシフト手段によるシフト信号を、それぞれ次段ノー
ドコントローラへの入力フレーム信号として選択出力す
る請求項（４）または（６）記載の直列制御装置。
【請求項１４】前記ノードコントローラは、各々管理する第２の端末に関して、 k:第２の端末の数 l:第２の端末１個当りについてのデータビット数とするとき、入力フレーム信号を前記第３の識別コードのビット数分
だけシフトする第１のシフト手段と、この第１のシフト手段によるシフト信号を更に（ｋ×
ｌ）ビットだけシフトする第２のシフト手段と、入力フレーム信号から前記第３の識別コードを検出する
検出手段と、を少なくとも具え、前記フレーム信号の入力に基づき前
記第２のシフト手段によるシフト信号を、前記検出手段
の検出出力に基づき前記第１のシフト手段によるシフト
信号を、それぞれ次段ノードコントローラへの入力フレ
ーム信号として選択出力する請求項（６）または（７）記載の直列制御装置。
【請求項１５】前記ノードコントローラは、第１および
第２の端末を管理対象とする第１種のノードコントロー
ラと、第１の端末のみを管理対象とする第２種のノード
コントローラと、第２の端末のを管理対象とする第３種
のノードコントローラと、の３種のノードコントローラ
からなり、このうちの少なくとも２種のノードコントロ
ーラが前記メインコントローラに対して環状に直列接続
される請求項（３）または（４）または（６）または（７）記
載の直列制御装置。
【請求項１６】前記第１種のノードコントローラは、各
々管理する第１および第２の端末に関して、 i:第１の端末の数 j:第１の端末１個当りについてのデータビット数 k:第２の端末の数 l:第２の端末１個当りについてのデータビット数であって、（ｉ×ｊ）−（ｋ×ｌ）≧０とするとき、入力フレーム信号を（ｉ×ｊ）ビットだけシフトとする
第１のシフト手段と、入力フレーム信号を（ｉ×ｊ−ｋ×ｌ）ビットだけシフ
トする第２のシフト手段と、入力フレーム信号からの前記第１の識別コードを検出す
る第１の検出手段と、前記第１シフト手段によるシフト信号から前記第２の識
別コードを検出する第２の検出手段と、前記第１の検出手段による検出出力を（ｉ×ｊ）ビット
分だけ遅延出力する第１の遅延手段と、を少なくとも具え、前記フレーム信号の入力に基づきそ
の第１の識別コードを、前記第１の検出手段の検出出力
に基づき管理対象となる第１の端末に関しての全データ
を、前記遅延手段の遅延出力に基づき前記第１のシフト
手段によるシフト信号を、前記第２の検出手段の検出出
力に基づき前記第２のシフト手段によるシフト信号を、
それぞれ次段ノードコントローラへの入力フレーム信号
として選択出力し、前記第２種のノードコントローラは、各々管理する第１の端末に関して、 a:第１の端末の数 b:第１の端末１個当りについてのデータビット数とするとき、入力フレーム信号を（ａ×ｂ）ビットだけシフトする第
３のシフト手段と、入力フレーム信号から前記第１の識別コードを検出する
第３の検出手段と、この第３の検出手段による検出出力を（ａ×ｂ）ビット
分だけ遅延出力する第２の遅延手段と、を少なくとも具え、前記フレーム信号の入力に基づきそ
の第１の識別コードを、前記第３の検出手段の検出出力
に基づき管理対象となる第１の端末に関しての全データ
を、前記第２の遅延手段の遅延出力に基づき前記第３の
シフト手段によるシフト信号を、それぞれ次段ノードコ
ントローラへの入力フレーム信号として選択出力し、前記第３種のノードコントローラは、各々管理する第２の端末に関して、 c:第２の端末の数 d:第２の端末１個当りについてのデータビット数とするとき、入力フレーム信号を（ｃ×ｄ）ビットだけシフトする第
４のシフト手段と、入力フレーム信号から前記第２の識別コードを検出する
第４の検出手段と、この第４の検出手段による検出出力を（ｃ×ｄ）ビット
分だけ遅延出力する第３の遅延手段と、を少なくとも具え、前記フレーム信号の入力に基づき前
記第４のシフト手段によるシフト信号を、前記第３の遅
延手段の遅延出力に基づき入力フレーム信号を、それぞ
れ次段ノードコントローラへの入力フレーム信号として
選択出力する請求項（15）記載の直列制御装置。
【請求項１７】前記第１種のノードコントローラは、前記第１および第２の端末に関して、（ｉ×ｊ）−（ｋ×ｌ）＜０であるとき、（ｉ×ｊ）−（ｋ×ｌ）＋α＝０とするαビット分だけ、前記第１および第２のシフト手
段に入力されるフレーム信号を見かけ上進めるオフセッ
ト手段を更に具える請求項（16）記載の直列制御装置。
【請求項１８】前記第１種のノードコントローラは、各々管理する第１および第２の端末に関して、 i:第１の端末の数 j:第１の端末１個当りについてのデータビット数 k:第２の端末の数 l:第２の端末１個当りについてのデータビット数とするとき、入力フレーム信号を（ｉ×ｊ）ビットだけシフトする第
１のシフト手段と、入力フレーム信号から前記第１の識別コードを検出する
第１の検出手段と、この第１の検出手段による検出出力を（ｉ×ｊ）ビット
分だけ遅延出力する第１の遅延手段と、前記第１のシフト手段によるシフト信号から前記第２の
識別コードを検出する第２の検出手段と、この第２の検出手段による検出出力を（ｋ×ｌ）ビット
分だけ遅延出力する第２の遅延手段と、前記フレーム信号の入力に基づきその第１の識別コード
を、前記第１の検出手段の検出信号出力タイミングから
前記第１の遅延手段の遅延信号出力タイミングまで、管
理対象となる第１の端末に関しての全データを、同第１
の遅延手段の遅延信号出力タイミング以降は前記第１の
シフト手段によるシフト信号をそれぞれ選択出力する第
１の選択手段と、この第１の選択手段による選択信号を（ｋ×ｌ）ビッ分
だけシフトする第２のシフト手段と、初期状態においてこの第２のシフト手段によるシフト信
号を選択出力し、前記第２の遅延手段の遅延出力に基づ
き前記第１の選択手段による選択信号を選択出力する第
２の選択手段と、を少なくとも具え、前記第２の選択手段による選択信号
をそれぞれ次段ノードコントローラへの入力フレーム信
号として出力し、前記第２種のノードコントローラは、各々管理する第１の端末に関して、 a:第１の端末の数 b:第１の端末１個当りについてのデータビット数とするとき、入力フレーム信号を（ａ×ｂ）ビットだけシフトする第
３のシフト手段と、入力フレーム信号から前記第１の識別コードを検出する
第３の検出手段と、この検出手段による検出出力を（ａ×ｂ）ビット分だけ
遅延出力する第２の遅延手段と、を少なくとも具え、前記フレーム信号の入力に基づきそ
の第１の識別コードを、前記第３の検出手段の検出出力
に基づき管理対象となる第１の端末に関しての全データ
を、前記第３の遅延手段の遅延出力に基づき前記第３の
シフト手段によるシフト信号を、それぞれ次段ノードコ
ントローラへの入力フレーム信号として選択出力し、前記第３種のノードコントローラは、各々管理する第２の端末に関して、 c:第２の端末の数 d:第２の端末１個当りについてのデータビット数とするとき、入力フレーム信号を（ｃ×ｄ）ビットだけシフトする第
４のシフト手段と、入力フレーム信号から前記第２の識別コードを検出する
第４の検出手段と、この第４の検出手段による検出出力を（ｃ×ｄ）ビット
分だけ遅延出力する第４の遅延手段と、を少なくとも具え、前記フレーム信号の入力に基づき前
記第４のシフト手段によるシフト信号を、前記第４の遅
延手段の遅延出力に基づき入力フレーム信号を、それぞ
れ次段ノードコントローラへの入力フレーム信号として
選択出力する請求項（15）記載の直列制御装置。
【請求項１９】前記フレーム信号は、前記メインコント
ローラからの出力時、第２の識別コード、第２の端末用
出力データ列、および第１の識別コードの順にフレーム
構成される請求項（１）記載の直列制御装置。
【請求項２０】前記ノードコントローラは、入力される
フレーム信号の、前記第２の識別コードの直後の第２の
端末用出力データを管理対象となる第２の端末への出力
データとして抽出し、前記第１の識別コードの直後に管
理対象となる第１の端末データを付加する請求項（19）記載の直列制御装置。
【請求項２１】前記ノードコントローラは、入力される
フレーム信号の、前記第１の識別コードの直前の第２の
端末用出力データを管理対象となる第２の端末への出力
データとして抽出し、同第１の識別コードの直後に管理
対象となる第１の端末データを付加する請求項（19）記載の直列制御装置。
【請求項２２】前記メインコントローラは、前記フレー
ム信号の１フレーム中に、前記第１の端末データ列の終
端位置を示すための第３の識別コードを更に具えて、こ
れを送出し、前記ノードコントローラは、フレーム信号に含まれる前
記第１乃至第３の識別コードのうちの少なくとも２つの
コードの認識に基づいて第１の端末データの該フレーム
信号への付加、若しくは同フレーム信号からの対応する
第２の端末への出力データの抽出を行なう請求項（19）記載の直列制御装置。
【請求項２３】前記ノードコントローラは、入力される
フレーム信号の、前記第１の識別コードの直前の第２の
端末用出力データを管理対象となる第２の端末への出力
データとして抽出し、前記第３の識別コードの直前に管
理対象となる第１の端末データを付加する請求項（22）記載の直列制御装置。
【請求項２４】前記ノードコントローラは、入力される
フレーム信号の、前記第２の識別コードの直後の第２の
端末用出力データを管理対象となる第２の端末への出力
データとして抽出し、前記第３の識別コードの直前に管
理対象となる第１の端末データを付加する請求項（22）記載の直列制御装置。
【請求項２５】データ入力対象となる端末の多数と１つ
の制御手段との間で信号の授受を実行するに、前記端末
に対応して、その１乃至複数をそれぞれ管理単位とした
端末からの出力データの受入を直接的に実行する第１〜
第ｎの複数のノードコントローラを設け、また前記制御
手段に対応して、前記端末を統括管理するメインコント
ローラを設けて、これらメインコントローラと第１〜第
ｎのノードコントローラとを各々信号線を介して環状に
直列接続するとともに、メインコントローラから発する
フレーム信号の第１〜第ｎのノードコントローラへの順
次の伝播に伴なって、ノードコントローラに受入される
端末データの該フレーム信号への取り込みを行なう直列
制御装置であって、前記メインコントローラは、前記フレーム信号の１フレ
ーム中に、前記端末データの先頭位置を示すための第１
の識別コードおよび前記端末データ列の終端位置を示す
ための第２の識別コードを少なくとも具えて、これを送
出し、前記ノードコントローラは、フレーム信号に含まれる前
記第１および第２の識別コードのうちの少なくとも第２
の識別コードの認識に基づいて端末データの該フレーム
信号への付加を行なうことを特徴とする直列制御装置。
【請求項２６】前記ノードコントローラは、各々管理する端末に関して、 i:端末の数 j:端末１個当りについてのデータビット数とするとき、入力フレーム信号を前記第２の識別コードのビット数分
だけシフトする第１のシフト手段と、この第１のシフト手段によるシフト信号を更に（ｉ×
ｊ）ビットだけシフトする第２のシフト手段と、入力フレーム信号から前記第２の識別コードを検出する
検出手段と、この検出手段による検出出力を（ｉ×ｊ）ビット分だけ
遅延出力する遅延手段と、を少なくとも具え、前記フレーム信号の入力に基づき前
記第１のシフト手段によるシフト信号を、前記検出手段
の検出出力に基づき管理対象となる端末に関しての全デ
ータを、前記遅延手段の遅延出力に基づき前記第２のシ
フト手段によるシフト信号を、それぞれ次段ノードコン
トローラへの入力フレームとして選択出力する請求項（25）記載の直列制御装置。
【請求項２７】データ出力対象となる端末の多数と１つ
の制御手段との間で信号の授受を実行するに、前記端末
に対応して、その１乃至複数をそれぞれ管理単位とした
端末へのデータ出力を直接的に実行する第１〜第ｎの複
数のノードコントローラを設け、また前記制御手段に対
応して、前記端末を統括管理するメインコントローラを
設けて、これらメインコントローラと第１〜第ｎのノー
ドコントローラとを各々信号線を介して直列接続すると
ともに、メインコントローラから発生するフレーム信号
の第１〜第ｎのノードコントローラへの順次の伝播に伴
なって、メインコントローラを通じて該フレーム信号に
予め割り付けられた端末への出力データの各対応するノ
ードコントローラへの振り分けを行なう直列制御装置で
あって、前記メインコントローラは、前記フレーム信号の１フレ
ーム中に、前記端末への出力データに関してその先頭位
置を示すための第１の識別コード、および前記端末用出
力データ列の終端位置を示すための第２の識別コードを
少なくとも具えて、これを送出し、前記ノードコントローラは、フレーム信号に含まれる前
記第１および第２の識別コードのうちの少なくとも第２
の識別コードの認識にもとづいて該フレーム信号からの
対応する端末への出力データの抽出を行なうことを特徴とする直列制御装置。
【請求項２８】前記ノードコントローラは、各々管理する端末に関して、 k:端末の数 l:端末１個当りについてのデータビット数とするとき、入力フレーム信号を前記第２の識別コードとビット数分
だけシフトする第１のシフト手段と、この第１のシフト手段によるシフト信号を更に（ｋ×
ｌ）ビットだけシフトする第２のシフト手段と、入力フレーム信号から前記第２の識別コードを検出する
検出手段と、を少なくとも具え、前記フレーム信号の入力に基づき前
記第２のシフト手段によるシフト信号を、前記検出手段
の検出出力に基づき前記第１のシフト手段によるシフト
信号を、それぞれ次段ノードコントローラへの入力フレ
ーム信号として選択出力する請求項（27）記載の直列制御装置。
【請求項２９】前記メインコントローラと前記第１〜第
ｎのノードコントローラは、環状に直列接続される請求項（27）または（28）記載の直列制御装置。
【請求項３０】前記メインコントローラと前記第１〜第
ｎのノードコントローラとは、メインコントローラを先
頭として第１〜第ｎのノードコントローラがこれにデジ
ーチェーン状に直列接続される請求項（27）または（28）記載の直列制御装置。