JPH08288462A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH08288462A
JPH08288462A JP7089700A JP8970095A JPH08288462A JP H08288462 A JPH08288462 A JP H08288462A JP 7089700 A JP7089700 A JP 7089700A JP 8970095 A JP8970095 A JP 8970095A JP H08288462 A JPH08288462 A JP H08288462A
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JP
Japan
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circuit
semiconductor integrated
integrated circuit
terminal pad
power supply
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JP7089700A
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Hideo Matsui
秀夫 松井
Koji Kitora
孝次 木寅
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
    • H03H7/01—Frequency selective two-port networks
    • H03H7/0115—Frequency selective two-port networks comprising only inductors and capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H1/00—Constructional details of impedance networks whose electrical mode of operation is not specified or applicable to more than one type of network
    • H03H2001/0021—Constructional details
    • H03H2001/0064—Constructional details comprising semiconductor material

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Abstract

(57)【要約】 【目的】 ＡＣ電源からのノイズ及びＣＭＯＳトランジ
スタの貫通電流によるノイズ等の電磁障害対策に優れた
半導体集積回路装置の提供。 【構成】 ＣＰＵ５ｂを含む回路群５と、回路群５を囲
むように配線されたバス８と、バス８の外側に配置され
た端子パッド９とを備えた半導体集積回路装置。その寄
生インダクタンスを増加させるべく引き回された部分を
有する、固定電位の端子パッド２，４から回路群５へ至
る固定電位ライン１ａ，３ａを備えている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、電磁障害対策が施され
た半導体集積回路装置の改良に関するものである。
【０００２】
【従来の技術】図１２は、従来の半導体集積回路装置の
１例の配置を示す配置図である。この半導体集積回路装
置は、ＣＰＵ５ｂを含む回路群５と、回路群５を囲むよ
うに配線されたデータバス、アドレスバス等のバス８
と、バス８の周囲に配置された端子パッド９と、パルス
を発生する発振回路６と、この発振回路６が発生するパ
ルスからシステムクロックを作成するクロック発生回路
７とを備えている。端子パッド９には、電源端子パッド
２及び接地端子パッド４が含まれており、電源端子パッ
ド２及び接地端子パッド４からは、回路群５、発振回路
６、クロック発生回路７へそれぞれ電源ライン１及び接
地ライン３が配線されている。
【０００３】図１３は、このような半導体集積回路装置
の等価回路を示した回路図である。この等価回路は、電
源ライン１と接地ライン３とに互いに並列接続された回
路群５、発振回路６及びクロック発生回路７それぞれ
に、梯子型回路の横木部の容量Ｃとその両辺の電源ライ
ン１及び接地ライン３のインダクタンスＬとでＬＣフィ
ルタが形成され、ローパスフィルタとして作用する。電
源ライン１及び接地ライン３は、半導体集積回路装置の
レイアウト面積が小さくなるように、電源端子パッド２
及び接地端子パッド４から、回路群５、発振回路６、ク
ロック発生回路７へ、それぞれ最短ルートを通るように
配線されている。即ち、電源ライン１及び接地ライン３
を可及的に短くしているので、配線引き回しによる寄生
インダクタンス成分は小さい。
【０００４】
【発明が解決しようとする課題】このような半導体集積
回路装置では、電源ライン１と接地ライン３との間の電
位は、ＡＣ電源からのノイズにより揺らぐことがある。
これを防止するため、一般に、電源端子パッド２と接地
端子パッド４との間にバイパスコンデンサを挿入し、電
源からのノイズを取り除くことが行われている。しか
し、電源端子パッド２と接地端子パッド４との間隔があ
る程度以上離れている場合、バイパスコンデンサのリー
ド線が長くなりそのインダクタンスにより、ノイズを十
分に取り除くことができない。また、ＡＣ電源からのノ
イズが大きい場合にも、ノイズを十分に取り除くことが
できない。
【０００５】これらの場合に、上述のように、電源ライ
ン１及び接地ライン３のインダクタンス成分が小さいと
き、このインダクタンス成分と電源ライン１及び接地ラ
イン３の間の寄生容量成分とによるＬＣフィルタ（ロー
パスフィルタ）の効果が小さくなり、ノイズを吸収でき
ず、電磁妨害耐性（ＥＭＳ：ElectroMagnetic Suscepti
bility）が小さくなり、回路群５に含まれる機能回路を
誤動作させることがある。
【０００６】また、発振回路６及びクロック発生回路７
は、ＣＭＯＳトランジスタにより構成されている。その
ため、ＣＭＯＳトランジスタのゲートをＬレベルに印加
したときは、ソースが電源ライン１に接続されているＰ
チャネル形ＭＯＳトランジスタが導通してそのドレイン
がＨレベルになる一方、ＣＭＯＳトランジスタのゲート
がＨレベルに印加されたときは、ソースが接地ライン３
に接続されているＮチャネル形ＭＯＳトランジスタが導
通してそのドレインがＬレベルになる。
【０００７】ＣＭＯＳトランジスタのＰチャネル形ＭＯ
ＳトランジスタとＮチャネル形ＭＯＳトランジスタと
は、ドレインが共通接続されているので、ＣＭＯＳトラ
ンジスタの入力レベルが変化したときは、Ｐチャネル形
ＭＯＳトランジスタ及びＮチャネル形ＭＯＳトランジス
タは同時に導通状態になる。そのため、電源端子パッド
２→電源ライン１→Ｐチャネル形ＭＯＳトランジスタ→
Ｎチャネル形ＭＯＳトランジスタ→接地ライン３→接地
端子パッド４の経路で電流が流れ、電源端子パッド２と
接地端子パッド４との間に貫通電流が流れる。
【０００８】さらに、高速で作動する発振回路６及びク
ロック発生回路７では、貫通電流が流れる回数が増加し
て平均貫通電流が大きくなるので、電源ライン１の電位
の揺らぎも大きくなる。しかし、上述のように、電源ラ
イン１に寄生するインダクタンスが小さく、ＬＣフィル
タの効果が小さいので、電源ライン１上で発生した揺ら
ぎによる高周波は、電源ライン１を伝わる間には吸収さ
れず、電源端子パッド２へ伝達され、不要輻射となって
電磁妨害（ＥＭＩ：ElectroMagnetic Interference）の
原因となる。
【０００９】ここで、ノイズを吸収できない仕組みにつ
いて、実例を上げて説明する。アルミ配線に寄生するイ
ンダクタンスは、１００μｍ当たり約０．１ｎＨと考え
られ、電源ライン１の配線長が１００μｍとすれば、電
源ライン１に寄生するインダクタンスは０．１ｎＨであ
る。また、電源ライン１に寄生する容量を１０ｐＦ程度
とすれば、電源ライン１に付加されるインダクタンス及
び容量は、図１４に示すようになる。図１４に示され
た、電源ライン１に付加されるインダクタンス及び容量
は、他方が接地されたノイズ発生源１００に直列接続さ
れた、インダクタンス成分によるインピーダンスＺ
L と、ノイズ発生源１００及びインピーダンスＺL に並
列接続され他方が接地された容量成分によるインピーダ
ンスＺC とで表され、インピーダンスＺL とインピーダ
ンスＺC との接続点を出力端子１０１とするＬＣフィル
タと等価になる。
【００１０】例えば、ノイズ発生源１００から発生する
周波数成分の内、１００ＭＨｚについて考えて見ると、
インピーダンスＺL ，ＺC は、 ＺL ＝２πｆＬ＝２π×１００×１０6 ×０．１×１０-9 ≒０．０６３（Ω） ＺC ＝１／２πｆＣ＝１／（２π×１００×１０6 ×１０×１０-12 ） ≒１６０（Ω） となる。
【００１１】従って、例えば、ノイズ発生源１００から
１ｍＶのノイズが発生したとき、出力端子１０１に伝わ
るノイズ量は、 ＺC ／（ＺC ＋ＺL ）×１ｍＶ≒０．９９９６１ｍＶ となり、殆ど減衰されていないことが分かる。テレビジ
ョン受像機のチューナでは、周波数帯域１００ＭＨｚ近
傍を使用しているので、１００ＭＨｚの周波数帯域にお
いて輻射ノイズが発生したときは、テレビジョン受像機
の画像が乱れる等の問題が発生する。
【００１２】上述のような問題を解決するために、半導
体基板上に２層以上のアルミ層を利用してコイルを形成
した半導体集積回路（特開昭６４−５７７４６号公
報）、内部回路へ給電する内部電源系と、周辺回路へ給
電する周辺電源系と、周辺電源系の電圧をその電圧変動
を減衰させて内部電源系へ供給する減衰手段とを備えた
相補型半導体集積回路（特開昭６０−２３１３５５号公
報）、高周波信号が伝搬する配線間をインダクタンス成
分の小さい接続部で接続し、電源供給用の配線間をイン
ダクタンス成分の大きい接続部で接続した高速集積回路
パッケージ（特開昭６１−２３９６４９号公報）が開示
されている。
【００１３】また、その他、電源リード、接地リードの
内部接続端を分割して、内部回路と外部回路との相互イ
ンダクタンスを大きくした半導体集積回路装置（特開平
４−２６０３４１号公報）、電源配線、接地配線専用の
配線層のレイアウトパターンをモジュールセルが占める
領域を全て含むように形成した半導体集積回路（特開平
３−７６１４２号公報）、定電圧回路を内蔵した半導体
集積回路装置（特開平６−１０４７２０号公報）が開示
されている。
【００１４】本発明は、上述のような問題を別の手段で
解決することを課題としてなされたものであり、第１発
明では、その寄生インダクタンスを増加させるべく引き
回された部分を有する、電源ライン、接地ラインを設け
ることにより、ＡＣ電源からのノイズ及びＣＭＯＳトラ
ンジスタの貫通電流によるノイズ等の電磁障害対策に優
れた半導体集積回路装置を提供することを目的とする。
第２発明では、その寄生インダクタンスを増加させるべ
く回路群の周囲を引き回された、回路群へ至る電源ライ
ン、接地ラインを設けることにより、ＡＣ電源からのノ
イズ及びＣＭＯＳトランジスタの貫通電流によるノイズ
等の電磁障害対策に優れた半導体集積回路装置を提供す
ることを目的とする。
【００１５】第３発明では、その寄生インダクタンスを
増加させるべく引き回された部分を有する、発振回路へ
至る電源ライン、接地ラインを設けることにより、ＡＣ
電源からのノイズ及びＣＭＯＳトランジスタの貫通電流
によるノイズ等の電磁障害対策に優れた半導体集積回路
装置を提供することを目的とする。第４発明では、その
寄生インダクタンスを増加させるべく引き回された部分
を有する、クロック発生回路へ至る電源ライン、接地ラ
インを設けることにより、ＡＣ電源からのノイズ及びＣ
ＭＯＳトランジスタの貫通電流によるノイズ等の電磁障
害対策に優れた半導体集積回路装置を提供することを目
的とする。
【００１６】第５発明では、その寄生インダクタンスを
増加させるべく回路群の周囲を引き回された、クロック
発生回路へ至る電源ライン、接地ラインを設けることに
より、ＡＣ電源からのノイズ及びＣＭＯＳトランジスタ
の貫通電流によるノイズ等の電磁障害対策に優れた半導
体集積回路装置を提供することを目的とする。
【００１７】第６発明では、回路群の周囲を１／４周よ
り多く引き回された電源ライン、接地ラインを設けるこ
とにより、ＡＣ電源からのノイズ及びＣＭＯＳトランジ
スタの貫通電流によるノイズ等の電磁障害対策に優れた
半導体集積回路装置を提供することを目的とする。第７
発明では、その寄生インダクタンスを増加させるべく回
路群の内部を経由した、クロック発生回路へ至る電源ラ
イン、接地ラインを設けることにより、ＡＣ電源からの
ノイズ及びＣＭＯＳトランジスタの貫通電流によるノイ
ズ等の電磁障害対策に優れた半導体集積回路装置を提供
することを目的とする。
【００１８】第８発明では、一方が他方と相隣し平行に
なった状態でクロック発生回路へ接続された、クロック
発生回路へ至る電源ライン、接地ラインを設けることに
より、ＡＣ電源からのノイズ及びＣＭＯＳトランジスタ
の貫通電流によるノイズ等の電磁障害対策に優れた半導
体集積回路装置を提供することを目的とする。第９発明
では、少なくとも一方の全長の１／２より大きい割合が
他方と相隣し平行になった状態でクロック発生回路へ接
続された、クロック発生回路へ至る電源ライン、接地ラ
インを設けることにより、ＡＣ電源からのノイズ及びＣ
ＭＯＳトランジスタの貫通電流によるノイズ等の電磁障
害対策に優れた半導体集積回路装置を提供することを目
的とする。
【００１９】
【課題を解決するための手段】本発明は、固定電位ライ
ンを、その本来必要とされる以上に長く半導体集積回路
装置上で引き回すことにより、固定電位ラインの寄生イ
ンダクタンスを増加させ、そのＬＣフィルタ（ローパス
フィルタ）の作用により、高周波ノイズを吸収すべくな
したものである。
【００２０】即ち、第１発明に係る半導体集積回路装置
は、その寄生インダクタンスを増加させるべく引き回さ
れた部分を有する、固定電位の端子パッドから回路群へ
至る固定電位ラインを備えることを特徴とする。
【００２１】第２発明に係る半導体集積回路装置は、固
定電位ラインは、回路群の周囲を引き回されたことを特
徴とする。
【００２２】第３発明に係る半導体集積回路装置は、そ
の寄生インダクタンスを増加させるべく引き回された部
分を有する、固定電位の端子パッドから発振回路へ至る
固定電位ラインを備えることを特徴とする。
【００２３】第４発明に係る半導体集積回路装置は、そ
の寄生インダクタンスを増加させるべく引き回された部
分を有する、固定電位の端子パッドからクロック発生回
路へ至る固定電位ラインを備えることを特徴とする。
【００２４】第５発明に係る半導体集積回路装置は、固
定電位ラインは、回路群の周囲を引き回されたことを特
徴とする。
【００２５】第６発明に係る半導体集積回路装置は、固
定電位ラインは、回路群の周囲を１／４周より多く引き
回されたことを特徴とする。
【００２６】第７発明に係る半導体集積回路装置は、そ
の寄生インダクタンスを増加させるべく回路群の内部を
経由した、固定電位の端子パッドからクロック発生回路
へ至る固定電位ラインを備えることを特徴とする。
【００２７】第８発明に係る半導体集積回路装置は、一
方が他方と相隣し平行になった状態でクロック発生回路
へ接続された、第１固定電位端子パッドから前記クロッ
ク発生回路へ至る第１固定電位ラインと、第２固定電位
端子パッドから前記クロック発生回路へ至る第２固定電
位ラインとを備えることを特徴とする。
【００２８】第９発明に係る半導体集積回路装置は、少
なくとも一方の全長の１／２より長い部分が他方と相隣
し平行になったことを特徴とする。
【００２９】
【作用】本発明の第１発明に係る半導体集積回路装置で
は、固定電位の端子パッドから回路群へ至る固定電位ラ
インが、その寄生インダクタンスを増加させるべく引き
回された部分を有している。そのため、固定電位ライン
に寄生するインダクタンス成分が大きくなり、そのイン
ダクタンス成分とその容量成分とによるＬＣフィルタの
効果が大きくなって、ＡＣ電源からのノイズ及びＣＭＯ
Ｓトランジスタの貫通電流によるノイズ等を吸収するこ
とができる。
【００３０】第２発明に係る半導体集積回路装置では、
固定電位の端子パッドから回路群へ至る固定電位ライン
が、その寄生インダクタンスを増加させるべく回路群の
周囲を引き回されている。そのため、固定電位ラインに
寄生するインダクタンス成分が大きくなり、そのインダ
クタンス成分とその容量成分とによるＬＣフィルタの効
果が大きくなって、ＡＣ電源からのノイズ及びＣＭＯＳ
トランジスタの貫通電流によるノイズ等を吸収すること
ができる。
【００３１】第３発明に係る半導体集積回路装置では、
固定電位の端子パッドから発振回路へ至る固定電位ライ
ンが、その寄生インダクタンスを増加させるべく引き回
された部分を有している。そのため、固定電位ラインに
寄生するインダクタンス成分が大きくなり、そのインダ
クタンス成分とその容量成分とによるＬＣフィルタの効
果が大きくなって、ＡＣ電源からのノイズ及び特に発振
回路に含まれるＣＭＯＳトランジスタの貫通電流による
ノイズ等を吸収することができる。
【００３２】第４発明に係る半導体集積回路装置では、
固定電位の端子パッドからクロック発生回路へ至る固定
電位ラインが、その寄生インダクタンスを増加させるべ
く引き回された部分を有している。そのため、固定電位
ラインに寄生するインダクタンス成分が大きくなり、そ
のインダクタンス成分とその容量成分とによるＬＣフィ
ルタの効果が大きくなって、ＡＣ電源からのノイズ及び
特にクロック発生回路に含まれるＣＭＯＳトランジスタ
の貫通電流によるノイズ等を吸収することができる。
【００３３】第５発明に係る半導体集積回路装置では、
固定電位の端子パッドからクロック発生回路へ至る固定
電位ラインが、その寄生インダクタンスを増加させるべ
く回路群の周囲を引き回されている。そのため、固定電
位ラインに寄生するインダクタンス成分が大きくなり、
そのインダクタンス成分とその容量成分とによるＬＣフ
ィルタの効果が大きくなって、ＡＣ電源からのノイズ及
び特にクロック発生回路に含まれるＣＭＯＳトランジス
タの貫通電流によるノイズ等を吸収することができる。
【００３４】第６発明に係る半導体集積回路装置では、
固定電位ラインが、その寄生インダクタンスを増加させ
るべく回路群の周囲を１／４周より多く引き回されてい
る。そのため、固定電位ラインに寄生するインダクタン
ス成分が大きくなり、そのインダクタンス成分とその容
量成分とによるＬＣフィルタの効果が大きくなって、Ａ
Ｃ電源からのノイズ及びＣＭＯＳトランジスタの貫通電
流によるノイズ等を吸収することができる。
【００３５】第７発明に係る半導体集積回路装置では、
固定電位の端子パッドからクロック発生回路へ至る固定
電位ラインが、その寄生インダクタンスを増加させるべ
く回路群の内部を経由している。そのため、固定電位ラ
インに寄生するインダクタンス成分が大きくなり、その
インダクタンス成分とその容量成分とによるＬＣフィル
タの効果が大きくなって、ＡＣ電源からのノイズ及び特
にクロック発生回路に含まれるＣＭＯＳトランジスタの
貫通電流によるノイズ等を吸収することができる。
【００３６】第８発明に係る半導体集積回路装置では、
第１固定電位端子パッドからクロック発生回路へ至る第
１固定電位ラインと第２固定電位端子パッドからクロッ
ク発生回路へ至る第２固定電位ラインとは、一方が他方
と相隣し平行になった状態でクロック発生回路へ接続さ
れている。そのため、第１固定電位ライン及び第２固定
電位ラインに寄生するインダクタンス成分が大きくな
り、そのインダクタンス成分とその容量成分とによるＬ
Ｃフィルタの効果が大きくなって、ＡＣ電源からのノイ
ズ及び特にクロック発生回路に含まれるＣＭＯＳトラン
ジスタの貫通電流によるノイズ等を吸収することができ
る。
【００３７】第９発明に係る半導体集積回路装置では、
第１固定電位端子パッドからクロック発生回路へ至る第
１固定電位ラインと第２固定電位端子パッドからクロッ
ク発生回路へ至る第２固定電位ラインとは、少なくとも
一方の全長の１／２より長い部分が他方と隣接し平行に
なった状態でクロック発生回路へ接続されている。その
ため、第１固定電位ライン及び第２固定電位ラインに寄
生するインダクタンス成分が大きくなり、そのインダク
タンス成分とその容量成分とによるＬＣフィルタの効果
が大きくなって、ＡＣ電源からのノイズ及び特にクロッ
ク発生回路に含まれるＣＭＯＳトランジスタの貫通電流
によるノイズ等を吸収することができる。
【００３８】
【実施例】以下に、本発明をその実施例を示す図面を参
照しながら説明する。 実施例１．図１は、本発明の第１実施例に係る半導体集
積回路装置の配置を示す配置図である。この半導体集積
回路装置は、ＣＰＵ５ｂを含む回路群５と、回路群５を
囲むように配線されたデータバス、アドレスバス等のバ
ス８と、バス８の外側に配置された端子パッド９とを備
えている。端子パッド９には、電源端子パッド２及び接
地端子パッド４が含まれており、電源端子パッド２から
は、回路群５へ電源ライン１ａが配線され、接地端子パ
ッド４からは、回路群５へ接地ライン３ａが配線されて
いる。
【００３９】電源ライン１ａ及び接地ライン３ａは、そ
の最短ルートの長さの例えば２倍以上の長さになるよ
う、端子パッド９の内側を引き回された後、回路群５内
へ導かれている。図２は、この半導体集積回路装置の等
価回路を示した回路図である。この等価回路は、梯子型
回路の横木部の容量Ｃと、その両辺の電源ライン１ａ及
び接地ライン３ａのインダクタンスＬとが並べられたＬ
Ｃフィルタを構成しており、電源ライン１ａ及び接地ラ
イン３ａには回路群５が接続されている。
【００４０】このような半導体集積回路装置は、電源ラ
イン１ａ及び接地ライン３ａに大きなインダクタンスＬ
と容量Ｃとが寄生し、ＬＣフィルタを形成するので、た
とえ、ＡＣ電源ノイズがバイパスコンデンサ（図示せ
ず）で十分吸収できない場合でも、電源ライン１ａ及び
接地ライン３ａによって吸収することができる。このノ
イズ吸収量即ち減衰量の１例を以下に計算する。電源ラ
イン１ａのインダクタンス及び容量は、図１４に等価的
に表される。図１４に示された、電源ライン１に付加さ
れるインダクタンス及び容量は、他方が接地されたノイ
ズ発生源１００に直列接続された、インダクタンス成分
によるインピーダンスＺL と、ノイズ発生源１００及び
インピーダンスＺL に並列接続され他方が接地された容
量成分によるインピーダンスＺC とで表され、インピー
ダンスＺL とインピーダンスＺC との接続点を出力端子
１０１とするＬＣフィルタと等価になる。
【００４１】例えば、電源ライン１ａの引き回された配
線長が３ｍｍの場合、インダクタンスは３０ｎＨ付加さ
れることになり、電源ライン１ａに容量が２００ｐＦ付
加され、ノイズ発生源が１００ＭＨｚであるとすると、 ＺL ＝２πｆＬ＝２π×１００×１０6 ×３０×１０-9 ≒１８．８（Ω） ＺC ＝１／２πｆＣ＝１／（２π×１００×１０6 ×２００×１０-12 ） ≒７．９６（Ω） となり、この減衰量はＺC ／（ＺC ＋ＺL ）≒０．３
（倍）であることが分かる。
【００４２】実施例２．図３は、本発明の第２実施例に
係る半導体集積回路装置の配置を示す配置図である。こ
の半導体集積回路装置は、ＣＰＵ５ｂを含む回路群５
と、回路群５を囲むように配線されたデータバス、アド
レスバス等のバス８と、バス８の外側に配置された端子
パッド９とを備えている。端子パッド９には、電源端子
パッド２及び接地端子パッド４が含まれており、電源端
子パッド２からは、回路群５へ電源ライン１ｂが配線さ
れ、接地端子パッド４からは、回路群５へ接地ライン３
ｂが配線されている。
【００４３】電源ライン１ｂ及び接地ライン３ｂは、回
路群５の周囲を例えば１／４周以上引き回された後、回
路群５内へ導かれている。この半導体集積回路装置の等
価回路は、図２と同様である。このような半導体集積回
路装置は、電源ライン１ｂ及び接地ライン３ｂに大きな
インダクタンスＬと容量Ｃとが寄生し、ＬＣフィルタを
形成するので、たとえ、ＡＣ電源ノイズがバイパスコン
デンサ（図示せず）で十分吸収できない場合でも、電源
ライン１ｂ及び接地ライン３ｂによって吸収することが
できる。このノイズ吸収量即ち減衰量は、上述の第１実
施例と同様に求められるので、説明を省略する。
【００４４】実施例３．図４は、本発明の第３実施例に
係る半導体集積回路装置の配置を示す配置図である。こ
の半導体集積回路装置は、ＣＰＵ５ｂを含む回路群５
と、回路群５を囲むように配線されたデータバス、アド
レスバス等のバス８と、バス８の外側に配置された端子
パッド９と、パルスを発生する発振回路６と、この発振
回路６が発生するパルスからシステムクロックを作成す
るクロック発生回路７とを備えている。
【００４５】端子パッド９には、電源端子パッド２及び
接地端子パッド４が含まれており、電源端子パッド２か
らは、回路群５、発振回路６、クロック発生回路７へそ
れぞれ電源ライン１ｃが配線され、接地端子パッド４か
らは、回路群５、発振回路６、クロック発生回路７へそ
れぞれ接地ライン３ｃが配線されている（クロック発生
回路７への電源ライン１ｃ及び接地ライン３ｃは図示せ
ず）。電源ライン１ｃ及び接地ライン３ｃは、その最短
ルートの長さの例えば２倍以上の長さになるよう引き回
された後、発振回路６へ導かれている。
【００４６】図５は、この半導体集積回路装置の、発振
回路６に係る等価回路を示す回路図である。この等価回
路は、梯子型回路の横木部の容量Ｃと、その両辺の電源
ライン１ｃ及び接地ライン３ｃのインダクタンスＬとが
並べられたＬＣフィルタを構成しており、電源ライン１
ｃ及び接地ライン３ｃには発振回路６が接続されてい
る。
【００４７】このような半導体集積回路装置は、電源ラ
イン１ｃ及び接地ライン３ｃに大きなインダクタンスＬ
と容量Ｃとが寄生し、ＬＣフィルタを形成するので、た
とえ、ＡＣ電源ノイズ及び発振回路６を構成するＣＭＯ
Ｓトランジスタの貫通電流によるノイズが、バイパスコ
ンデンサ（図示せず）で十分吸収できない場合でも、電
源ライン１ｃ及び接地ライン３ｃによって吸収すること
ができる。このノイズ吸収量即ち減衰量は、上述の第１
実施例と同様に求められるので、説明を省略する。
【００４８】実施例４．図６は、本発明の第４実施例に
係る半導体集積回路装置の配置を示す配置図である。こ
の半導体集積回路装置は、ＣＰＵ５ｂを含む回路群５
と、回路群５を囲むように配線されたデータバス、アド
レスバス等のバス８と、バス８の外側に配置された端子
パッド９と、パルスを発生する発振回路６と、この発振
回路６が発生するパルスからシステムクロックを作成す
るクロック発生回路７とを備えている。
【００４９】端子パッド９には、電源端子パッド２及び
接地端子パッド４が含まれており、電源端子パッド２か
らは、回路群５、発振回路６、クロック発生回路７へそ
れぞれ電源ライン１ｄが配線され、接地端子パッド４か
らは、回路群５、発振回路６、クロック発生回路７へそ
れぞれ接地ライン３ｄが配線されている（発振回路６へ
の電源ライン１ｄ及び接地ライン３ｄは図示せず）。電
源ライン１ｄ及び接地ライン３ｄは、その最短ルートの
長さの例えば２倍以上の長さになるよう、端子パッド９
の内側で引き回された後、回路群５及びクロック発生回
路７へ導かれている。
【００５０】図７は、この半導体集積回路装置の、回路
群５及びクロック発生回路７に係る等価回路を示す回路
図である。この等価回路は、梯子型回路の横木部の容量
Ｃとその両辺の電源ライン１ｄ及び接地ライン３ｄのイ
ンダクタンスＬとが並べられたＬＣフィルタに、回路ブ
ロック群５及びクロック発生回路７が互いに並列接続さ
れている。
【００５１】このような半導体集積回路装置は、電源ラ
イン１ｄ及び接地ライン３ｄに大きなインダクタンスＬ
と容量Ｃとが寄生し、ＬＣフィルタを形成するので、た
とえ、ＡＣ電源ノイズ及びクロック発生回路７を構成す
るＣＭＯＳトランジスタの貫通電流によるノイズが、バ
イパスコンデンサ（図示せず）で十分吸収できない場合
でも、電源ライン１ｄ及び接地ライン３ｄによって吸収
することができる。このノイズ吸収量即ち減衰量は、上
述の第１実施例と同様に求められるので、説明を省略す
る。
【００５２】実施例５．図８は、本発明の第５実施例に
係る半導体集積回路装置の配置を示す配置図である。こ
の半導体集積回路装置は、ＣＰＵ５ｂを含む回路群５
と、回路群５を囲むように配線されたデータバス、アド
レスバス等のバス８と、バス８の外側に配置された端子
パッド９と、パルスを発生する発振回路６と、この発振
回路６が発生するパルスからシステムクロックを作成す
るクロック発生回路７とを備えている。
【００５３】端子パッド９には、電源端子パッド２及び
接地端子パッド４が含まれており、電源端子パッド２か
らは、回路群５、発振回路６、クロック発生回路７へそ
れぞれ電源ライン１ｅが配線され、接地端子パッド４か
らは、回路群５、発振回路６、クロック発生回路７へそ
れぞれ接地ライン３ｅが配線されている（発振回路６へ
の電源ライン１ｅ及び接地ライン３ｅは図示せず）。電
源ライン１ｅ及び接地ライン３ｅは、回路群５の周囲を
例えば１／４周以上引き回された後、回路群５及びクロ
ック発生回路７へ導かれている。この半導体集積回路装
置の、回路群５及びクロック発生回路７に係る等価回路
は、図７と同様である。
【００５４】このような半導体集積回路装置は、電源ラ
イン１ｅ及び接地ライン３ｅに大きなインダクタンスＬ
と容量Ｃとが寄生し、ＬＣフィルタを形成するので、た
とえ、ＡＣ電源ノイズ及びクロック発生回路７を構成す
るＣＭＯＳトランジスタの貫通電流によるノイズが、バ
イパスコンデンサ（図示せず）で十分吸収できない場合
でも、電源ライン１ｅ及び接地ライン３ｅによって吸収
することができる。このノイズ吸収量即ち減衰量は、上
述の第１実施例と同様に求められるので、説明を省略す
る。
【００５５】実施例６．図９は、本発明の第６実施例に
係る半導体集積回路装置の配置を示す配置図である。こ
の半導体集積回路装置は、ＣＰＵ５ｂを含む回路群５ａ
と、回路群５ａを囲むように配線されたデータバス、ア
ドレスバス等のバス８と、バス８の外側に配置された端
子パッド９と、パルスを発生する発振回路６と、この発
振回路６が発生するパルスからシステムクロックを作成
するクロック発生回路７とを備えている。
【００５６】端子パッド９には、電源端子パッド２及び
接地端子パッド４が含まれており、電源端子パッド２か
らは、回路群５ａ、発振回路６、クロック発生回路７へ
それぞれ電源ライン１ｆが配線され、接地端子パッド４
からは、回路群５ａ、発振回路６、クロック発生回路７
へそれぞれ接地ライン３ｆが配線されている（発振回路
６への電源ライン１ｆ及び接地ライン３ｆは図示せ
ず）。電源ライン１ｆ及び接地ライン３ｆは、回路群５
ａ内を経由した後、クロック発生回路７へ導かれてい
る。
【００５７】図１０は、この半導体集積回路装置の、回
路群５ａ及びクロック発生回路７に係る等価回路を示す
回路図である。この等価回路は、梯子型回路の横木部の
容量Ｃと、その両辺の電源ライン１ｆ及び接地ライン３
ｆのインダクタンスＬとが並べられたＬＣフィルタを構
成しており、このＬＣフィルタの、電源ライン１ｆ及び
接地ライン３ｆが回路群５ａ内を経由する部分は、回路
群５ａ内に含まれ、電源ライン１ｆ及び接地ライン３ｆ
の端部には発振回路６が接続されている。
【００５８】このような半導体集積回路装置は、電源ラ
イン１ｆ及び接地ライン３ｆに大きなインダクタンスＬ
と容量Ｃとが寄生し、ＬＣフィルタを形成するので、た
とえ、ＡＣ電源ノイズ及びクロック発生回路７を構成す
るＣＭＯＳトランジスタの貫通電流によるノイズが、バ
イパスコンデンサ（図示せず）で十分吸収できない場合
でも、電源ライン１ｆ及び接地ライン３ｆによって吸収
することができる。このノイズ吸収量即ち減衰量は、上
述の第１実施例と同様に求められるので、説明を省略す
る。
【００５９】実施例７．図１１は、本発明の第７実施例
に係る半導体集積回路装置の配置を示す配置図である。
この半導体集積回路装置は、ＣＰＵ５ｂを含む回路群５
と、回路群５を囲むように配線されたデータバス、アド
レスバス等のバス８と、バス８の外側に配置された端子
パッド９と、パルスを発生する発振回路６と、この発振
回路６が発生するパルスからシステムクロックを作成す
るクロック発生回路７とを備えている。
【００６０】端子パッド９には、電源端子パッド２及び
接地端子パッド４が含まれており、電源端子パッド２か
らは、回路群５、発振回路６、クロック発生回路７へそ
れぞれ電源ライン１ｇが配線され、接地端子パッド４か
らは、回路群５、発振回路６、クロック発生回路７へそ
れぞれ接地ライン３ｇが配線されている（発振回路６へ
の電源ライン１ｇ及び接地ライン３ｇは図示せず）。電
源ライン１ｇ及び接地ライン３ｇは、例えば接地ライン
３ｇのクロック発生回路７へ至る全長の１／２以上が電
源ライン１ｇと隣接し平行になった状態でクロック発生
回路７へ導かれている。
【００６１】このような半導体集積回路装置では、電流
は、電源ライン１ｇからクロック発生回路７を経由して
接地ライン３ｇへ流れ、また、電源ライン１ｇと接地ラ
イン３ｇとは、隣接して平行に配線され、それぞれに流
れる電流の向きは互いに逆方向である。従って、電源ラ
イン１ｇと接地ライン３ｇとの間の相互インダクタンス
は、電源ライン１ｇと接地ライン３ｇとの間隔に反比例
し、平行区間の長さに比例する。そこで、電源ライン１
ｇと接地ライン３ｇとの間隔を小さくし、平行区間を長
くすることにより、相互インダクタンスを増加させるこ
とができ、上述の各実施例で増加させることができる、
電源ライン及び接地ラインそれぞれのインダクタンス
（主に自己インダクタンス）に加えることができる。そ
のため、この半導体集積回路装置は、電源ライン１ｇ及
び接地ライン３ｇのＬＣフィルタの効果を大きくするこ
とができ、電磁障害対策を向上させることができる。
【００６２】
【発明の効果】本発明の第１，２，６発明に係る半導体
集積回路装置によれば、ＡＣ電源からのノイズ及びＣＭ
ＯＳトランジスタの貫通電流によるノイズ等を吸収する
ことができる。
【００６３】第３発明に係る半導体集積回路装置によれ
ば、ＡＣ電源からのノイズ及び特に発振回路に含まれる
ＣＭＯＳトランジスタの貫通電流によるノイズ等を吸収
することができる。
【００６４】第４，５，７〜９発明に係る半導体集積回
路装置によれば、ＡＣ電源からのノイズ及び特にクロッ
ク発生回路に含まれるＣＭＯＳトランジスタの貫通電流
によるノイズ等を吸収することができる。
【図面の簡単な説明】
【図１】 第１実施例に係る半導体集積回路装置の配置
図である。
【図２】 図１に示す半導体集積回路装置の等価回路を
示す回路図である。
【図３】 第２実施例に係る半導体集積回路装置の配置
図である。
【図４】 第３実施例に係る半導体集積回路装置の配置
図である。
【図５】 図４に示す半導体集積回路装置の発振回路に
係る等価回路を示す回路図である。
【図６】 第４実施例に係る半導体集積回路装置の配置
図である。
【図７】 図６に示す半導体集積回路装置の、回路群及
びクロック発生回路に係る等価回路を示す回路図であ
る。
【図８】 第５実施例に係る半導体集積回路装置の配置
図である。
【図９】 第６実施例に係る半導体集積回路装置の配置
図である。
【図１０】 図９に示す半導体集積回路装置の、回路群
及びクロック発生回路に係る等価回路を示す回路図であ
る。
【図１１】 第７実施例に係る半導体集積回路装置の配
置図である。
【図１２】 従来の半導体集積回路装置の配置図であ
る。
【図１３】 図１２に示した半導体集積回路装置の等価
回路を示す回路図である。
【図１４】 電源ラインに付加されるインダクタンス及
び容量を等価的に示した回路図である。
【符号の説明】
１ａ，１ｂ，１ｃ，１ｄ，１ｅ，１ｆ，１ｇ 電源ライ
ン、２ 電源端子パッド、３ａ，３ｂ，３ｃ，３ｄ，３
ｅ，３ｆ，３ｇ 接地ライン、４ 接地端子パッド、
５，５ａ 回路群、５ｂ ＣＰＵ、６ 発振回路、７
クロック発生回路、８ バス、９ 端子パッド、１００
ノイズ発生源、Ｃ，ＺC 容量、Ｌ，Ｚ L インダク
タンス。

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 ＣＰＵを含む回路群と、該回路群を囲む
    ように配線されたバスと、該バスの外側に配置された端
    子パッドとを備えた半導体集積回路装置において、 その寄生インダクタンスを増加させるべく引き回された
    部分を有する、固定電位の端子パッドから前記回路群へ
    至る固定電位ラインを備えることを特徴とする半導体集
    積回路装置。
  2. 【請求項２】 固定電位ラインは、回路群の周囲を引き
    回された請求項１記載の半導体集積回路装置。
  3. 【請求項３】 ＣＰＵを含む回路群と、該回路群を囲む
    ように配線されたバスと、該バスの外側に配置された端
    子パッドと、パルスを発生する発振回路と、該発振回路
    が発生したパルスからシステムクロックを作成するクロ
    ック発生回路とを備えた半導体集積回路装置において、 その寄生インダクタンスを増加させるべく引き回された
    部分を有する、固定電位の端子パッドから前記発振回路
    へ至る固定電位ラインを備えることを特徴とする半導体
    集積回路装置。
  4. 【請求項４】 ＣＰＵを含む回路群と、該回路群を囲む
    ように配線されたバスと、該バスの外側に配置された端
    子パッドと、パルスを発生する発振回路と、該発振回路
    が発生したパルスからシステムクロックを作成するクロ
    ック発生回路とを備えた半導体集積回路装置において、 その寄生インダクタンスを増加させるべく引き回された
    部分を有する、固定電位の端子パッドから前記クロック
    発生回路へ至る固定電位ラインを備えることを特徴とす
    る半導体集積回路装置。
  5. 【請求項５】 固定電位ラインは、回路群の周囲を引き
    回された請求項３又は４記載の半導体集積回路装置。
  6. 【請求項６】 固定電位ラインは、回路群の周囲を１／
    ４周より多く引き回された請求項２又は５記載の半導体
    集積回路装置。
  7. 【請求項７】 ＣＰＵを含む回路群と、該回路群を囲む
    ように配線されたバスと、該バスの外側に配置された端
    子パッドと、パルスを発生する発振回路と、該発振回路
    が発生したパルスからシステムクロックを作成するクロ
    ック発生回路とを備えた半導体集積回路装置において、 その寄生インダクタンスを増加させるべく前記回路群の
    内部を経由した、固定電位の端子パッドから前記クロッ
    ク発生回路へ至る固定電位ラインを備えることを特徴と
    する半導体集積回路装置。
  8. 【請求項８】 ＣＰＵを含む回路群と、該回路群を囲む
    ように配線されたバスと、該バスの外側に配置された端
    子パッドと、パルスを発生する発振回路と、該発振回路
    が発生したパルスからシステムクロックを作成するクロ
    ック発生回路とを備えた半導体集積回路装置において、 一方が他方と相隣し平行になった状態でクロック発生回
    路へ接続された、第１固定電位端子パッドから前記クロ
    ック発生回路へ至る第１固定電位ラインと、第２固定電
    位端子パッドから前記クロック発生回路へ至る第２固定
    電位ラインとを備えることを特徴とする半導体集積回路
    装置。
  9. 【請求項９】 少なくとも一方の全長の１／２より長い
    部分が他方と相隣し平行になった請求項８記載の半導体
    集積回路装置。
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