JPH08292936A - マルチプレクサ、集積プロセッサ、および信号マルチプレクサ - Google Patents
マルチプレクサ、集積プロセッサ、および信号マルチプレクサInfo
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- JPH08292936A JPH08292936A JP7270008A JP27000895A JPH08292936A JP H08292936 A JPH08292936 A JP H08292936A JP 7270008 A JP7270008 A JP 7270008A JP 27000895 A JP27000895 A JP 27000895A JP H08292936 A JPH08292936 A JP H08292936A
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Abstract
(57)【要約】
【課題】 パーソナル情報デバイスのデータ集中視覚集
中および音声集中要求に対処する回路を用いる集積プロ
セッサを単一のモノリシック回路上に製造する。 【解決手段】 集積プロセッサ１０はＣＰＵコア１４、
メモリコントローラ１６および種々の周辺装置を含んで
万能かつ高性能となる。周波数の異なるクロック信号を
発生するための複数のフェイズロックドループを含むク
ロック制御装置２６を設けて種々のサブシステムを適切
にクロックするためプロセッサの電力消費は小さい。ク
ロック制御装置が種々のサブシステムに与えるクロック
信号は１つの水晶発振器入力信号から引出される。電力
管理装置２４がプロセッサ内に組み入れられ、種々のサ
ブシステムへのクロック信号の周波数および／または適
用を制御しかつその他の電力管理機能を制御する。プロ
セッサのピン数はプロセッサの所望の機能性に応じてあ
る外部ピンを選択的に多重化するので最小となる。
中および音声集中要求に対処する回路を用いる集積プロ
セッサを単一のモノリシック回路上に製造する。 【解決手段】 集積プロセッサ１０はＣＰＵコア１４、
メモリコントローラ１６および種々の周辺装置を含んで
万能かつ高性能となる。周波数の異なるクロック信号を
発生するための複数のフェイズロックドループを含むク
ロック制御装置２６を設けて種々のサブシステムを適切
にクロックするためプロセッサの電力消費は小さい。ク
ロック制御装置が種々のサブシステムに与えるクロック
信号は１つの水晶発振器入力信号から引出される。電力
管理装置２４がプロセッサ内に組み入れられ、種々のサ
ブシステムへのクロック信号の周波数および／または適
用を制御しかつその他の電力管理機能を制御する。プロ
セッサのピン数はプロセッサの所望の機能性に応じてあ
る外部ピンを選択的に多重化するので最小となる。
Description
【０００１】
【発明の分野】本発明はコンピュータシステムに関し、
より特定的には、２つ以上の信号組を集積プロセッサの
出力上に配置された１つの組のピンに多重化するための
装置に関する。
より特定的には、２つ以上の信号組を集積プロセッサの
出力上に配置された１つの組のピンに多重化するための
装置に関する。
【０００２】
【関連技術の説明】製造業者たちは、ますます多くの回
路を単一のモノリシック半導体基板または「チップ」の
上に設けることができることを立証している。本明細書
中ではパーソナル情報デバイス（「ＰＩＤ」）と称され
るポータブルデータ処理システムの出現により、単一の
チップ上にさらに多くの回路を設ける必要に迫られてい
る。本明細書中で規定するものとしては、ＰＩＤは、ポ
ケットパーソナルコンピュータ（ＰＣ）、ディジタル補
助装置（テストユニット、メータなど）、「スマート」
電話、および電子カレンダー、オーガナイザ、ブックレ
ット等のＣＰＵを基本としたいかなるポータブルシステ
ムも含む。
路を単一のモノリシック半導体基板または「チップ」の
上に設けることができることを立証している。本明細書
中ではパーソナル情報デバイス（「ＰＩＤ」）と称され
るポータブルデータ処理システムの出現により、単一の
チップ上にさらに多くの回路を設ける必要に迫られてい
る。本明細書中で規定するものとしては、ＰＩＤは、ポ
ケットパーソナルコンピュータ（ＰＣ）、ディジタル補
助装置（テストユニット、メータなど）、「スマート」
電話、および電子カレンダー、オーガナイザ、ブックレ
ット等のＣＰＵを基本としたいかなるポータブルシステ
ムも含む。
【０００３】現代のＰＩＤは典型的に、機能的にはデー
タ集中、視覚集中および／または音声集中を必要とす
る。たとえば、ポケットパーソナルコンピュータは、デ
ータ集中機能を含む拡張データ計算を行なうことが要求
されるかもしれない。さらに、ポケットパーソナルコン
ピュータはまた、たとえば、視覚集中機能が必要である
詳細かつオブジェクト配向であるディスプレイが要求さ
れるかもしれない。他方スマート電話には音声集中機能
が必要であり、必ずしも視覚および／またはデータ集中
機能は要求されないだろう。したがって、ＰＩＤアプリ
ケーションという広範囲にわたる使用が意図される集積
プロセッサシステムは、これら３つのタイプの機能性す
べてを提供するために必要なサブシステムを含まねばな
らない。
タ集中、視覚集中および／または音声集中を必要とす
る。たとえば、ポケットパーソナルコンピュータは、デ
ータ集中機能を含む拡張データ計算を行なうことが要求
されるかもしれない。さらに、ポケットパーソナルコン
ピュータはまた、たとえば、視覚集中機能が必要である
詳細かつオブジェクト配向であるディスプレイが要求さ
れるかもしれない。他方スマート電話には音声集中機能
が必要であり、必ずしも視覚および／またはデータ集中
機能は要求されないだろう。したがって、ＰＩＤアプリ
ケーションという広範囲にわたる使用が意図される集積
プロセッサシステムは、これら３つのタイプの機能性す
べてを提供するために必要なサブシステムを含まねばな
らない。
【０００４】上記の技術的特徴に加え、ＰＩＤのための
集積プロセッサはまた、外形の小さなパッケージ内で低
電力で動作せねばならず、低コストで利用できることが
好ましい。不運にも、たとえば集積プロセッサのピンカ
ウントを減ずることによりコストを削減しようとする
と、集積プロセッサの何らかの望ましいサブシステムを
排除する必要があるかもしれず、したがって機能性およ
び／または性能を制限することになる。何らかのサブシ
ステムを組入れたり、またはさまざまな異なる水晶発振
器回路を用いてさまざまなサブシステムをクロックする
必要が生じると、電力消費に関しても同様に逆効果がも
たらされるかもしれない。万能性、小型、低電力消費、
かつ低コストを維持する一方で適切な性能を獲得する、
ＰＩＤのための集積プロセッサは概して入手不能であ
る。
集積プロセッサはまた、外形の小さなパッケージ内で低
電力で動作せねばならず、低コストで利用できることが
好ましい。不運にも、たとえば集積プロセッサのピンカ
ウントを減ずることによりコストを削減しようとする
と、集積プロセッサの何らかの望ましいサブシステムを
排除する必要があるかもしれず、したがって機能性およ
び／または性能を制限することになる。何らかのサブシ
ステムを組入れたり、またはさまざまな異なる水晶発振
器回路を用いてさまざまなサブシステムをクロックする
必要が生じると、電力消費に関しても同様に逆効果がも
たらされるかもしれない。万能性、小型、低電力消費、
かつ低コストを維持する一方で適切な性能を獲得する、
ＰＩＤのための集積プロセッサは概して入手不能であ
る。
【０００５】したがって、データ集中、視覚集中および
／または音声集中ＰＩＤアプリケーションに適用可能
な、高性能かつ万能性のある集積プロセッサが望まし
い。このような集積プロセッサはさらに、小型、低電力
消費、および低コストという特徴を有するべきものであ
る。
／または音声集中ＰＩＤアプリケーションに適用可能
な、高性能かつ万能性のある集積プロセッサが望まし
い。このような集積プロセッサはさらに、小型、低電力
消費、および低コストという特徴を有するべきものであ
る。
【０００６】
【発明の概要】上記の問題は概ね、本発明に従う高度に
集積された低電力の集積プロセッサにより解決される。
この集積プロセッサは単一のモノリシック回路上に製造
され、今日のＰＩＤのデータ集中、視覚集中、および音
声集中要求を受け入れる回路を用いる。重要なことは、
この集積プロセッサはＣＰＵコア、メモリコントロー
ラ、およびさまざまな周辺装置を含んで万能性および高
性能という機能を達成することである。周波数の異なる
クロック信号を発生して集積プロセッサのさまざまなサ
ブシステムを適切にクロックするための複数のフェイズ
ロックドループを含むクロック制御装置を設けることに
より、集積プロセッサの電力消費は低減する。クロック
制御装置によりさまざまなサブシステムに与えられるク
ロック信号は、単一の水晶発振器入力信号から引出され
る。必要な外部水晶発振器回路は１つだけであるため、
電力消費は実質的に減じられる。電力管理装置がさらに
集積プロセッサ内に組込まれ、さまざまなサブシステム
へのクロック信号の周波数および／または適用を制御
し、また電力管理に関連するその他の機能を制御する。
集積プロセッサのピンカウントは最終的に、集積プロセ
ッサの望ましい機能性次第で選択的にいくつかの外部ピ
ンの多重化を行なうことにより、最小になる。あるユー
ザ定義モードでは、外部ピンはＣＧＡ ＬＣＤコントロ
ーラといった内部ビデオコントローラに割り当てられ
る。別のモードでは、外部ピンは集積プロセッサのＣＰ
Ｕローカルバスの選択されたラインへの外部インタフェ
ースを設けるように割り当てられる。さらに別のモード
では、外部ピンは集積プロセッサのＩＳＡ型バスといっ
た周辺バスの選択されたラインへの外部インタフェース
を設けるように割り当てられる。集積プロセッサの全ピ
ンカウントを最小にする一方で、集積プロセッサの万能
性がこのようにして有利にも達成される。
集積された低電力の集積プロセッサにより解決される。
この集積プロセッサは単一のモノリシック回路上に製造
され、今日のＰＩＤのデータ集中、視覚集中、および音
声集中要求を受け入れる回路を用いる。重要なことは、
この集積プロセッサはＣＰＵコア、メモリコントロー
ラ、およびさまざまな周辺装置を含んで万能性および高
性能という機能を達成することである。周波数の異なる
クロック信号を発生して集積プロセッサのさまざまなサ
ブシステムを適切にクロックするための複数のフェイズ
ロックドループを含むクロック制御装置を設けることに
より、集積プロセッサの電力消費は低減する。クロック
制御装置によりさまざまなサブシステムに与えられるク
ロック信号は、単一の水晶発振器入力信号から引出され
る。必要な外部水晶発振器回路は１つだけであるため、
電力消費は実質的に減じられる。電力管理装置がさらに
集積プロセッサ内に組込まれ、さまざまなサブシステム
へのクロック信号の周波数および／または適用を制御
し、また電力管理に関連するその他の機能を制御する。
集積プロセッサのピンカウントは最終的に、集積プロセ
ッサの望ましい機能性次第で選択的にいくつかの外部ピ
ンの多重化を行なうことにより、最小になる。あるユー
ザ定義モードでは、外部ピンはＣＧＡ ＬＣＤコントロ
ーラといった内部ビデオコントローラに割り当てられ
る。別のモードでは、外部ピンは集積プロセッサのＣＰ
Ｕローカルバスの選択されたラインへの外部インタフェ
ースを設けるように割り当てられる。さらに別のモード
では、外部ピンは集積プロセッサのＩＳＡ型バスといっ
た周辺バスの選択されたラインへの外部インタフェース
を設けるように割り当てられる。集積プロセッサの全ピ
ンカウントを最小にする一方で、集積プロセッサの万能
性がこのようにして有利にも達成される。
【０００７】１つの実施例において、集積プロセッサシ
ステムはＣＰＵローカルバスに接続されるＣＰＵコアと
メモリコントローラとを含む。集積プロセッサはさら
に、バスインタフェース装置、プログラマブルタイマ、
ダイレクトメモリアクセス（ＤＭＡ）コントローラ、割
込コントローラ、リアルタイムクロック、ビデオコント
ローラ、並列／直列ポートおよびＰＣＭＣＩＡコントロ
ーラを含む、周辺相互接続バスに結合される選択された
周辺装置の組を含む。ＣＰＵコア、バスインタフェース
装置、ＤＭＡコントローラ、プログラマブルタイマ、直
列ポートおよびビデオコントローラは各々、集積プロセ
ッサ内で実現されるクロック制御装置が発生する異なる
クロック信号によりクロックされる。クロック制御装置
は上記のサブシステムを駆動する、周波数の異なるクロ
ック信号を発生する。クロック制御装置は単一の水晶発
振器の入力から動作する。クロック制御装置内で単一の
水晶発振器入力を受取るように結合されるのは、１つま
たはそれ以上の周波数逓倍器および分周器を含む周波数
シンセサイザである。好ましい実施例に従えば、各周波
数逓倍器はフェイズロックドループ回路を含む。クロッ
ク制御装置は、単一の入力周波数から、ＣＰＵローカル
バスおよび周辺相互接続バスに接続されるさまざまなな
回路を動作するのに必要な、複数の異なるクロック周波
数を合成する。
ステムはＣＰＵローカルバスに接続されるＣＰＵコアと
メモリコントローラとを含む。集積プロセッサはさら
に、バスインタフェース装置、プログラマブルタイマ、
ダイレクトメモリアクセス（ＤＭＡ）コントローラ、割
込コントローラ、リアルタイムクロック、ビデオコント
ローラ、並列／直列ポートおよびＰＣＭＣＩＡコントロ
ーラを含む、周辺相互接続バスに結合される選択された
周辺装置の組を含む。ＣＰＵコア、バスインタフェース
装置、ＤＭＡコントローラ、プログラマブルタイマ、直
列ポートおよびビデオコントローラは各々、集積プロセ
ッサ内で実現されるクロック制御装置が発生する異なる
クロック信号によりクロックされる。クロック制御装置
は上記のサブシステムを駆動する、周波数の異なるクロ
ック信号を発生する。クロック制御装置は単一の水晶発
振器の入力から動作する。クロック制御装置内で単一の
水晶発振器入力を受取るように結合されるのは、１つま
たはそれ以上の周波数逓倍器および分周器を含む周波数
シンセサイザである。好ましい実施例に従えば、各周波
数逓倍器はフェイズロックドループ回路を含む。クロッ
ク制御装置は、単一の入力周波数から、ＣＰＵローカル
バスおよび周辺相互接続バスに接続されるさまざまなな
回路を動作するのに必要な、複数の異なるクロック周波
数を合成する。
【０００８】複数のフェイズロックドループ回路は、電
力管理装置（ＰＭＵ）で述べる予め定められた電力管理
アルゴリズムに従って制御される。電力管理装置はシス
テムの活性状態を示す信号を受取るように結合される。
非活性状態の間またはソフトウェアにより選択可能なユ
ーザの定義によるときには、ＰＭＵはある電力管理状態
から別の状態へと変化する。一般的に電力管理状態が変
化すると、結果として電力管理装置からクロック制御装
置に与えられるさまざまなイネーブル信号のアサーショ
ンに変化が生じる。イネーブル信号は選択的に、クロッ
ク制御装置内のフェイズロックドループ回路の能動化お
よび電力節約のための選択されたクロック信号のゲーテ
ィングを制御する。
力管理装置（ＰＭＵ）で述べる予め定められた電力管理
アルゴリズムに従って制御される。電力管理装置はシス
テムの活性状態を示す信号を受取るように結合される。
非活性状態の間またはソフトウェアにより選択可能なユ
ーザの定義によるときには、ＰＭＵはある電力管理状態
から別の状態へと変化する。一般的に電力管理状態が変
化すると、結果として電力管理装置からクロック制御装
置に与えられるさまざまなイネーブル信号のアサーショ
ンに変化が生じる。イネーブル信号は選択的に、クロッ
ク制御装置内のフェイズロックドループ回路の能動化お
よび電力節約のための選択されたクロック信号のゲーテ
ィングを制御する。
【０００９】本発明のその他の目的および利点は、添付
の図面を参照し以下の詳細な説明を読むことにより明ら
かになるであろう。
の図面を参照し以下の詳細な説明を読むことにより明ら
かになるであろう。
【００１０】本発明はさまざまな修正形および代替形が
適用される可能性があるが、その特定的な実施例が例示
として図面に示され、以下に詳細に説明される。しかし
ながら、図面および詳細な説明は本発明を開示された特
定的な形式に制限することを意図するものではなく、反
対に前掲の特許請求の範囲に規定される本発明の精神お
よび範囲内での修正形、等価物および代替形を包含する
ことを意図するものである。
適用される可能性があるが、その特定的な実施例が例示
として図面に示され、以下に詳細に説明される。しかし
ながら、図面および詳細な説明は本発明を開示された特
定的な形式に制限することを意図するものではなく、反
対に前掲の特許請求の範囲に規定される本発明の精神お
よび範囲内での修正形、等価物および代替形を包含する
ことを意図するものである。
【００１１】
【発明の説明】図面を参照して、図１は単一のモノリシ
ック半導体基板上に製造されるさまざまなサブシステム
を含む集積プロセッサ１０のブロック図である。この実
施例では、集積プロセッサ１０はＣＰＵローカルバス１
２を介してメモリコントローラ１６に結合されるＣＰＵ
コア１４を含む。ＣＰＵコア１４は、予め定められた命
令セットを実現し、本明細書中で規定するものとして
は、とりわけＡＬＵ、制御／タイミング装置およびさま
ざまなレジスタという基本的な特徴を有するいかなる中
央処理装置コアも含むデータ処理装置である。例示のＣ
ＰＵコアは、アドバンスト・マイクロ・ディバイシズ・
インコーポレイテッド（Advanced Micro Devices Inc.
）により製造されるＡｍ３８６ＳＸＬＶマイクロプロ
セッサのコアを含む。ＣＰＵコア１４は、集積プロセッ
サ１０のその他のサブシステムと同様、好ましくは、相
補形金属酸化物半導体（ＣＭＯＳ）技術に従って処理さ
れる。
ック半導体基板上に製造されるさまざまなサブシステム
を含む集積プロセッサ１０のブロック図である。この実
施例では、集積プロセッサ１０はＣＰＵローカルバス１
２を介してメモリコントローラ１６に結合されるＣＰＵ
コア１４を含む。ＣＰＵコア１４は、予め定められた命
令セットを実現し、本明細書中で規定するものとして
は、とりわけＡＬＵ、制御／タイミング装置およびさま
ざまなレジスタという基本的な特徴を有するいかなる中
央処理装置コアも含むデータ処理装置である。例示のＣ
ＰＵコアは、アドバンスト・マイクロ・ディバイシズ・
インコーポレイテッド（Advanced Micro Devices Inc.
）により製造されるＡｍ３８６ＳＸＬＶマイクロプロ
セッサのコアを含む。ＣＰＵコア１４は、集積プロセッ
サ１０のその他のサブシステムと同様、好ましくは、相
補形金属酸化物半導体（ＣＭＯＳ）技術に従って処理さ
れる。
【００１２】メモリコントローラ１６は、システムメモ
リ１８とＣＰＵローカルバス１２との間のデータの転送
を調整し、相対アドレス、指標アドレスおよび／または
ページアドレス技術を利用し得る。１つの実施例では、
メモリコントローラ１６はランダムアクセスメモリ（Ｄ
ＲＡＭまたはＳＲＡＭ）または読出専用メモリ（ＲＯ
Ｍ）のいずれかをサポートするように構成される。メモ
リコントローラ１６は好ましくはＣＰＵコア１４と同期
的に動作してＣＰＵローカルバス１２を介したシステム
メモリへのおよびシステムメモリからの最大転送帯域幅
を確保し、ページレジスタを備えたＥＭＳ互換メモリマ
ッピングシステムを採用し得る。
リ１８とＣＰＵローカルバス１２との間のデータの転送
を調整し、相対アドレス、指標アドレスおよび／または
ページアドレス技術を利用し得る。１つの実施例では、
メモリコントローラ１６はランダムアクセスメモリ（Ｄ
ＲＡＭまたはＳＲＡＭ）または読出専用メモリ（ＲＯ
Ｍ）のいずれかをサポートするように構成される。メモ
リコントローラ１６は好ましくはＣＰＵコア１４と同期
的に動作してＣＰＵローカルバス１２を介したシステム
メモリへのおよびシステムメモリからの最大転送帯域幅
を確保し、ページレジスタを備えたＥＭＳ互換メモリマ
ッピングシステムを採用し得る。
【００１３】集積プロセッサ１０はまた、ＣＰＵローカ
ルバス１２と周辺相互接続バス２０との間に結合された
バスインタフェース装置２２を含む。バスインタフェー
ス装置２２はＣＰＵローカルバス１２と周辺相互接続バ
ス２０との間のデータおよびアドレス信号の転送を制御
するためのインタフェースとして設けられる。バスイン
タフェース装置２２の適切なさまざまな構成は周知のと
おりである。
ルバス１２と周辺相互接続バス２０との間に結合された
バスインタフェース装置２２を含む。バスインタフェー
ス装置２２はＣＰＵローカルバス１２と周辺相互接続バ
ス２０との間のデータおよびアドレス信号の転送を制御
するためのインタフェースとして設けられる。バスイン
タフェース装置２２の適切なさまざまな構成は周知のと
おりである。
【００１４】好ましい実施例では、周辺相互接続バス２
０は、ＩＳＡ（産業標準アーキテクチャ）型のバスとし
て製造される。しかしながら、周辺相互接続バス２０
は、その代わりとして、たとえばＥＩＳＡ（拡張産業標
準アーキテクチャ）バス構成またはＰＣＩ（周辺コンポ
ーネントインタフェース）バス構成を含むさまざまなそ
の他のバス構成に従って実現可能であることが理解され
る。
０は、ＩＳＡ（産業標準アーキテクチャ）型のバスとし
て製造される。しかしながら、周辺相互接続バス２０
は、その代わりとして、たとえばＥＩＳＡ（拡張産業標
準アーキテクチャ）バス構成またはＰＣＩ（周辺コンポ
ーネントインタフェース）バス構成を含むさまざまなそ
の他のバス構成に従って実現可能であることが理解され
る。
【００１５】いくつかのＡＴ互換周辺装置がさらに集積
プロセッサ１０内に組入れられる。特定的には、ＤＭＡ
コントローラ２８、タイマ３０、並列／直列ポート３
２、ビデオコントローラ３４、割込コントローラ４０、
リアルタイムクロック（ＲＴＣ）４１、およびＰＣＭＣ
ＩＡコントローラ４２が例示として周辺相互接続バス２
０に結合される。これら周辺装置の各々は、別個の形式
として周知であり、したがって、簡潔化かつ明確化のた
め、各々の説明はこの明細書中では以下のとおり簡単に
行なう。
プロセッサ１０内に組入れられる。特定的には、ＤＭＡ
コントローラ２８、タイマ３０、並列／直列ポート３
２、ビデオコントローラ３４、割込コントローラ４０、
リアルタイムクロック（ＲＴＣ）４１、およびＰＣＭＣ
ＩＡコントローラ４２が例示として周辺相互接続バス２
０に結合される。これら周辺装置の各々は、別個の形式
として周知であり、したがって、簡潔化かつ明確化のた
め、各々の説明はこの明細書中では以下のとおり簡単に
行なう。
【００１６】ＤＭＡコントローラ２８が設けられて、集
積プロセッサ１０の外部に結合され得るたとえば大量記
憶装置（すなわちディスクドライブ、ＣＤ−ＲＯＭ装置
等）といったさまざまなＩ／Ｏ周辺装置とシステムメモ
リ１８との間のデータ転送を独立して制御する。１つの
実現化例においては、ＤＭＡコントローラ２８は、アド
バンスト・マイクロ・ディバイシズ・インコーポレイテ
ッド製造の１対のカスケード結合タイプＡｍ８２３７Ａ
ＤＭＡコントローラと機能的に互換性がある。
積プロセッサ１０の外部に結合され得るたとえば大量記
憶装置（すなわちディスクドライブ、ＣＤ−ＲＯＭ装置
等）といったさまざまなＩ／Ｏ周辺装置とシステムメモ
リ１８との間のデータ転送を独立して制御する。１つの
実現化例においては、ＤＭＡコントローラ２８は、アド
バンスト・マイクロ・ディバイシズ・インコーポレイテ
ッド製造の１対のカスケード結合タイプＡｍ８２３７Ａ
ＤＭＡコントローラと機能的に互換性がある。
【００１７】タイマ３０が提供されて、ワンショット機
能およびプログラマブルレート機能といった汎用タイミ
ング機能を制御する。１実施例では、タイマ３０は機能
的に、アドバンスト・マイクロ・ディバイシズ・インコ
ーポレイテッドにより製造される８２５３タイプのプロ
グラマブルインタバルタイマと互換性がある。
能およびプログラマブルレート機能といった汎用タイミ
ング機能を制御する。１実施例では、タイマ３０は機能
的に、アドバンスト・マイクロ・ディバイシズ・インコ
ーポレイテッドにより製造される８２５３タイプのプロ
グラマブルインタバルタイマと互換性がある。
【００１８】並列／直列ポート３２は、並列ポートおよ
び直列ポート両方を含む。１実施例では、並列ポートは
機能的にＰＳ／２並列ポートと互換性があり、直列ポー
トは機能的にタイプ１６４５０のＵＡＲＴと互換性があ
る。
び直列ポート両方を含む。１実施例では、並列ポートは
機能的にＰＳ／２並列ポートと互換性があり、直列ポー
トは機能的にタイプ１６４５０のＵＡＲＴと互換性があ
る。
【００１９】ビデオコントローラ３４が与えられて、液
晶ディスプレイ（ＬＣＤ）といった外部接続されるディ
スプレイ装置を制御する。好ましい実施例では、ビデオ
コントローラ３４はＣＧＡ互換ＬＣＤコントローラとし
て構成される。
晶ディスプレイ（ＬＣＤ）といった外部接続されるディ
スプレイ装置を制御する。好ましい実施例では、ビデオ
コントローラ３４はＣＧＡ互換ＬＣＤコントローラとし
て構成される。
【００２０】割込コントローラ４０が提供されて、さま
ざまな割込ソースが発生する割込信号を中心部でソート
し、優先順位をつけ、制御する。１実施例では、割込コ
ントローラ４０は、アドバンスト・マイクロ・ディバイ
シズ・インコーポレイテッドにより製造される１対のカ
スケード結合タイプ８２５９割込コントローラと機能的
に互換性がある。
ざまな割込ソースが発生する割込信号を中心部でソート
し、優先順位をつけ、制御する。１実施例では、割込コ
ントローラ４０は、アドバンスト・マイクロ・ディバイ
シズ・インコーポレイテッドにより製造される１対のカ
スケード結合タイプ８２５９割込コントローラと機能的
に互換性がある。
【００２１】リアルタイムクロック４１が設けられて時
刻といった計時機能を維持し、１４６８１８Ａタイプ互
換ＲＴＣを用いて実現され得る。最後に、ＰＣＭＣＩＡ
コントローラ４２が設けられて外部接続されるＰＣＭＣ
ＩＡ互換拡張カードに対処する。
刻といった計時機能を維持し、１４６８１８Ａタイプ互
換ＲＴＣを用いて実現され得る。最後に、ＰＣＭＣＩＡ
コントローラ４２が設けられて外部接続されるＰＣＭＣ
ＩＡ互換拡張カードに対処する。
【００２２】上記のＡＴ互換周辺装置に加え、図１は最
後に、集積プロセッサ１０内の電力管理装置（ＰＭＵ）
２４およびクロック制御装置２６を示す。図２との関連
で以下に詳細に説明するように、クロック制御装置２６
は、集積プロセッサ１０に関連するさまざまなサブシス
テムをクロックするための複数の異なるクロック信号を
発生するように構成される。より特定的には、動作の
間、クロック制御装置２６は、ＣＰＵコア１４をクロッ
クするためのＣＰＵクロック、バスインタフェース装置
２２をクロックするための周辺バスクロック信号、並列
／直列ポート３２の直列ポートをクロックするためのＵ
ＡＲＴクロック信号、ビデオコントローラ３４をクロッ
クするためのＣＧＡクロック信号、タイマ３０をクロッ
クするためのタイマクロック信号、外部接続されるキー
ボード（図示せず）をクロックするためのキーボードク
ロック信号、およびＤＭＡコントローラ２８をクロック
するためのＤＭＡクロック信号を発生する。クロック制
御装置２６は、外部水晶発振器回路（図示せず）から集
積プロセッサ１０に与えられ得る、「ＣＬＯＣＫ Ｉ
Ｎ」と明示される単一のクロック基準信号からこれらの
クロック信号を引出す。すべてのサブシステムに必要な
クロック信号を発生するためには外部水晶発振器ソース
が１つだけ要求されるため、（複数の水晶発振器回路が
用いられる場合と比較して）全体としての電力消費は実
質的に低減されるだろう。
後に、集積プロセッサ１０内の電力管理装置（ＰＭＵ）
２４およびクロック制御装置２６を示す。図２との関連
で以下に詳細に説明するように、クロック制御装置２６
は、集積プロセッサ１０に関連するさまざまなサブシス
テムをクロックするための複数の異なるクロック信号を
発生するように構成される。より特定的には、動作の
間、クロック制御装置２６は、ＣＰＵコア１４をクロッ
クするためのＣＰＵクロック、バスインタフェース装置
２２をクロックするための周辺バスクロック信号、並列
／直列ポート３２の直列ポートをクロックするためのＵ
ＡＲＴクロック信号、ビデオコントローラ３４をクロッ
クするためのＣＧＡクロック信号、タイマ３０をクロッ
クするためのタイマクロック信号、外部接続されるキー
ボード（図示せず）をクロックするためのキーボードク
ロック信号、およびＤＭＡコントローラ２８をクロック
するためのＤＭＡクロック信号を発生する。クロック制
御装置２６は、外部水晶発振器回路（図示せず）から集
積プロセッサ１０に与えられ得る、「ＣＬＯＣＫ Ｉ
Ｎ」と明示される単一のクロック基準信号からこれらの
クロック信号を引出す。すべてのサブシステムに必要な
クロック信号を発生するためには外部水晶発振器ソース
が１つだけ要求されるため、（複数の水晶発振器回路が
用いられる場合と比較して）全体としての電力消費は実
質的に低減されるだろう。
【００２３】包括的には、電力管理装置２４は、集積プ
ロセッサ１０を採用するシステムが消費する全体の電力
を管理するために与えられる。１実施例では、電力管理
装置２４はさまざまなシステムの活性状態をモニタし、
それに応答して、クロック制御装置２６によるさまざま
なクロック信号の発生および適用を制御する１組のイネ
ーブル信号および「ＣＹＣＬＥ ＴＹＰＥ」と示された
制御信号を発生する。クロック制御装置２６に関する詳
細および電力管理装置２４の実施例は、以下図２−４と
の関連で説明する。
ロセッサ１０を採用するシステムが消費する全体の電力
を管理するために与えられる。１実施例では、電力管理
装置２４はさまざまなシステムの活性状態をモニタし、
それに応答して、クロック制御装置２６によるさまざま
なクロック信号の発生および適用を制御する１組のイネ
ーブル信号および「ＣＹＣＬＥ ＴＹＰＥ」と示された
制御信号を発生する。クロック制御装置２６に関する詳
細および電力管理装置２４の実施例は、以下図２−４と
の関連で説明する。
【００２４】図２を参照すれば、クロック制御装置２６
のブロック図が示される。クロック制御装置２６は、所
与の周波数のクロック基準信号（すなわちＣＬＯＣＫ
ＩＮ）を受取り、その信号に応答して周波数の異なる複
数のクロック信号を発生し集積プロセッサ１０のさまざ
まなサブシステムをクロックするようにされた周波数シ
ンセサイザを含む。周波数シンセサイザは、１つまたは
それ以上の周波数逓倍器、１つまたはそれ以上の分周器
または周波数逓倍器と分周器との組合せを含む。好まし
い実施例では、各周波数逓倍器はフェイズロックドルー
プを含む。
のブロック図が示される。クロック制御装置２６は、所
与の周波数のクロック基準信号（すなわちＣＬＯＣＫ
ＩＮ）を受取り、その信号に応答して周波数の異なる複
数のクロック信号を発生し集積プロセッサ１０のさまざ
まなサブシステムをクロックするようにされた周波数シ
ンセサイザを含む。周波数シンセサイザは、１つまたは
それ以上の周波数逓倍器、１つまたはそれ以上の分周器
または周波数逓倍器と分周器との組合せを含む。好まし
い実施例では、各周波数逓倍器はフェイズロックドルー
プを含む。
【００２５】したがって、図２では第１、第２および第
３のフェイズロックドループ回路９２、９４および９６
を示す。第１のフェイズロックドループ９２に関連する
周波数乗算ファクタは、第２のフェイズロックドループ
９４および第３のフェイズロックドループ９６に関連す
る乗算ファクタと異なる可能性がある。たとえば、１つ
の実施例では、第１のフェイズロックドループ９２の乗
算ファクタは４５であり、たとえばおよそ３２ＫＨｚの
入力クロック周波数は乗算されて１．４７４ＭＨｚの出
力が第１のフェイズロックドループ９２から発生され
る。第２のフェイズロックドループ９４は、たとえば２
５の乗算ファクタで構成されて１．４７４ＭＨｚの入力
周波数を３６．８６４ＭＨｚに増大する。
３のフェイズロックドループ回路９２、９４および９６
を示す。第１のフェイズロックドループ９２に関連する
周波数乗算ファクタは、第２のフェイズロックドループ
９４および第３のフェイズロックドループ９６に関連す
る乗算ファクタと異なる可能性がある。たとえば、１つ
の実施例では、第１のフェイズロックドループ９２の乗
算ファクタは４５であり、たとえばおよそ３２ＫＨｚの
入力クロック周波数は乗算されて１．４７４ＭＨｚの出
力が第１のフェイズロックドループ９２から発生され
る。第２のフェイズロックドループ９４は、たとえば２
５の乗算ファクタで構成されて１．４７４ＭＨｚの入力
周波数を３６．８６４ＭＨｚに増大する。
【００２６】図２に示され以下で説明されるその他の分
周器と同様、第１の分周器９８は１つまたはそれ以上の
計数装置を採用するディジタル回路である。分周器は、
たとえば直列接続されるフリップフロップといった双安
定マルチバイブレータを用いて実現可能である。１つの
実施例では、第１の分周器９８は１４という除数と関連
付けられ、したがって３６．８６４ＭＨｚという周波数
を有する第１の分周器９８への入力信号は結果としてお
よそ２．６３ＭＨｚという出力信号として発生されるこ
とになる。
周器と同様、第１の分周器９８は１つまたはそれ以上の
計数装置を採用するディジタル回路である。分周器は、
たとえば直列接続されるフリップフロップといった双安
定マルチバイブレータを用いて実現可能である。１つの
実施例では、第１の分周器９８は１４という除数と関連
付けられ、したがって３６．８６４ＭＨｚという周波数
を有する第１の分周器９８への入力信号は結果としてお
よそ２．６３ＭＨｚという出力信号として発生されるこ
とになる。
【００２７】第１の分周器９８からの２．６３ＭＨｚの
出力信号の周波数は、プログラム可能な乗算ファクタの
組に従い第３のフェイズロックドループ９６により乗算
可能である。したがって、プログラマブルスピードクロ
ック（ＰＳ ＣＬＫ）と表記される第３のフェイズロッ
クドループ９６の出力は、さまざまなプログラム可能な
クロック周波数でセットできる。第３のフェイズロック
ドループ９６のソフトウェアのプログラムの可能性は、
周辺相互接続バス２０に結合された構成レジスタ１００
を通して得ることができる。１つの実現化の例では、第
３のフェイズロックドループ９６はプログラムされて４
０ＭＨｚ、５０ＭＨｚ、６６ＭＨｚ、または８０ＭＨｚ
のいずれかの周波数のプログラマブルスピードクロック
（ＰＳＣＬＫ）を発生し得る。
出力信号の周波数は、プログラム可能な乗算ファクタの
組に従い第３のフェイズロックドループ９６により乗算
可能である。したがって、プログラマブルスピードクロ
ック（ＰＳ ＣＬＫ）と表記される第３のフェイズロッ
クドループ９６の出力は、さまざまなプログラム可能な
クロック周波数でセットできる。第３のフェイズロック
ドループ９６のソフトウェアのプログラムの可能性は、
周辺相互接続バス２０に結合された構成レジスタ１００
を通して得ることができる。１つの実現化の例では、第
３のフェイズロックドループ９６はプログラムされて４
０ＭＨｚ、５０ＭＨｚ、６６ＭＨｚ、または８０ＭＨｚ
のいずれかの周波数のプログラマブルスピードクロック
（ＰＳＣＬＫ）を発生し得る。
【００２８】第３のフェイズロックドループ回路９６の
出力に結合されるのは、ダイナミッククロックスイッチ
ング回路１０２である。スイッチング回路１０２はま
た、第２のフェイズロックドループ回路９４からの出力
信号（ＬＳ ＣＬＫ）を受取るように結合される。電力
管理装置２４から受取るＣＹＣＬＥ ＴＹＰＥ信号次第
で（図１参照）、スイッチング回路１０２はＰＳ ＣＬ
Ｋ信号またはＬＳ ＣＬＫ信号のいずれかをＣＰＵクロ
ックスイッチ１０４におよび第２の分周器１０６に結合
する。以下さらに詳細に説明するように、ＣＰＵ ＴＹ
ＰＥ信号は、ＣＰＵローカルバス１２の現在のバスサイ
クルが、ローカルバス１２上に存在する装置にまたは周
辺相互接続バス２０上に存在する装置に導かれているの
かどうかを示す。
出力に結合されるのは、ダイナミッククロックスイッチ
ング回路１０２である。スイッチング回路１０２はま
た、第２のフェイズロックドループ回路９４からの出力
信号（ＬＳ ＣＬＫ）を受取るように結合される。電力
管理装置２４から受取るＣＹＣＬＥ ＴＹＰＥ信号次第
で（図１参照）、スイッチング回路１０２はＰＳ ＣＬ
Ｋ信号またはＬＳ ＣＬＫ信号のいずれかをＣＰＵクロ
ックスイッチ１０４におよび第２の分周器１０６に結合
する。以下さらに詳細に説明するように、ＣＰＵ ＴＹ
ＰＥ信号は、ＣＰＵローカルバス１２の現在のバスサイ
クルが、ローカルバス１２上に存在する装置にまたは周
辺相互接続バス２０上に存在する装置に導かれているの
かどうかを示す。
【００２９】ＣＰＵクロックスイッチ１０４は、電力管
理装置２４からのイネーブル信号ＣＰＵ ＣＬＫ ＥＮ
ＡＢＬＥに応答して、スイッチング回路１０２からの出
力信号ＰＳ／ＬＳ ＣＬＫを選択的にゲーティングする
ことができる電子スイッチである。ＣＰＵクロックスイ
ッチ１０４が能動化されると、ＰＳ／ＣＬＫ信号はＣＰ
Ｕクロック信号ＣＰＵ ＣＬＫとして与えられる。もし
（ＣＰＵ ＣＬＫ）ＥＮＡＢＬＥ信号がデアサートされ
ると、ＣＰＵクロック信号はゲートオフされる。以下で
さらに説明するように、ＣＰＵクロック信号は電力を節
約するためにある電力管理状態の間はゲートオフされて
もよい。
理装置２４からのイネーブル信号ＣＰＵ ＣＬＫ ＥＮ
ＡＢＬＥに応答して、スイッチング回路１０２からの出
力信号ＰＳ／ＬＳ ＣＬＫを選択的にゲーティングする
ことができる電子スイッチである。ＣＰＵクロックスイ
ッチ１０４が能動化されると、ＰＳ／ＣＬＫ信号はＣＰ
Ｕクロック信号ＣＰＵ ＣＬＫとして与えられる。もし
（ＣＰＵ ＣＬＫ）ＥＮＡＢＬＥ信号がデアサートされ
ると、ＣＰＵクロック信号はゲートオフされる。以下で
さらに説明するように、ＣＰＵクロック信号は電力を節
約するためにある電力管理状態の間はゲートオフされて
もよい。
【００３０】第２の分周器１０６が設けられて、バスイ
ンタフェース装置２２（図１）をクロックする周辺バス
クロック信号Ｐ．ＢＵＳ ＣＬＫを発生する。周辺バス
クロック信号は、バスインタフェース装置２２により周
辺相互接続バス２０で実行されるサイクルのタイミング
を制御する。１つの実施例では、第２の分周器１０６は
除数２と関連する。なお、周辺バスクロック信号により
クロックされ、周辺相互接続バス２０を駆動する、バス
インタフェース装置２２内の制御回路は、周辺相互接続
バス２０上に存在するスレーブを含むサイクルの間のみ
活性状態である。したがって、ＣＰＵ ＴＹＰＥ信号に
より制御されるスイッチング回路１０２にしたがって、
周辺相互接続バス２０でバスインタフェース装置２２が
実行するマスタサイクルは、ＬＳ ＣＬＫ信号の周波数
の２分の１である信号でクロックされる。さらに、その
ような電力節約のためのサイクルの間は、ＣＰＵ ＣＬ
Ｋ信号の周波数は同様にスケールダウンされる（すなわ
ち、ＬＳ ＣＬＫ信号の周波数に下げられる）。
ンタフェース装置２２（図１）をクロックする周辺バス
クロック信号Ｐ．ＢＵＳ ＣＬＫを発生する。周辺バス
クロック信号は、バスインタフェース装置２２により周
辺相互接続バス２０で実行されるサイクルのタイミング
を制御する。１つの実施例では、第２の分周器１０６は
除数２と関連する。なお、周辺バスクロック信号により
クロックされ、周辺相互接続バス２０を駆動する、バス
インタフェース装置２２内の制御回路は、周辺相互接続
バス２０上に存在するスレーブを含むサイクルの間のみ
活性状態である。したがって、ＣＰＵ ＴＹＰＥ信号に
より制御されるスイッチング回路１０２にしたがって、
周辺相互接続バス２０でバスインタフェース装置２２が
実行するマスタサイクルは、ＬＳ ＣＬＫ信号の周波数
の２分の１である信号でクロックされる。さらに、その
ような電力節約のためのサイクルの間は、ＣＰＵ ＣＬ
Ｋ信号の周波数は同様にスケールダウンされる（すなわ
ち、ＬＳ ＣＬＫ信号の周波数に下げられる）。
【００３１】図２はさらに、電力管理装置２４からの対
応するイネーブル信号に応答して、第１、第２および第
３のフェイズロックドループ９２−９６を選択的に能動
化するためのフェイズロックループイネーブルラインの
組を図示する。特定的には、ライン１４０が提供されて
イネーブル信号を受取り第１のフェイズロックドループ
９２および第２のフェイズロックドループ９４を能動化
し、第２のライン１４１が提供されてイネーブル信号を
受取り第３のフェイズロックドループ９６を能動化す
る。ＣＬＯＣＫ ＩＮ信号を受取るライン１４３と第２
のフェイズロックドループ９４との間に結合されている
のは、第１のフェイズロックドループ９２の能動化の
後、第２のフェイズロックドループ９４の能動化におい
て遅延をもたらすための第１の遅延回路１０８である。
フェイズロックドループ回路９２および９４のタイミン
グを適切に行なって動作させるために、遅延１０８は低
速イネーブル信号ＬＳ ＰＬＬ ＥＮＡＢＬＥにより第
１のフェイズロックドループ９２と同時に活性化され
る。低速イネーブル信号はまたゲート１１０の１つの入
力に送られて第２のフェイズロックドループ回路９４を
遅延し活性化する。第３のフェイズロックドループ回路
９６の活性化は、第２のフェイズロックドループ回路９
４が能動化された後ある期間第２の遅延回路１１２によ
り同じ態様で遅延される（すなわちライン１４１での対
応するイネーブル信号がまたアサートされた場合）。こ
のようにして、ＰＭＵ２４から送られる２つのイネーブ
ル信号が用いられて、ＬＳ ＰＬＬおよびＨＳ ＰＬＬ
ＥＮＡＢＬＥ信号に従って、第１、第２および第３の
フェイズロックドループ回路９２−９６を能動化する。
応するイネーブル信号に応答して、第１、第２および第
３のフェイズロックドループ９２−９６を選択的に能動
化するためのフェイズロックループイネーブルラインの
組を図示する。特定的には、ライン１４０が提供されて
イネーブル信号を受取り第１のフェイズロックドループ
９２および第２のフェイズロックドループ９４を能動化
し、第２のライン１４１が提供されてイネーブル信号を
受取り第３のフェイズロックドループ９６を能動化す
る。ＣＬＯＣＫ ＩＮ信号を受取るライン１４３と第２
のフェイズロックドループ９４との間に結合されている
のは、第１のフェイズロックドループ９２の能動化の
後、第２のフェイズロックドループ９４の能動化におい
て遅延をもたらすための第１の遅延回路１０８である。
フェイズロックドループ回路９２および９４のタイミン
グを適切に行なって動作させるために、遅延１０８は低
速イネーブル信号ＬＳ ＰＬＬ ＥＮＡＢＬＥにより第
１のフェイズロックドループ９２と同時に活性化され
る。低速イネーブル信号はまたゲート１１０の１つの入
力に送られて第２のフェイズロックドループ回路９４を
遅延し活性化する。第３のフェイズロックドループ回路
９６の活性化は、第２のフェイズロックドループ回路９
４が能動化された後ある期間第２の遅延回路１１２によ
り同じ態様で遅延される（すなわちライン１４１での対
応するイネーブル信号がまたアサートされた場合）。こ
のようにして、ＰＭＵ２４から送られる２つのイネーブ
ル信号が用いられて、ＬＳ ＰＬＬおよびＨＳ ＰＬＬ
ＥＮＡＢＬＥ信号に従って、第１、第２および第３の
フェイズロックドループ回路９２−９６を能動化する。
【００３２】フェイズロックドループ９４が能動化され
ると、たとえば３６．８６４ＭＨｚの低速クロックＬＳ
ＣＬＫが、第３の分周器１１４、第４の分周器１１
６、第５の分周器１１８、第６の分周器１２０および第
７の分周器１２２と表記されるさまざまな並列接続され
た分周器に与えられる。各分周器はその他の分周器と異
なる除算ファクタを有することが可能であり、たとえば
第３の分周器１１４は、たとえば低速クロックを３６．
８６４ＭＨｚからおよそ９．２ＭＨｚに低減してキーボ
ードクロック信号を発生するために４で除算される。第
４の分周器１１６がまた４で除算されて９．２ＭＨｚの
ＤＭＡコントローラクロック信号を発生する分周器であ
ることが可能であり、一方第５の分周器１１８がたとえ
ば３１という除数と関連して１．１８９ＭＨｚのタイマ
クロック信号を発生することが可能である。第６の分周
器１２０は、たとえば２０で除算する除算ファクタを有
してたとえば１．８４ＭＨｚのＵＡＲＴクロック信号を
発生することができる。第４の分周器１１６からのＤＭ
Ａクロック出力および第３の分周器１１４からのキーボ
ードクロック出力は、それぞれＤＭＡクロックスイッチ
１２４およびキーボードクロックスイッチ１２６により
選択的に能動化また不能化が可能である。キーボードク
ロックイネーブル（ＫＥＹＢＤ ＣＬＫ ＥＮＡＢＬ
Ｅ）およびＤＭＡクロックイネーブル（ＤＭＡ ＣＬＫ
ＥＮＡＢＬＥ）がまた電力管理装置２４から与えられ
て、さまざまな電力管理状態の間それぞれのクロックを
選択的にゲーティングする。
ると、たとえば３６．８６４ＭＨｚの低速クロックＬＳ
ＣＬＫが、第３の分周器１１４、第４の分周器１１
６、第５の分周器１１８、第６の分周器１２０および第
７の分周器１２２と表記されるさまざまな並列接続され
た分周器に与えられる。各分周器はその他の分周器と異
なる除算ファクタを有することが可能であり、たとえば
第３の分周器１１４は、たとえば低速クロックを３６．
８６４ＭＨｚからおよそ９．２ＭＨｚに低減してキーボ
ードクロック信号を発生するために４で除算される。第
４の分周器１１６がまた４で除算されて９．２ＭＨｚの
ＤＭＡコントローラクロック信号を発生する分周器であ
ることが可能であり、一方第５の分周器１１８がたとえ
ば３１という除数と関連して１．１８９ＭＨｚのタイマ
クロック信号を発生することが可能である。第６の分周
器１２０は、たとえば２０で除算する除算ファクタを有
してたとえば１．８４ＭＨｚのＵＡＲＴクロック信号を
発生することができる。第４の分周器１１６からのＤＭ
Ａクロック出力および第３の分周器１１４からのキーボ
ードクロック出力は、それぞれＤＭＡクロックスイッチ
１２４およびキーボードクロックスイッチ１２６により
選択的に能動化また不能化が可能である。キーボードク
ロックイネーブル（ＫＥＹＢＤ ＣＬＫ ＥＮＡＢＬ
Ｅ）およびＤＭＡクロックイネーブル（ＤＭＡ ＣＬＫ
ＥＮＡＢＬＥ）がまた電力管理装置２４から与えられ
て、さまざまな電力管理状態の間それぞれのクロックを
選択的にゲーティングする。
【００３３】ライン１４１でイネーブル信号をデアサー
トすることにより、第３のフェイズロックドループ９６
をターンオフして、ＣＰＵクロックおよび周辺バスクロ
ックを完全に非活性化することができる。第１および第
２のフェイズロックドループ９２、９４がライン１４０
でのイネーブル信号のデアサートの際に非活性化され
て、結果としてＣＰＵおよび周辺バスクロックのターン
オフのみならず、クロック制御装置２６が発生するその
他すべてのクロックのターンオフをもたらすことができ
る。したがって、ライン１４０でのイネーブル信号のデ
アサートは、１つの実施例に従えば、キーボードクロッ
ク（ＫＥＹＢＤ ＣＬＫ）、ＤＭＡクロック（ＤＭＡ
ＣＬＫ）、タイマクロック（ＴＩＭＥＲ ＣＬＫ）、Ｕ
ＡＲＴクロック（ＵＡＲＴ ＣＬＫ）、およびビデオク
ロック（ＶＩＤＥＯ ＣＬＫ）をターンオフすることが
できる。
トすることにより、第３のフェイズロックドループ９６
をターンオフして、ＣＰＵクロックおよび周辺バスクロ
ックを完全に非活性化することができる。第１および第
２のフェイズロックドループ９２、９４がライン１４０
でのイネーブル信号のデアサートの際に非活性化され
て、結果としてＣＰＵおよび周辺バスクロックのターン
オフのみならず、クロック制御装置２６が発生するその
他すべてのクロックのターンオフをもたらすことができ
る。したがって、ライン１４０でのイネーブル信号のデ
アサートは、１つの実施例に従えば、キーボードクロッ
ク（ＫＥＹＢＤ ＣＬＫ）、ＤＭＡクロック（ＤＭＡ
ＣＬＫ）、タイマクロック（ＴＩＭＥＲ ＣＬＫ）、Ｕ
ＡＲＴクロック（ＵＡＲＴ ＣＬＫ）、およびビデオク
ロック（ＶＩＤＥＯ ＣＬＫ）をターンオフすることが
できる。
【００３４】第３のイネーブルライン１４２はＡＮＤゲ
ート１３０に結合された形で示される。ゲート１３０か
らの出力は、ビデオイネーブル信号（ＶＩＤ ＰＬＬ
ＥＮＡＢＬＥ）を介して第４のフェイズロックドループ
回路１２８を能動化する。第４のフェイズロックドルー
プ回路１２８は、ビデオイネーブル信号のアサーション
の際に、第７の分周器１２２の出力から結果として発生
するクロック周波数を増大する。低速クロック周波数を
例示として３６．８６４と仮定すれば、第７の分周器１
２２からの周波数は２．０４８ＭＨｚである。１つの実
現化例では、第４のフェイズロックドループ回路１２８
は、例示の２．０４８ＭＨｚをたとえば１４という乗算
ファクタで乗算して２８．６７ＭＨｚの信号を発生す
る。例示の２８．６７ＭＨｚという出力周波数は次に、
たとえば２で除算する除算ファクタを有する第８の分周
器１３２により除算されて、１４．７４６ＭＨｚのビデ
オクロック信号を発生することができる。なお、第４の
フェイズロックドループ１２８の能動化は第２のフェイ
ズロックドループ９４の能動化と同じ態様で第１の回路
１０８により遅延される。
ート１３０に結合された形で示される。ゲート１３０か
らの出力は、ビデオイネーブル信号（ＶＩＤ ＰＬＬ
ＥＮＡＢＬＥ）を介して第４のフェイズロックドループ
回路１２８を能動化する。第４のフェイズロックドルー
プ回路１２８は、ビデオイネーブル信号のアサーション
の際に、第７の分周器１２２の出力から結果として発生
するクロック周波数を増大する。低速クロック周波数を
例示として３６．８６４と仮定すれば、第７の分周器１
２２からの周波数は２．０４８ＭＨｚである。１つの実
現化例では、第４のフェイズロックドループ回路１２８
は、例示の２．０４８ＭＨｚをたとえば１４という乗算
ファクタで乗算して２８．６７ＭＨｚの信号を発生す
る。例示の２８．６７ＭＨｚという出力周波数は次に、
たとえば２で除算する除算ファクタを有する第８の分周
器１３２により除算されて、１４．７４６ＭＨｚのビデ
オクロック信号を発生することができる。なお、第４の
フェイズロックドループ１２８の能動化は第２のフェイ
ズロックドループ９４の能動化と同じ態様で第１の回路
１０８により遅延される。
【００３５】次に図３を参照すれば、電力管理装置２４
の１つの実現化例のブロック図がさらに詳細に示され
る。電力管理装置２４が周辺相互接続バス２０およびク
ロック制御装置２６に接続されて示される。前述のとお
り、電力管理装置２４はさまざまなシステムの活性状態
をモニタし、それに応答して、クロック制御装置２６が
合成するさまざまなクロック信号の発生および適用を制
御するイネーブル信号およびＣＹＣＬＥ ＴＹＰＥ制御
信号を発生する。以下の説明および添付の図面は、電力
管理装置２４の１つの特定的な構成に関する詳細な説明
を含むが、その代わりとして、集積プロセッサ１０がさ
まざまなその他の特定的な電力管理アルゴリズムに従い
動作する電力管理装置を採用することが可能であること
が理解される。
の１つの実現化例のブロック図がさらに詳細に示され
る。電力管理装置２４が周辺相互接続バス２０およびク
ロック制御装置２６に接続されて示される。前述のとお
り、電力管理装置２４はさまざまなシステムの活性状態
をモニタし、それに応答して、クロック制御装置２６が
合成するさまざまなクロック信号の発生および適用を制
御するイネーブル信号およびＣＹＣＬＥ ＴＹＰＥ制御
信号を発生する。以下の説明および添付の図面は、電力
管理装置２４の１つの特定的な構成に関する詳細な説明
を含むが、その代わりとして、集積プロセッサ１０がさ
まざまなその他の特定的な電力管理アルゴリズムに従い
動作する電力管理装置を採用することが可能であること
が理解される。
【００３６】電力管理装置２４は、さまざまな予め定め
られたシステムのイベントが発生するかしないか次第
で、複数の電力管理状態の間で遷移するように構成され
る電力管理状態マシン３５６を含む。図４は、電力管理
状態マシン３５６に関連する状態を示す状態推移図であ
る。クロック制御装置２６に与えられるさまざまなイネ
ーブル信号のアサーションは、電力管理装置３５６の特
定的な状態次第である。特定的な詳細な説明を以下に続
ける。
られたシステムのイベントが発生するかしないか次第
で、複数の電力管理状態の間で遷移するように構成され
る電力管理状態マシン３５６を含む。図４は、電力管理
状態マシン３５６に関連する状態を示す状態推移図であ
る。クロック制御装置２６に与えられるさまざまなイネ
ーブル信号のアサーションは、電力管理装置３５６の特
定的な状態次第である。特定的な詳細な説明を以下に続
ける。
【００３７】電力管理装置２４は、予め定められたシス
テムのイベントを示す選択された信号（「ＳＹＳ． Ｍ
ＯＮＩＴＯＲ ＳＩＧＳ．」と示される）をモニタする
ためのシステムモニタ３７４を含む。そういったイベン
トの例は、何らかのアドレスへのＩ／Ｏデコード、ＤＭ
Ａ要求、割込、および状態信号における変化である。図
３および４は、１つの実施例に従って、５つの状態遷移
カウンタ３６２−３７０および６つの電力管理状態４８
０−４９０を含む。５つのカウンタは、全速カウンタ３
６２、低速カウンタ３６４、ドーズカウンタ３６６、ス
リープカウンタ３６８およびサスペンドカウンタ３７０
として示され、６つの電力管理状態は、全速４８０、低
速４８２、ドーズ４８４、スリープ４８６、サスペンド
４８８およびオフ４９０として示される。以下さらに詳
細に説明するように、各電力管理状態は、予め定められ
た態様で（ユーザまたはシステムの設計者によりプログ
ラム可能である）、クロック制御装置２６に与えられる
イネーブル信号を駆動する。各カウンタは、対応する電
力管理状態に関連するタイムアウト期間を制御する。所
与のタイムアウト期間が終了すると電力管理状態マシン
は低電力管理状態に遷移する。たとえば、全速カウンタ
３６２のタイムアウトが終了すると、全速状態４８０か
ら低速状態４８２への遷移が生じ、低速カウンタ３６４
のタイムアウトが終了すると低速状態４８２からドーズ
状態４８４へと遷移し、以降同様である。なお、システ
ムモニタ３７４により検出される何らかの予め定められ
たシステムのイベントが発生すると、各カウンタはリセ
ットされ、そのような検出が電力管理状態マシン３５６
を全速状態４８０に遷移させる。さらに、全速カウンタ
３６２に関連するタイムアウト期間は、低速カウンタ３
６４のタイムアウト期間よりも短く、低速カウンタ３６
４に関連するタイムアウト期間はドーズカウンタ３６６
のタイムアウト期間よりも短く、以降も同様である。好
ましい実施例では、各カウンタに関連するタイムアウト
期間は、デコーダ３６０を介してプログラムされ得る。
さらにマスクレジスタ３７２をセットしてシステムモニ
タ３７４による選択されたシステムの活性状態の検出を
マスクできる。付け加えて、電力管理状態マシン３５６
の状態は、電力管理状態レジスタ３５８のソフトウェア
制御を介して直接変化させることができる。
テムのイベントを示す選択された信号（「ＳＹＳ． Ｍ
ＯＮＩＴＯＲ ＳＩＧＳ．」と示される）をモニタする
ためのシステムモニタ３７４を含む。そういったイベン
トの例は、何らかのアドレスへのＩ／Ｏデコード、ＤＭ
Ａ要求、割込、および状態信号における変化である。図
３および４は、１つの実施例に従って、５つの状態遷移
カウンタ３６２−３７０および６つの電力管理状態４８
０−４９０を含む。５つのカウンタは、全速カウンタ３
６２、低速カウンタ３６４、ドーズカウンタ３６６、ス
リープカウンタ３６８およびサスペンドカウンタ３７０
として示され、６つの電力管理状態は、全速４８０、低
速４８２、ドーズ４８４、スリープ４８６、サスペンド
４８８およびオフ４９０として示される。以下さらに詳
細に説明するように、各電力管理状態は、予め定められ
た態様で（ユーザまたはシステムの設計者によりプログ
ラム可能である）、クロック制御装置２６に与えられる
イネーブル信号を駆動する。各カウンタは、対応する電
力管理状態に関連するタイムアウト期間を制御する。所
与のタイムアウト期間が終了すると電力管理状態マシン
は低電力管理状態に遷移する。たとえば、全速カウンタ
３６２のタイムアウトが終了すると、全速状態４８０か
ら低速状態４８２への遷移が生じ、低速カウンタ３６４
のタイムアウトが終了すると低速状態４８２からドーズ
状態４８４へと遷移し、以降同様である。なお、システ
ムモニタ３７４により検出される何らかの予め定められ
たシステムのイベントが発生すると、各カウンタはリセ
ットされ、そのような検出が電力管理状態マシン３５６
を全速状態４８０に遷移させる。さらに、全速カウンタ
３６２に関連するタイムアウト期間は、低速カウンタ３
６４のタイムアウト期間よりも短く、低速カウンタ３６
４に関連するタイムアウト期間はドーズカウンタ３６６
のタイムアウト期間よりも短く、以降も同様である。好
ましい実施例では、各カウンタに関連するタイムアウト
期間は、デコーダ３６０を介してプログラムされ得る。
さらにマスクレジスタ３７２をセットしてシステムモニ
タ３７４による選択されたシステムの活性状態の検出を
マスクできる。付け加えて、電力管理状態マシン３５６
の状態は、電力管理状態レジスタ３５８のソフトウェア
制御を介して直接変化させることができる。
【００３８】したがって、システムが非活性状態である
間（システムモニタ３７４が検出するシステムイベント
が発生しないことにより決定する）、電力管理状態マシ
ン３５６は低電力管理状態へとシーケンシャルに遷移す
る。システムイベントの発生がモニタされると、状態マ
シン３５６は全速モード４８０に戻る。所望される電力
管理状態の数次第で、５つよりも多くのまたは５つより
も少ないカウンタを電力管理装置２４内に採用すること
ができる。図３および４は単に例として５つのカウンタ
および６つの電力管理状態を示すものである。
間（システムモニタ３７４が検出するシステムイベント
が発生しないことにより決定する）、電力管理状態マシ
ン３５６は低電力管理状態へとシーケンシャルに遷移す
る。システムイベントの発生がモニタされると、状態マ
シン３５６は全速モード４８０に戻る。所望される電力
管理状態の数次第で、５つよりも多くのまたは５つより
も少ないカウンタを電力管理装置２４内に採用すること
ができる。図３および４は単に例として５つのカウンタ
および６つの電力管理状態を示すものである。
【００３９】システムモニタ３７４はさらに、バスの
「詮索」またはモニタ技術を利用して現在のサイクルが
周辺相互接続バス２０上にある周辺装置へのアクセスに
対応するかどうかを判断するように構成される。システ
ムモニタ３７４がそのようなサイクルを検出すると、Ｃ
ＹＣＬＥ ＴＹＰＥ信号が駆動され、スイッチング回路
（図２）がＬＳ ＣＬＫ信号を選択する。ＣＰＵローカ
ルバス１２に限定されるサイクルの間、スイッチング回
路１０２はＰＳ ＣＬＫ信号を選択する。
「詮索」またはモニタ技術を利用して現在のサイクルが
周辺相互接続バス２０上にある周辺装置へのアクセスに
対応するかどうかを判断するように構成される。システ
ムモニタ３７４がそのようなサイクルを検出すると、Ｃ
ＹＣＬＥ ＴＹＰＥ信号が駆動され、スイッチング回路
（図２）がＬＳ ＣＬＫ信号を選択する。ＣＰＵローカ
ルバス１２に限定されるサイクルの間、スイッチング回
路１０２はＰＳ ＣＬＫ信号を選択する。
【００４０】電力管理装置２４のシステムモニタは最終
的に、ＤＭＡコントローラ２８（図１）に関連するＤＭ
Ａ ＲＥＱおよびＡＥＮをモニタし、もしＤＭＡ ＲＥ
Ｑ（ＤＭＡ要求）信号またはＡＥＮ（アドレスイネーブ
ル）信号のいずれかがアサートされた場合に、選択的に
ＤＭＡクロックイネーブル信号（ＤＭＡ ＣＬＫ ＥＮ
ＡＢＬＥ）をアサートするように構成される。当業者
は、これらの信号は係属中のまたは現在のＤＭＡ動作を
示すものであることを理解するであろう。図１−３に示
すように、ＤＭＡ ＣＬＫ ＥＮＡＢＬＥ信号はＤＭＡ
コントローラ２８へのＤＭＡ ＣＬＫ信号の適用を制御
して、もしＤＭＡ動作が係属中でなくまたは発生してい
るのでなければ、ＤＭＡ ＣＬＫ信号が電力管理状態マ
シン３５６の現在の状態にかかわらずＤＭＡコントロー
ラ２８からゲーティングされるだろう。電力はこのよう
にして節約される。
的に、ＤＭＡコントローラ２８（図１）に関連するＤＭ
Ａ ＲＥＱおよびＡＥＮをモニタし、もしＤＭＡ ＲＥ
Ｑ（ＤＭＡ要求）信号またはＡＥＮ（アドレスイネーブ
ル）信号のいずれかがアサートされた場合に、選択的に
ＤＭＡクロックイネーブル信号（ＤＭＡ ＣＬＫ ＥＮ
ＡＢＬＥ）をアサートするように構成される。当業者
は、これらの信号は係属中のまたは現在のＤＭＡ動作を
示すものであることを理解するであろう。図１−３に示
すように、ＤＭＡ ＣＬＫ ＥＮＡＢＬＥ信号はＤＭＡ
コントローラ２８へのＤＭＡ ＣＬＫ信号の適用を制御
して、もしＤＭＡ動作が係属中でなくまたは発生してい
るのでなければ、ＤＭＡ ＣＬＫ信号が電力管理状態マ
シン３５６の現在の状態にかかわらずＤＭＡコントロー
ラ２８からゲーティングされるだろう。電力はこのよう
にして節約される。
【００４１】以下の表Ｉは、１つの実施例に従う、各動
作状態の間の電力管理状態マシン３５６によるさまざま
なクロック信号の制御を示す。表Ｉは、上記のさまざま
な電力管理状態で規定されるイネーブル信号の、さまざ
まなクロック信号に対する効果を示す。したがって、以
下のように、さまざまな電力管理状態の間、あるクロッ
ク信号の発生はプログラム可能であることが注目され
る。
作状態の間の電力管理状態マシン３５６によるさまざま
なクロック信号の制御を示す。表Ｉは、上記のさまざま
な電力管理状態で規定されるイネーブル信号の、さまざ
まなクロック信号に対する効果を示す。したがって、以
下のように、さまざまな電力管理状態の間、あるクロッ
ク信号の発生はプログラム可能であることが注目され
る。
【００４２】
【表１】
【００４３】上の表に示すように、図４の全速状態４８
０の間、すべてのフェイズロックドループが能動化され
る。スイッチング回路１０２による高速クロック（ＰＳ
ＣＬＫ）へのダイナミックスイッチングは、メモリ、
ローカルバスおよびＣＰＵコアのアイドルサイクルの間
可能である。このことによりＣＰＵコア１４は最適性能
のための最大周波数で実行できる。その他すべてのバス
サイクルはスイッチング回路１０２により低速クロック
にスイッチされる。このことにより低速のＩＳＡサイク
ル（すなわち周辺バスサイクル）の実行およびそれに対
応してＣＰＵクロックを減速して電力を低減することが
もたらされる。
０の間、すべてのフェイズロックドループが能動化され
る。スイッチング回路１０２による高速クロック（ＰＳ
ＣＬＫ）へのダイナミックスイッチングは、メモリ、
ローカルバスおよびＣＰＵコアのアイドルサイクルの間
可能である。このことによりＣＰＵコア１４は最適性能
のための最大周波数で実行できる。その他すべてのバス
サイクルはスイッチング回路１０２により低速クロック
にスイッチされる。このことにより低速のＩＳＡサイク
ル（すなわち周辺バスサイクル）の実行およびそれに対
応してＣＰＵクロックを減速して電力を低減することが
もたらされる。
【００４４】低速状態では、ＣＰＵクロック、ＤＭＡク
ロックおよび内部システムクロック（周辺バスクロッ
ク）は、プログラム可能な低減された速度で動作する。
なお、ＣＰＵクロック信号、周辺バスクロック信号、お
よびＤＭＡクロック信号の周波数は、スイッチ１０４、
１２４および第２の分周器１０６内の選択的に制御可能
な分周器回路により低減され得る。低速状態の間の可能
な最高のＣＰＵクロック速度は、例示として９．２ＭＨ
ｚである。高速クロック（ＰＳ ＣＬＫ）へのダイナミ
ックスイッチングは許可されない。任意的に、第３のフ
ェイズロックドループ回路９６をさらなる電力節約のた
めにこのモードで閉じることができる。
ロックおよび内部システムクロック（周辺バスクロッ
ク）は、プログラム可能な低減された速度で動作する。
なお、ＣＰＵクロック信号、周辺バスクロック信号、お
よびＤＭＡクロック信号の周波数は、スイッチ１０４、
１２４および第２の分周器１０６内の選択的に制御可能
な分周器回路により低減され得る。低速状態の間の可能
な最高のＣＰＵクロック速度は、例示として９．２ＭＨ
ｚである。高速クロック（ＰＳ ＣＬＫ）へのダイナミ
ックスイッチングは許可されない。任意的に、第３のフ
ェイズロックドループ回路９６をさらなる電力節約のた
めにこのモードで閉じることができる。
【００４５】ドーズ状態の間、ＣＰＵクロック（低速お
よび高速）は、ＤＭＡクロックおよび周辺バスクロック
とともに停止される。ビデオ、キーボード、およびタイ
マクロックはデフォルトにより能動化されるが、ターン
オフがプログラム可能であるだろう。これらのクロック
の動作を可能とすることにより、ビデオコントローラ３
４に結合されたＬＣＤディスプレイは、リフレッシュを
続けることが可能であり、タイマおよびキーボード割込
を発生することが可能である。
よび高速）は、ＤＭＡクロックおよび周辺バスクロック
とともに停止される。ビデオ、キーボード、およびタイ
マクロックはデフォルトにより能動化されるが、ターン
オフがプログラム可能であるだろう。これらのクロック
の動作を可能とすることにより、ビデオコントローラ３
４に結合されたＬＣＤディスプレイは、リフレッシュを
続けることが可能であり、タイマおよびキーボード割込
を発生することが可能である。
【００４６】スリープ、サスペンドおよびオフ状態は、
ＣＰＵクロック、周辺バスクロック、ＤＭＡクロック、
およびキーボードクロックが各々オフとされるという点
において同様である。ビデオクロックおよびＵＡＲＴク
ロックのオンまたはオフはプログラムされ得る。
ＣＰＵクロック、周辺バスクロック、ＤＭＡクロック、
およびキーボードクロックが各々オフとされるという点
において同様である。ビデオクロックおよびＵＡＲＴク
ロックのオンまたはオフはプログラムされ得る。
【００４７】なお、電力管理装置２４のさまざまな状態
の間、集積プロセッサ１０の外部の電力−制御ピンは適
切に駆動され、そのため集積プロセッサ１０に接続され
る外部装置への電力は除去されるだろう。この制御はま
たプログラム可能であろう。
の間、集積プロセッサ１０の外部の電力−制御ピンは適
切に駆動され、そのため集積プロセッサ１０に接続され
る外部装置への電力は除去されるだろう。この制御はま
たプログラム可能であろう。
【００４８】さらに、クロック制御装置２６が発生する
さまざまなクロック信号の制御は、さまざまな代替の電
力管理アルゴリズムに従って達成し得る。たとえば、集
積プロセッサ１０は、同時係属中の、同一人に譲渡され
る、１９９５年１月３０日に出願された、オブライエン
（ 0′Brien ）らによる、特願平７−１２２６２の、
「コンピュータシステムのための電力管理ユニットおよ
びコンピュータシステム内の電力を管理するための方法
（Power Management System for an IntegratedProcess
or ）」と題される特許出願において述べられた電力管
理アルゴリズムに従って動作する電力管理装置を採用し
得る。この出願の全体をこの明細書中に引用により援用
する。次に図５を参照すれば、ユーザ定義外部バス構成
オプションに対応する、集積プロセッサ１０内の内部回
路の一部が示される。特定的には、集積プロセッサ１０
が用いられる特定的なＰＩＤ環境次第で、ユーザは任意
的にビデオコントローラモード（または「ＣＧＡモー
ド」）、ローカルバスモード、またはＩＳＡ（周辺バ
ス）バスモードを選択できる。図５の回路は、３つの入
力ポートおよび１つの出力ポートを有するマルチプレク
サ５５０を含む。１つの入力ポートはビデオコントロー
ラ３４からの選択されたラインの組５５２に接続され、
別の入力ポートは選択された周辺相互接続バスライン５
５４の組に接続され、さらに別の入力ポートは選択され
たＣＰＵローカルバス出力ライン５５６の組に接続され
る。マルチプレクサ５５０は、集積プロセッサ１０の外
部ピンに結合される、ライン５５２、５５４または５５
６のいずれかのうち１つの組を選択する。このようにし
てマルチプレクサ５５０は外部バス構成オプションをサ
ポートし、ビデオコントローラ３４、周辺相互接続バス
２０、またはローカルバス１２に関連する選択された信
号は集積プロセッサ１０の外部ピンに結合され得る。外
部ローカルバス周辺装置、外部ＩＳＡバス周辺装置、ま
たは外部ＣＧＡ ＬＣＤディスプレイ（ビデオＲＡＭを
備える）をこのようにして、特定的なアプリケーション
の要求次第で、任意的にサポートすることができる。
さまざまなクロック信号の制御は、さまざまな代替の電
力管理アルゴリズムに従って達成し得る。たとえば、集
積プロセッサ１０は、同時係属中の、同一人に譲渡され
る、１９９５年１月３０日に出願された、オブライエン
（ 0′Brien ）らによる、特願平７−１２２６２の、
「コンピュータシステムのための電力管理ユニットおよ
びコンピュータシステム内の電力を管理するための方法
（Power Management System for an IntegratedProcess
or ）」と題される特許出願において述べられた電力管
理アルゴリズムに従って動作する電力管理装置を採用し
得る。この出願の全体をこの明細書中に引用により援用
する。次に図５を参照すれば、ユーザ定義外部バス構成
オプションに対応する、集積プロセッサ１０内の内部回
路の一部が示される。特定的には、集積プロセッサ１０
が用いられる特定的なＰＩＤ環境次第で、ユーザは任意
的にビデオコントローラモード（または「ＣＧＡモー
ド」）、ローカルバスモード、またはＩＳＡ（周辺バ
ス）バスモードを選択できる。図５の回路は、３つの入
力ポートおよび１つの出力ポートを有するマルチプレク
サ５５０を含む。１つの入力ポートはビデオコントロー
ラ３４からの選択されたラインの組５５２に接続され、
別の入力ポートは選択された周辺相互接続バスライン５
５４の組に接続され、さらに別の入力ポートは選択され
たＣＰＵローカルバス出力ライン５５６の組に接続され
る。マルチプレクサ５５０は、集積プロセッサ１０の外
部ピンに結合される、ライン５５２、５５４または５５
６のいずれかのうち１つの組を選択する。このようにし
てマルチプレクサ５５０は外部バス構成オプションをサ
ポートし、ビデオコントローラ３４、周辺相互接続バス
２０、またはローカルバス１２に関連する選択された信
号は集積プロセッサ１０の外部ピンに結合され得る。外
部ローカルバス周辺装置、外部ＩＳＡバス周辺装置、ま
たは外部ＣＧＡ ＬＣＤディスプレイ（ビデオＲＡＭを
備える）をこのようにして、特定的なアプリケーション
の要求次第で、任意的にサポートすることができる。
【００４９】マルチプレクサ５５０はライン５６０でラ
ッチ５６６から与えられる制御信号により制御される。
ラッチ５６６は、システムリセット信号の立上がりエッ
ジで、ラインの組５６２および５６４での論理レベルを
ラッチする。入力ライン５６２および５６４の論理レベ
ルは、それぞれの電源および接地電位に結合される外部
受動プルアップまたはプルダウン抵抗器により決定され
る。ここに示す１つの例では、プルアップ抵抗器５６８
およびプルダウン抵抗器５７０は、入力ライン５６２お
よび５６４に結合される。このようにしてプルアップ抵
抗器５６８を用いてライン５６２を受動的に引上げ、一
方プルダウン抵抗器を用いてライン５６２を受動的に引
き下げる。プルアップ抵抗器５６８を入力ライン５６２
に接続する代わりに、異なる外部ピンモードを選択する
ために、ユーザが入力ライン５６２でプルダウン抵抗器
（点線で示される）を接続しおよび／またはプルアップ
抵抗器（点線で示される）を入力ライン５６４で接続す
ることができる。各入力ラインで選択的にプルアップま
たはプルダウン抵抗器を接続することにより、システム
の設計者は、マルチプレクサ５５０が選択する特定的な
ラインの組５５２、５５４または５５６を任意的に制御
して集積プロセッサ１０の対応する外部ピンの機能性を
制御することができる。なお、システムリセットに続い
て、ラッチ５６６のライン５６２および５６４に接続す
るピンを採用して、直列ポート信号ＲＴＳおよびＤＴＲ
といったその他の信号に対処し得る。このような状況で
は、ライン５６２および５６４はビデオコントローラ３
４のＲＴＳおよびＤＴＲ入力に並列に結合される。この
ようにして集積プロセッサ１０の外部ピンを二重の目的
で採用することにより、コストおよびサイズの低減がさ
らにもたらされる。
ッチ５６６から与えられる制御信号により制御される。
ラッチ５６６は、システムリセット信号の立上がりエッ
ジで、ラインの組５６２および５６４での論理レベルを
ラッチする。入力ライン５６２および５６４の論理レベ
ルは、それぞれの電源および接地電位に結合される外部
受動プルアップまたはプルダウン抵抗器により決定され
る。ここに示す１つの例では、プルアップ抵抗器５６８
およびプルダウン抵抗器５７０は、入力ライン５６２お
よび５６４に結合される。このようにしてプルアップ抵
抗器５６８を用いてライン５６２を受動的に引上げ、一
方プルダウン抵抗器を用いてライン５６２を受動的に引
き下げる。プルアップ抵抗器５６８を入力ライン５６２
に接続する代わりに、異なる外部ピンモードを選択する
ために、ユーザが入力ライン５６２でプルダウン抵抗器
（点線で示される）を接続しおよび／またはプルアップ
抵抗器（点線で示される）を入力ライン５６４で接続す
ることができる。各入力ラインで選択的にプルアップま
たはプルダウン抵抗器を接続することにより、システム
の設計者は、マルチプレクサ５５０が選択する特定的な
ラインの組５５２、５５４または５５６を任意的に制御
して集積プロセッサ１０の対応する外部ピンの機能性を
制御することができる。なお、システムリセットに続い
て、ラッチ５６６のライン５６２および５６４に接続す
るピンを採用して、直列ポート信号ＲＴＳおよびＤＴＲ
といったその他の信号に対処し得る。このような状況で
は、ライン５６２および５６４はビデオコントローラ３
４のＲＴＳおよびＤＴＲ入力に並列に結合される。この
ようにして集積プロセッサ１０の外部ピンを二重の目的
で採用することにより、コストおよびサイズの低減がさ
らにもたらされる。
【００５０】以下の表は、マルチプレクサ５５０を介し
て集積プロセッサ１０の外部ピンに選択的に与えること
ができる例示の信号の組を表わす。
て集積プロセッサ１０の外部ピンに選択的に与えること
ができる例示の信号の組を表わす。
【００５１】
【表２】
【００５２】なお、１つの実現化例では、内部ＩＳＡバ
ス（周辺バス２０）のさらなる予め定められたラインの
グループは、永久的に集積プロセッサ１０の専用外部ピ
ンに結合され、マルチプレクサ５５０を介して選択され
る特定的なモードにかかわらず１６ビットの外部ＩＳＡ
転送をサポートする。このような実現においては、ＩＳ
Ａバスのラインの組５５４（上記の表で規定される）
は、任意的にマルチプレクサ５５０を介して外部に結合
されてさらに広範囲のＩＳＡの機能性をサポートするこ
とができる。
ス（周辺バス２０）のさらなる予め定められたラインの
グループは、永久的に集積プロセッサ１０の専用外部ピ
ンに結合され、マルチプレクサ５５０を介して選択され
る特定的なモードにかかわらず１６ビットの外部ＩＳＡ
転送をサポートする。このような実現においては、ＩＳ
Ａバスのラインの組５５４（上記の表で規定される）
は、任意的にマルチプレクサ５５０を介して外部に結合
されてさらに広範囲のＩＳＡの機能性をサポートするこ
とができる。
【００５３】上記の開示を十分に理解すれば数多くの変
形および修正形が当業者には明らかになるであろう。た
とえば、ＤＭＡコントローラ２８、タイマ３０、ビデオ
コントローラ３４、並列／直列ポート３２、リアルタイ
ムクロック４１およびＰＣＭＣＩＡコントローラ４２を
代替的にＣＰＵローカルバス１２に接続することができ
ることが理解される。前掲の特許請求の範囲は、このよ
うな変形および修正形すべてを包含するものとして解釈
されるべきものである。
形および修正形が当業者には明らかになるであろう。た
とえば、ＤＭＡコントローラ２８、タイマ３０、ビデオ
コントローラ３４、並列／直列ポート３２、リアルタイ
ムクロック４１およびＰＣＭＣＩＡコントローラ４２を
代替的にＣＰＵローカルバス１２に接続することができ
ることが理解される。前掲の特許請求の範囲は、このよ
うな変形および修正形すべてを包含するものとして解釈
されるべきものである。
【図１】本発明の１つの実施例に従って単一のモノリシ
ックチップの上で実現される、ＣＰＵコア、メモリコン
トローラ、さまざまな周辺装置、クロック制御装置およ
び関連する電力管理装置を含む集積プロセッサシステム
のブロック図である。
ックチップの上で実現される、ＣＰＵコア、メモリコン
トローラ、さまざまな周辺装置、クロック制御装置およ
び関連する電力管理装置を含む集積プロセッサシステム
のブロック図である。
【図２】本発明の１つの実施例に従う、クロック制御装
置およびそれに関連する入力／出力信号のブロック図で
ある。
置およびそれに関連する入力／出力信号のブロック図で
ある。
【図３】本発明の１つの実施例に従う、電力管理装置
（ＰＭＵ）およびそれに関連する入力／出力信号のブロ
ック図である。
（ＰＭＵ）およびそれに関連する入力／出力信号のブロ
ック図である。
【図４】電力管理装置のさまざまな電力管理状態を示す
状態図である。
状態図である。
【図５】ユーザ定義ピンオプションにより、集積プロセ
ッサのいくつかの外部ピンの機能性を選択的に制御す
る、集積プロセッサシステム内に採用されるマルチプレ
クサ回路の図である。
ッサのいくつかの外部ピンの機能性を選択的に制御す
る、集積プロセッサシステム内に採用されるマルチプレ
クサ回路の図である。
１２ ＣＰＵローカルバス １４ ＣＰＵコア ２０ 周辺相互接続バス ２４ 電力管理装置 ２６ クロック制御装置
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マイケル・エス・キンビー アメリカ合衆国、78748 テキサス州、オ ースティン、ブラントリー・ベンド、 10213
Claims (10)
- 【請求項１】 集積回路の出力で選択出力信号を与える
ためのマルチプレクサであって、 単一のモノリシック回路上に配置されたサブシステム間
に延在する複数組のラインと、 前記複数組のラインを受け、前記マルチプレクサの動作
の間前記ラインの組のうち１つを前記単一のモノリシッ
ク回路上に配置された対応する出力ピンの組に接続する
ように結合されたマルチプレクサとを含む、マルチプレ
クサ。 - 【請求項２】 前記複数組のラインは３組のラインを含
み、前記第１の組のラインはＣＰＵローカルバス内の導
体に接続され、前記第２の組のラインは周辺相互接続バ
ス内の導線に接続され、前記第３の組のラインはビデオ
コントローラの出力に接続される、請求項１に記載のマ
ルチプレクサ。 - 【請求項３】 前記マルチプレクサはラッチからの出力
信号を受取るように結合される、請求項１に記載のマル
チプレクサ。 - 【請求項４】 前記ラッチは１対のプログラム可能な信
号およびシステムリセット信号を受取るように結合さ
れ、前記プログラム可能な信号は前記ラッチが前記シス
テムリセット信号を受取る間前記ラッチ内にストアされ
る、請求項３に記載のマルチプレクサ。 - 【請求項５】 前記プログラム可能な信号は、前記出力
ピンへの接続のために前記複数組のラインのうち１つを
選択するために、前記ラッチから前記マルチプレクサに
送られる、請求項４に記載のマルチプレクサ。 - 【請求項６】 前記プログラム可能な信号は、それぞれ
電源および接地電位に結合されるプルアップおよびプル
ダウン抵抗器によりプログラムされる、請求項４に記載
のマルチプレクサ。 - 【請求項７】 集積プロセッサであって、 ＣＰＵローカルバスに結合されたＣＰＵコアおよびメモ
リコントローラと、 周辺相互接続バスに結合された、ＤＭＡコントローラ、
プログラマブルタイマ、割込コントローラ、ビデオコン
トローラ、並列ポート、直列ポートおよびリアルタイム
クロックと、 前記周辺相互接続バスに接続された入力および複数のビ
デオコントローラ出力ラインに接続された出力を有する
ビデオコントローラと、 ３つの入力ポートおよび１つの出力ポートを有するマル
チプレクサとを含み、前記３つの入力ポートのうち第１
のものは前記ＣＰＵローカルバスから複数のラインを受
取るように接続され、前記３つの入力ポートのうち第２
のものは前記周辺相互接続バスから複数のラインを受取
るように接続され、前記３つの入力ポートのうち第３の
ものは前記複数のビデオコントローラ出力ラインを受取
るように接続され、前記マルチプレクサの出力ポートは
前記３つの入力ポートのうち１つを前記出力ポートに結
合するように結合される、集積プロセッサ。 - 【請求項８】 前記マルチプレクサはラッチから導びか
れるセレクタ入力を含み、前記ラッチは、前記ラッチへ
の入力で発生する１対の信号の２値状態に従って４つの
可能な２値状態のうち１つで活性化される、請求項７に
記載の集積プロセッサ。 - 【請求項９】 単一のモノリシック半導体基板内で実施
され集積プロセッサの一部として実装される信号マルチ
プレクサであって、 水晶発振器と集積プロセッサの複数のサブシステムとの
間に直列に接続された複数の周波数シンセサイザを含
み、前記集積プロセッサはＣＰＵローカルバス、周辺相
互接続バス、およびビデオコントローラの出力信号を有
する単一のモノリシック基板上に形成され、 前記周辺相互接続バス、前記ＣＰＵローカルバスおよび
前記ビデオコントローラの出力信号を受取るように結合
され、セレクタ入力を受取る際に、前記周辺相互接続バ
ス、前記ＣＰＵローカルバスおよび前記ビデオコントロ
ーラの出力バスのうち１つを実装された前記集積プロセ
ッサ上に配置された出力ポートに結合するようにされた
マルチプレクサをさらに含む、信号マルチプレクサ。 - 【請求項１０】 前記セレクタ入力はラッチから導びか
れ、前記ラッチは、前記ラッチの入力で発生される１対
の信号の２値状態に従って４つの可能な２値状態のうち
１つで活性化される、請求項９に記載のマルチスピード
バスコントローラ。
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