JPH08297980A - 電子メモリの出力段のための同期装置 - Google Patents
電子メモリの出力段のための同期装置Info
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- JPH08297980A JPH08297980A JP7299737A JP29973795A JPH08297980A JP H08297980 A JPH08297980 A JP H08297980A JP 7299737 A JP7299737 A JP 7299737A JP 29973795 A JP29973795 A JP 29973795A JP H08297980 A JPH08297980 A JP H08297980A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Landscapes
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】 誤ったスイッチングを防ぐためにメモリの出
力段を同期できる、出力段のための同期装置を提供す
る。 【解決手段】 データがメモリから取り出され、メモリ
チップが可能化され、メモリデータの出力が要求された
後、メモリ装置の出力段を可能化することによって電子
メモリの出力段を同期する装置であって、この装置はま
た、強制活性化信号の受取りに基づいてメモリからデー
タが取出されたか否かにかかわらずメモリの出力段を可
能化することができ、選択されたビットに関してメモリ
の出力段を可能化することができる。
力段を同期できる、出力段のための同期装置を提供す
る。 【解決手段】 データがメモリから取り出され、メモリ
チップが可能化され、メモリデータの出力が要求された
後、メモリ装置の出力段を可能化することによって電子
メモリの出力段を同期する装置であって、この装置はま
た、強制活性化信号の受取りに基づいてメモリからデー
タが取出されたか否かにかかわらずメモリの出力段を可
能化することができ、選択されたビットに関してメモリ
の出力段を可能化することができる。
Description
【０００１】
【発明の分野】本発明は、出力段、特に、電子メモリの
ための同期装置に関する。
ための同期装置に関する。
【０００２】
【関連技術の議論】電子メモリには２つの基本的な制御
ピンがあることが知られている。第１の制御ピン、ＣＥ
Ｎ（反転チップイネーブル）は、メモリを可能化するピ
ンである。第２の制御ピン、ＯＥＮ（反転出力イネーブ
ル）は、メモリの出力段を可能化するピンである。
ピンがあることが知られている。第１の制御ピン、ＣＥ
Ｎ（反転チップイネーブル）は、メモリを可能化するピ
ンである。第２の制御ピン、ＯＥＮ（反転出力イネーブ
ル）は、メモリの出力段を可能化するピンである。
【０００３】図１は、考えられる従来のメモリのブロッ
ク図であり、メモリ回路を参照番号１で示している。メ
モリ回路はラッチ回路２にデータを送り、このラッチ回
路２は、そのデータを、出力段３に送る前にストアす
る。メモリ回路１はＣＥＮ信号によって可能化される、
すなわち、この信号が「０」になるとこの回路は可能化
される。ＣＥＮ信号およびＯＥＮ信号はＮＯＲゲート４
の入力を構成し、それらの入力信号がともに「０」であ
ればこのＮＯＲゲート４は出力段３を可能化する。
ク図であり、メモリ回路を参照番号１で示している。メ
モリ回路はラッチ回路２にデータを送り、このラッチ回
路２は、そのデータを、出力段３に送る前にストアす
る。メモリ回路１はＣＥＮ信号によって可能化される、
すなわち、この信号が「０」になるとこの回路は可能化
される。ＣＥＮ信号およびＯＥＮ信号はＮＯＲゲート４
の入力を構成し、それらの入力信号がともに「０」であ
ればこのＮＯＲゲート４は出力段３を可能化する。
【０００４】したがって、ＯＥＮ信号が論理レベル
「１」であれば、出力段３は高インピーダンスに設定さ
れ、これによって論理がメモリの内部とやり取りできる
ようになる。逆に、ＯＥＮ信号が論理レベル「０」に設
定されると、出力段３は、メモリ内で生成されたデータ
を送り出すように可能化される。この第２の動作モード
は、応答時間がＣＥＮ信号を完全に読取るのに必要な、
メモリ回路１における対応するデータ伝搬時間よりも短
いことを特徴とする。これは、出力段３が、ランダム
に、または、以前に読出され現在は使われていないデー
タに基づいて切換わることができることを意味する。
「１」であれば、出力段３は高インピーダンスに設定さ
れ、これによって論理がメモリの内部とやり取りできる
ようになる。逆に、ＯＥＮ信号が論理レベル「０」に設
定されると、出力段３は、メモリ内で生成されたデータ
を送り出すように可能化される。この第２の動作モード
は、応答時間がＣＥＮ信号を完全に読取るのに必要な、
メモリ回路１における対応するデータ伝搬時間よりも短
いことを特徴とする。これは、出力段３が、ランダム
に、または、以前に読出され現在は使われていないデー
タに基づいて切換わることができることを意味する。
【０００５】出力でスイッチングを行なうとメモリの内
部回路にノイズがひどく発生し、一般に読出時間が遅く
なることが知られており、これがより非同期的に起こる
と、出力数がより多くなり、読出時間がより遅くなる。
したがって、最良の性能を達成するために誤ったスイッ
チングを防ぐことが望ましい。このように読出時間が変
わりやすいことに対応するために、メモリ回路内でＬＯ
ＡＤ信号が発生され、メモリ回路１からのデータがラッ
チ回路２に達するとこのＬＯＡＤ信号によってラッチ回
路２が活性化される。しかし、これは出力段３には影響
を及ぼさず、この出力段３は依然として偽のまたは無用
のデータを含み得る。
部回路にノイズがひどく発生し、一般に読出時間が遅く
なることが知られており、これがより非同期的に起こる
と、出力数がより多くなり、読出時間がより遅くなる。
したがって、最良の性能を達成するために誤ったスイッ
チングを防ぐことが望ましい。このように読出時間が変
わりやすいことに対応するために、メモリ回路内でＬＯ
ＡＤ信号が発生され、メモリ回路１からのデータがラッ
チ回路２に達するとこのＬＯＡＤ信号によってラッチ回
路２が活性化される。しかし、これは出力段３には影響
を及ぼさず、この出力段３は依然として偽のまたは無用
のデータを含み得る。
【０００６】
【発明の概要】本発明の主な目標は、誤ったスイッチン
グを防ぐためにメモリの出力段を同期することができ
る、出力段、特に、電子メモリのための同期装置を提供
することである。
グを防ぐためにメモリの出力段を同期することができ
る、出力段、特に、電子メモリのための同期装置を提供
することである。
【０００７】この目標の範囲内において、本発明の目的
は、伝搬時間を向上することができかつ出力におけるデ
ータの信頼性を向上する、出力段、特に、電子メモリの
ための同期装置を提供することである。
は、伝搬時間を向上することができかつ出力におけるデ
ータの信頼性を向上する、出力段、特に、電子メモリの
ための同期装置を提供することである。
【０００８】本発明の別の目的は、電子メモリにおける
特殊な状況に対処できる、出力段、特に、電子メモリの
ための同期装置を提供することである。
特殊な状況に対処できる、出力段、特に、電子メモリの
ための同期装置を提供することである。
【０００９】本発明のさらに別の目的は、信頼性が高
く、できるだけ低いコストで比較的簡単に製造できる装
置を提供することである。
く、できるだけ低いコストで比較的簡単に製造できる装
置を提供することである。
【００１０】この目標、これらの目的、および以下の説
明から明らかになるであろう他の目的は、電子メモリの
イネーブル信号の状態と電子メモリの出力段のイネーブ
ル信号の状態とを比較し第１の確認信号を発生する第１
の論理比較回路と、データロード信号によって可能化さ
れ電子メモリのイネーブル信号によって不能化され第２
の確認信号を発生するフリップフロップ回路と、第１の
確認信号と第２の確認信号とを比較し電子メモリの出力
段を可能化する信号を発生する第２の論理比較回路とを
含む、出力段、特に、電子メモリのための同期装置によ
って達成される。
明から明らかになるであろう他の目的は、電子メモリの
イネーブル信号の状態と電子メモリの出力段のイネーブ
ル信号の状態とを比較し第１の確認信号を発生する第１
の論理比較回路と、データロード信号によって可能化さ
れ電子メモリのイネーブル信号によって不能化され第２
の確認信号を発生するフリップフロップ回路と、第１の
確認信号と第２の確認信号とを比較し電子メモリの出力
段を可能化する信号を発生する第２の論理比較回路とを
含む、出力段、特に、電子メモリのための同期装置によ
って達成される。
【００１１】
【好ましい実施例の詳細な説明】図２を参照して、本発
明に従った同期装置は、２つの入力、すなわちメモリイ
ネーブル信号ＣＥＮおよび出力イネーブル信号ＯＥＮ
が、メモリ装置およびその出力段３（図１に図示）を活
性化するのに適切な可能化論理レベルであるかどうかを
判断する第１の論理比較回路５を含む。典型的には、出
力段３を活性化するためには信号ＣＥＮおよびＯＥＮは
ともに論理レベル「０」である。メモリイネーブル信号
ＣＥＮは、データロード信号ＬＯＡＤとともに、フリッ
プフロップ回路６にも送られる。信号ＣＥＮは、フリッ
プフロップ回路６の不能化入力に送られ、信号ＬＯＡＤ
はフリップフロップ回路６の可能化入力に送られる。
明に従った同期装置は、２つの入力、すなわちメモリイ
ネーブル信号ＣＥＮおよび出力イネーブル信号ＯＥＮ
が、メモリ装置およびその出力段３（図１に図示）を活
性化するのに適切な可能化論理レベルであるかどうかを
判断する第１の論理比較回路５を含む。典型的には、出
力段３を活性化するためには信号ＣＥＮおよびＯＥＮは
ともに論理レベル「０」である。メモリイネーブル信号
ＣＥＮは、データロード信号ＬＯＡＤとともに、フリッ
プフロップ回路６にも送られる。信号ＣＥＮは、フリッ
プフロップ回路６の不能化入力に送られ、信号ＬＯＡＤ
はフリップフロップ回路６の可能化入力に送られる。
【００１２】第１の論理比較回路５およびフリップフロ
ップ回路６の出力は、メモリの出力段３を可能化する実
際の信号ＯＥを発生する第２の論理比較回路に送られ
る。
ップ回路６の出力は、メモリの出力段３を可能化する実
際の信号ＯＥを発生する第２の論理比較回路に送られ
る。
【００１３】図３は、図２の装置の一実施例を示してい
る。第１の論理比較回路は第１のＮＯＲゲート８によっ
て構成され、フリップフロップ回路は第２のＮＯＲゲー
ト９および第３のＮＯＲゲート１０によって構成され
る。第３のＮＯＲゲート１０の出力は、第２のＮＯＲゲ
ート９の入力に接続され、第２のＮＯＲゲート９の出力
は、第３のＮＯＲゲート１０の入力に接続される。メモ
リイネーブル信号ＣＥＮは第２のＮＯＲゲート９の残り
の入力に与えられ、ロード信号ＬＯＡＤは第３のＮＯＲ
ゲート１０の残りの入力に与えられる。第２のＮＯＲゲ
ート９の出力は、フリップフロップ回路の出力である。
る。第１の論理比較回路は第１のＮＯＲゲート８によっ
て構成され、フリップフロップ回路は第２のＮＯＲゲー
ト９および第３のＮＯＲゲート１０によって構成され
る。第３のＮＯＲゲート１０の出力は、第２のＮＯＲゲ
ート９の入力に接続され、第２のＮＯＲゲート９の出力
は、第３のＮＯＲゲート１０の入力に接続される。メモ
リイネーブル信号ＣＥＮは第２のＮＯＲゲート９の残り
の入力に与えられ、ロード信号ＬＯＡＤは第３のＮＯＲ
ゲート１０の残りの入力に与えられる。第２のＮＯＲゲ
ート９の出力は、フリップフロップ回路の出力である。
【００１４】第１の論理比較回路およびフリップフロッ
プ回路の出力は、ＮＡＮＤゲート１１と反転ゲート１２
とによって構成される第２の論理比較回路に送られる。
この第２の論理比較回路は、出力段３を可能化する実際
の信号ＯＥを発生する。
プ回路の出力は、ＮＡＮＤゲート１１と反転ゲート１２
とによって構成される第２の論理比較回路に送られる。
この第２の論理比較回路は、出力段３を可能化する実際
の信号ＯＥを発生する。
【００１５】フリップフロップ回路６は、出力段を可能
化する実際の信号ＯＥの可能化を制御するものである。
フリップフロップ回路６は、実際には、出力段のイネー
ブル信号ＯＥＮによる最初の可能化を防ぐために、メモ
リイネーブル信号ＣＥＮによってリセット（不能化）さ
れる。メモリにおいてデータが伝搬したことを示す信号
ＬＯＡＤは、信号ＯＥＮのために、フリップフロップ回
路６を可能化する。
化する実際の信号ＯＥの可能化を制御するものである。
フリップフロップ回路６は、実際には、出力段のイネー
ブル信号ＯＥＮによる最初の可能化を防ぐために、メモ
リイネーブル信号ＣＥＮによってリセット（不能化）さ
れる。メモリにおいてデータが伝搬したことを示す信号
ＬＯＡＤは、信号ＯＥＮのために、フリップフロップ回
路６を可能化する。
【００１６】本発明に従った装置の動作は、以下のとお
りである。信号ＣＥＮが論理レベル「１」に設定される
たびに、フリップフロップ回路６は信号ＣＥＮ自体によ
ってリセットされ、この回路の下流に配置された回路は
不能化される。ＣＥＮが論理レベル「０」になるまで、
このリセット状態が続く。第１の論理比較回路５、つま
り、ＮＯＲゲート８が信号ＣＥＮの強制状態によって制
御されるため、出力段イネーブル信号ＯＥＮはこの構成
ではいかなる影響をも及ぼすことができない。信号ＬＯ
ＡＤによって表わされるデータロードステップは、確実
に論理レベル「０」である。
りである。信号ＣＥＮが論理レベル「１」に設定される
たびに、フリップフロップ回路６は信号ＣＥＮ自体によ
ってリセットされ、この回路の下流に配置された回路は
不能化される。ＣＥＮが論理レベル「０」になるまで、
このリセット状態が続く。第１の論理比較回路５、つま
り、ＮＯＲゲート８が信号ＣＥＮの強制状態によって制
御されるため、出力段イネーブル信号ＯＥＮはこの構成
ではいかなる影響をも及ぼすことができない。信号ＬＯ
ＡＤによって表わされるデータロードステップは、確実
に論理レベル「０」である。
【００１７】メモリイネーブル信号ＣＥＮが論理レベル
「０」に設定されるとすぐに、フリップフロップ回路６
の不能化状態が終り、通常のデータ読出動作の伝搬時間
と等しい待ち時間の後に確実に起こる信号ＬＯＡＤによ
ってフリップフロップ回路６が可能化され得る（第２の
ＮＯＲゲート９の出力において「１」を生成する）。
「０」に設定されるとすぐに、フリップフロップ回路６
の不能化状態が終り、通常のデータ読出動作の伝搬時間
と等しい待ち時間の後に確実に起こる信号ＬＯＡＤによ
ってフリップフロップ回路６が可能化され得る（第２の
ＮＯＲゲート９の出力において「１」を生成する）。
【００１８】やがて信号ＯＥＮが論理レベル「０」に設
定されると、この信号ＯＥＮは第１のＮＯＲゲート８を
介して第１の確認信号として第２の論理比較回路７に、
すなわち、ＮＡＮＤゲート１１およびインバータ１２に
伝搬し得るが、フリップフロップ回路６から到達する第
２の確認信号を待たなければならないため、これは下流
に影響を及ぼさない。このような第２の可能化はメモリ
中でのデータの伝搬の終り、すなわち、上述のように、
信号ＬＯＡＤが可能化されたときにのみ起こる。
定されると、この信号ＯＥＮは第１のＮＯＲゲート８を
介して第１の確認信号として第２の論理比較回路７に、
すなわち、ＮＡＮＤゲート１１およびインバータ１２に
伝搬し得るが、フリップフロップ回路６から到達する第
２の確認信号を待たなければならないため、これは下流
に影響を及ぼさない。このような第２の可能化はメモリ
中でのデータの伝搬の終り、すなわち、上述のように、
信号ＬＯＡＤが可能化されたときにのみ起こる。
【００１９】信号ＯＥＮが論理レベル「１」のままであ
れば、フリップフロップ回路６をリセットしても実際の
出力段イネーブル信号ＯＥは可能化されない。これらの
状態では、ＯＥＮが最初に論理レベル「０」に切換わる
と、ＮＡＮＤゲート１１の下流に伝搬するという直接的
な影響が得られ、その結果、実際の出力段イネーブル信
号ＯＥを可能化ししたがって出力段３を可能化する。
れば、フリップフロップ回路６をリセットしても実際の
出力段イネーブル信号ＯＥは可能化されない。これらの
状態では、ＯＥＮが最初に論理レベル「０」に切換わる
と、ＮＡＮＤゲート１１の下流に伝搬するという直接的
な影響が得られ、その結果、実際の出力段イネーブル信
号ＯＥを可能化ししたがって出力段３を可能化する。
【００２０】図６は、本発明に従った装置の典型的な波
形図を示している。まず、時間Ｔ0で、信号ＣＥＮおよ
び信号ＯＥＮは論理レベル「１」であり、したがって装
置は可能化されない。実際に、間隔Ｔ1 〜Ｔ0 の間、信
号ＯＥＮは「１」から「０」に変わるが、信号ＣＥＮは
常にレベル「１」であるため、いかなる影響も及ぼさな
い。
形図を示している。まず、時間Ｔ0で、信号ＣＥＮおよ
び信号ＯＥＮは論理レベル「１」であり、したがって装
置は可能化されない。実際に、間隔Ｔ1 〜Ｔ0 の間、信
号ＯＥＮは「１」から「０」に変わるが、信号ＣＥＮは
常にレベル「１」であるため、いかなる影響も及ぼさな
い。
【００２１】時間Ｔ1 で、信号ＣＥＮおよびＯＥＮは論
理レベル「０」に達し、装置が可能化される。しかし、
信号ＬＯＡＤがないため、実際の出力段イネーブル信号
ＯＥは変化しないままである。
理レベル「０」に達し、装置が可能化される。しかし、
信号ＬＯＡＤがないため、実際の出力段イネーブル信号
ＯＥは変化しないままである。
【００２２】時間Ｔ2 で、フリップフロップ回路６に信
号ＬＯＡＤが送られ、信号ＣＥＮおよびＯＥＮがレベル
「０」であるため、実際の信号ＯＥは論理レベル「１」
に達し、したがって出力段３を可能化する。
号ＬＯＡＤが送られ、信号ＣＥＮおよびＯＥＮがレベル
「０」であるため、実際の信号ＯＥは論理レベル「１」
に達し、したがって出力段３を可能化する。
【００２３】時間Ｔ3 で、出力段イネーブル信号ＯＥＮ
は「１」になり、したがって実際の信号ＯＥは「０」に
なる。
は「１」になり、したがって実際の信号ＯＥは「０」に
なる。
【００２４】時間Ｔ4 で、信号ＯＥＮは再び「０」にな
り、フリップフロップ回路６が信号ＣＥＮによってリセ
ットされていないため、実際の信号ＯＥは可能化された
状態（「１」）に戻る。
り、フリップフロップ回路６が信号ＣＥＮによってリセ
ットされていないため、実際の信号ＯＥは可能化された
状態（「１」）に戻る。
【００２５】時間Ｔ5 で、信号ＣＥＮは論理レベル
「１」になり、したがって、信号ＯＥＮが論理レベル
「０」のままであっても実際の信号ＯＥは不能化され
る。
「１」になり、したがって、信号ＯＥＮが論理レベル
「０」のままであっても実際の信号ＯＥは不能化され
る。
【００２６】時間Ｔ6 で、信号ＣＥＮは再び論理レベル
「０」になり、したがって装置は可能化される。信号Ｃ
ＥＮが変化すると、フリップフロップ回路６はリセット
され、実際の信号ＯＥのさらなる可能化のためには新し
い信号ＬＯＡＤを待たなければならない。
「０」になり、したがって装置は可能化される。信号Ｃ
ＥＮが変化すると、フリップフロップ回路６はリセット
され、実際の信号ＯＥのさらなる可能化のためには新し
い信号ＬＯＡＤを待たなければならない。
【００２７】データ伝搬時間Ｔ7 〜Ｔ6 の後、時間Ｔ7
で、フリップフロップ回路６は信号ＬＯＡＤによって可
能化される。ＣＥＮおよびＯＥＮが論理レベル「０」で
あるため、第１の論理比較回路５の出力において論理レ
ベル「１」となり、したがって、第１の確認信号が生じ
る。フリップフロップ回路の出力に論理レベル「１」が
存在し、この論理レベル「１」は第２の確認信号を構成
し、この第２の確認信号は、第１の論理比較回路５の最
初の可能化とともに第２の論理比較回路７（ＮＡＮＤゲ
ート１１およびインバータ１２）を活性化し、これによ
りこの第２の論理比較回路７は論理レベル「１」の実際
の信号ＯＥを発生する。
で、フリップフロップ回路６は信号ＬＯＡＤによって可
能化される。ＣＥＮおよびＯＥＮが論理レベル「０」で
あるため、第１の論理比較回路５の出力において論理レ
ベル「１」となり、したがって、第１の確認信号が生じ
る。フリップフロップ回路の出力に論理レベル「１」が
存在し、この論理レベル「１」は第２の確認信号を構成
し、この第２の確認信号は、第１の論理比較回路５の最
初の可能化とともに第２の論理比較回路７（ＮＡＮＤゲ
ート１１およびインバータ１２）を活性化し、これによ
りこの第２の論理比較回路７は論理レベル「１」の実際
の信号ＯＥを発生する。
【００２８】時間Ｔ8 で、出力段イネーブル信号ＯＥＮ
が論理レベル「１」に戻り第１の論理比較回路５が第１
の確認信号を生成しないため、実際の信号は不能化され
る。
が論理レベル「１」に戻り第１の論理比較回路５が第１
の確認信号を生成しないため、実際の信号は不能化され
る。
【００２９】本発明の別の実施例は、図４に示されてい
る。この装置は、フリップフロップ回路６と第２の論理
比較回路７との間に強制活性化回路１３が介挿されてい
ることを除いて、図２の装置と同じである。
る。この装置は、フリップフロップ回路６と第２の論理
比較回路７との間に強制活性化回路１３が介挿されてい
ることを除いて、図２の装置と同じである。
【００３０】図５を参照して、強制信号ＯＥforcedがあ
る場合に、第２の確認信号を発生し、これにより、実際
の出力段イネーブル信号ＯＥを発生させるように第１の
論理比較回路５（ＮＯＲゲート８）とともに第２の論理
比較回路（ＮＡＮＤゲート１１およびインバータ１２）
を活性化することができるＯＲゲート１４によってこの
強制活性化回路を構成することができる。
る場合に、第２の確認信号を発生し、これにより、実際
の出力段イネーブル信号ＯＥを発生させるように第１の
論理比較回路５（ＮＯＲゲート８）とともに第２の論理
比較回路（ＮＡＮＤゲート１１およびインバータ１２）
を活性化することができるＯＲゲート１４によってこの
強制活性化回路を構成することができる。
【００３１】これは、信号ＬＯＡＤがなく信号ＣＥＮお
よびＯＥＮが論理レベル「０」であるときに信号ＯＥ
forcedが実際のイネーブル信号ＯＥを強制できる図６の
間隔Ｔ 10〜Ｔ9 に示されている。
よびＯＥＮが論理レベル「０」であるときに信号ＯＥ
forcedが実際のイネーブル信号ＯＥを強制できる図６の
間隔Ｔ 10〜Ｔ9 に示されている。
【００３２】そのような状態は、内部伝搬時間がとるに
足りないほどでありしたがって即時の読出を必要とする
すべての特別な状況のために設けられる。これらの特別
な状況は、バイト識別子またはレジスタ等の内部部分の
読出、テスト活動、等であってもよい。
足りないほどでありしたがって即時の読出を必要とする
すべての特別な状況のために設けられる。これらの特別
な状況は、バイト識別子またはレジスタ等の内部部分の
読出、テスト活動、等であってもよい。
【００３３】図７は、本発明に従った装置の別の実施例
を示している。上述の実施例と同様に、この装置には、
信号ＣＥＮおよびＯＥＮが送られるＮＯＲゲート８によ
って構成される第１の論理比較回路が設けられる。
を示している。上述の実施例と同様に、この装置には、
信号ＣＥＮおよびＯＥＮが送られるＮＯＲゲート８によ
って構成される第１の論理比較回路が設けられる。
【００３４】この装置には、２つのＮＡＮＤゲート１５
および１６によって構成されるフリップフロップ回路が
さらに設けられる。この場合ＮＡＮＤゲートは上述の場
合のようなＮＯＲゲートの代わりに用いられるため、フ
リップフロップ回路の入力は、反転ＬＯＡＤ信号ＬＯＡ
Ｄｎおよびイネーブル信号ＣＥ（これは反転されていな
い）である。第１の論理比較回路によって用いられる反
転ＣＥ信号（ＣＥＮ）は、インバータ１７によって発生
することができる。
および１６によって構成されるフリップフロップ回路が
さらに設けられる。この場合ＮＡＮＤゲートは上述の場
合のようなＮＯＲゲートの代わりに用いられるため、フ
リップフロップ回路の入力は、反転ＬＯＡＤ信号ＬＯＡ
Ｄｎおよびイネーブル信号ＣＥ（これは反転されていな
い）である。第１の論理比較回路によって用いられる反
転ＣＥ信号（ＣＥＮ）は、インバータ１７によって発生
することができる。
【００３５】第１の論理比較回路およびフリップフロッ
プ回路は、第２および第３の論理比較回路に接続され
る。上述の場合と同様に、第２の論理比較回路はＮＡＮ
Ｄゲート１１およびインバータ１２によって構成され
る。都合よくはＯＲゲート１４によって構成される強制
活性化回路はさらに、第２の論理比較回路と関連する。
プ回路は、第２および第３の論理比較回路に接続され
る。上述の場合と同様に、第２の論理比較回路はＮＡＮ
Ｄゲート１１およびインバータ１２によって構成され
る。都合よくはＯＲゲート１４によって構成される強制
活性化回路はさらに、第２の論理比較回路と関連する。
【００３６】第３の論理比較回路は、直列に接続される
３入力ＮＡＮＤゲート１１ａおよびインバータ１２ａに
よって構成される。この場合も、ＯＲゲート１４ａによ
って構成される強制活性化回路は、第３の論理比較回路
と関連する。
３入力ＮＡＮＤゲート１１ａおよびインバータ１２ａに
よって構成される。この場合も、ＯＲゲート１４ａによ
って構成される強制活性化回路は、第３の論理比較回路
と関連する。
【００３７】第２の論理比較回路の出力は実際の出力段
イネーブル信号ＯＥであり、第３の論理比較回路の出力
は最上位ビットの出力段のためのイネーブル信号ＯＥ
highである。このようにして、パケットに分かれた出力
をイネーブルすることができる、つまり、グループに分
かれた出力段をイネーブルすることができる。
イネーブル信号ＯＥであり、第３の論理比較回路の出力
は最上位ビットの出力段のためのイネーブル信号ＯＥ
highである。このようにして、パケットに分かれた出力
をイネーブルすることができる、つまり、グループに分
かれた出力段をイネーブルすることができる。
【００３８】本実施例の特徴は、ＮＡＮＤゲート１１ａ
の３つの入力のうちの１つに送られる信号が第３の論理
比較回路を可能化するための信号ＷＯＲＤmodeであるこ
とにある。この信号は、第３の論理比較回路が制御する
出力を可能化または不能化するように第３の論理比較回
路を可能化または不能化するのに適切である。出力段の
複数個のパケットはこのような態様で制御される。
の３つの入力のうちの１つに送られる信号が第３の論理
比較回路を可能化するための信号ＷＯＲＤmodeであるこ
とにある。この信号は、第３の論理比較回路が制御する
出力を可能化または不能化するように第３の論理比較回
路を可能化または不能化するのに適切である。出力段の
複数個のパケットはこのような態様で制御される。
【００３９】以上のように考えられる本発明には多くの
変形例および変更例が可能であり、これらの変形例およ
び変更例はすべて本発明の概念の範囲内である。
変形例および変更例が可能であり、これらの変形例およ
び変更例はすべて本発明の概念の範囲内である。
【００４０】また、本発明の範囲から外れることなく、
ここに記載し図示した回路に変形を加えてもよいことは
明らかである。したがって、たとえば、本発明に従った
装置にここに記載したものとは異なる論理ゲートの組合
せを設けることも可能である。細部はすべて、技術的に
等しい他のものと置換えることもできる。
ここに記載し図示した回路に変形を加えてもよいことは
明らかである。したがって、たとえば、本発明に従った
装置にここに記載したものとは異なる論理ゲートの組合
せを設けることも可能である。細部はすべて、技術的に
等しい他のものと置換えることもできる。
【００４１】以上本発明の少なくとも１つの例示的な実
施例について説明したが、種々の変形例、変更例および
改良例が当業者に容易に思いつくであろう。そのような
変形例、変更例および改良例は本発明の精神および範囲
内にあるものである。したがって、上述の説明は例示的
なものであって本発明を限定するものではない。本発明
は、前掲の特許請求の範囲およびその均等物によって規
定されるようにのみ限定される。
施例について説明したが、種々の変形例、変更例および
改良例が当業者に容易に思いつくであろう。そのような
変形例、変更例および改良例は本発明の精神および範囲
内にあるものである。したがって、上述の説明は例示的
なものであって本発明を限定するものではない。本発明
は、前掲の特許請求の範囲およびその均等物によって規
定されるようにのみ限定される。
【図１】従来のメモリのブロック図である。
【図２】本発明に従った装置のブロック図である。
【図３】本発明に従った装置の一実施例を示す図であ
る。
る。
【図４】本発明に従った装置の別の実施例のブロック図
である。
である。
【図５】図４に示す、本発明に従った装置の実施例の図
である。
である。
【図６】本発明に従った装置の動作の状態図である。
【図７】本発明に従った装置のさらに別の実施例を示す
図である。
図である。
５ 第１の論理比較回路 ６ フリップフロップ ７ 第２の論理比較回路 ＯＥＮ 出力イネーブル信号 ＣＥＮ メモリイネーブル信号 ＬＯＡＤ データロード信号
フロントページの続き (72)発明者 ルイジ・パスクッチ イタリア、（プロビンス・オブ・ミラ ノ）、20099、セスト・サン・ジョバンニ、 ビア・フェラーラ、26
Claims (15)
- 【請求項１】 電子メモリの出力段のための同期装置で
あって、 前記電子メモリのイネーブル信号と前記電子メモリの前
記出力段のイネーブル信号との比較に基づいて第１の確
認信号を生成する第１の論理比較回路と、 第２の確認信号を生成するフリップフロップ回路とを含
み、前記フリップフロップ回路は、データロード信号に
よって可能化されかつ前記電子メモリのイネーブル信号
によって不能化され、 前記第１の確認信号と前記第２の確認信号との比較に基
づいて、前記電子メモリの前記出力段を可能化する出力
信号を生成する第２の論理比較回路をさらに含む、同期
装置。 - 【請求項２】 前記フリップフロップ回路と前記第２の
論理比較回路との間に結合され、強制活性化信号を受取
ると第２の確認信号を生成する強制活性化回路をさらに
含む、請求項１に記載の同期装置。 - 【請求項３】 第３の論理比較回路をさらに含み、前記
第３の論理比較回路は、前記第２の論理比較回路と並列
に接続され、前記第３の論理比較回路を可能化および不
能化する入力信号を有する、請求項１に記載の同期装
置。 - 【請求項４】 第３の論理比較回路をさらに含み、前記
第３の論理比較回路は、前記第２の論理比較回路と並列
に接続され、前記第３の論理比較回路を可能化および不
能化する入力信号を有する、請求項２に記載の同期装
置。 - 【請求項５】 前記フリップフロップ回路と前記第３の
論理比較回路との間に結合され、前記第３の論理比較回
路による、前記第１の確認信号と前記第３の論理比較回
路を可能化および不能化する前記入力信号との比較を強
制する出力信号を生成する強制活性化回路をさらに含
む、請求項４に記載の同期装置。 - 【請求項６】 前記第１の論理比較回路はＮＯＲゲート
である、請求項１に記載の同期装置。 - 【請求項７】 前記フリップフロップ回路は第１のＮＯ
Ｒゲートおよび第２のＮＯＲゲートを含み、前記第１の
ＮＯＲゲートの出力は前記第２のＮＯＲゲートの入力に
接続され、前記第２のＮＯＲゲートの出力は前記第１の
ＮＯＲゲートの入力に接続される、請求項１に記載の同
期装置。 - 【請求項８】 前記フリップフロップ回路は第１のＮＡ
ＮＤゲートおよび第２のＮＡＮＤゲートを含み、前記第
１のＮＡＮＤゲートの出力は前記第２のＮＡＮＤゲート
の入力に接続され、前記第２のＮＡＮＤゲートの出力は
前記第１のＮＡＮＤゲートの入力に接続される、請求項
１に記載の同期装置。 - 【請求項９】 前記第２の論理比較回路は、インバータ
に結合されるＮＡＮＤゲートを含む、請求項１に記載の
同期装置。 - 【請求項１０】 前記強制活性化回路はＯＲゲートを含
む、請求項２に記載の同期装置。 - 【請求項１１】 電子メモリの出力段を同期するための
方法であって、 前記電子メモリのイネーブル信号と前記電子メモリの前
記出力段のイネーブル信号との比較に基づいて第１の確
認信号を生成するステップと、 前記電子メモリの前記イネーブル信号とロード信号との
比較に基づいて第２の確認信号を生成するステップとを
含み、前記ロード信号はメモリ回路からデータが利用可
能であることを示し、 前記第１の確認信号と前記第２の確認信号との比較に基
づいて前記電子メモリの前記出力段を可能化するために
出力信号を生成するステップをさらに含む、電子メモリ
の出力段同期方法。 - 【請求項１２】 前記出力信号は、前記電子メモリが可
能化されかつ前記電子メモリの前記出力段が可能化され
ると前記出力段を可能化する、請求項１１に記載の電子
メモリの出力段同期方法。 - 【請求項１３】 前記出力信号は、前記ロード信号が受
け取られると前記出力段を可能化する、請求項１２に記
載の電子メモリの出力段同期方法。 - 【請求項１４】 強制入力信号の状態に基づいて前記第
２の確認信号を生成するステップをさらに含む、請求項
１３に記載の電子メモリの出力段同期方法。 - 【請求項１５】 前記第１の確認信号と動作モードを表
わすモード信号との比較に基づいて、選択されたビット
に関して前記電子メモリの前記出力段を可能化する第２
の出力信号を生成するステップをさらに含む、請求項１
１に記載の電子メモリの出力段同期方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT94830538:8 | 1994-11-18 | ||
| EP94830538A EP0713221B1 (en) | 1994-11-18 | 1994-11-18 | Synchronization device for output stages, particularly for electronic memories |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08297980A true JPH08297980A (ja) | 1996-11-12 |
Family
ID=8218576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7299737A Pending JPH08297980A (ja) | 1994-11-18 | 1995-11-17 | 電子メモリの出力段のための同期装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5633834A (ja) |
| EP (1) | EP0713221B1 (ja) |
| JP (1) | JPH08297980A (ja) |
| DE (1) | DE69429623D1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2907074B2 (ja) * | 1995-08-25 | 1999-06-21 | 日本電気株式会社 | 半導体記憶装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63291290A (ja) * | 1987-05-22 | 1988-11-29 | Nec Corp | チップイネ−ブル回路 |
| JPH04313892A (ja) * | 1991-04-11 | 1992-11-05 | Sharp Corp | メモリのアドレス制御回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU613402A1 (ru) * | 1976-07-07 | 1978-06-30 | Педприятие П/Я В-2892 | Запоминающее устройство |
| JPS61104397A (ja) * | 1984-10-24 | 1986-05-22 | Hitachi Ltd | 半導体記憶装置 |
| US4858197A (en) * | 1987-05-26 | 1989-08-15 | Kabushiki Kaisha Toshiba | Output buffer control circuit of memory device |
-
1994
- 1994-11-18 EP EP94830538A patent/EP0713221B1/en not_active Expired - Lifetime
- 1994-11-18 DE DE69429623T patent/DE69429623D1/de not_active Expired - Lifetime
-
1995
- 1995-11-17 US US08/560,324 patent/US5633834A/en not_active Expired - Lifetime
- 1995-11-17 JP JP7299737A patent/JPH08297980A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63291290A (ja) * | 1987-05-22 | 1988-11-29 | Nec Corp | チップイネ−ブル回路 |
| JPH04313892A (ja) * | 1991-04-11 | 1992-11-05 | Sharp Corp | メモリのアドレス制御回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0713221A1 (en) | 1996-05-22 |
| EP0713221B1 (en) | 2002-01-09 |
| US5633834A (en) | 1997-05-27 |
| DE69429623D1 (de) | 2002-02-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990105 |