JPH04313892A - メモリのアドレス制御回路 - Google Patents
メモリのアドレス制御回路Info
- Publication number
- JPH04313892A JPH04313892A JP3105069A JP10506991A JPH04313892A JP H04313892 A JPH04313892 A JP H04313892A JP 3105069 A JP3105069 A JP 3105069A JP 10506991 A JP10506991 A JP 10506991A JP H04313892 A JPH04313892 A JP H04313892A
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- JP
- Japan
- Prior art keywords
- address
- memory
- output
- significant bit
- memories
- Prior art date
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- Pending
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- Static Random-Access Memory (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、メモリのアドレス制御
回路に関し、高速で動作するデジタルフィルタなど、メ
モリを含む回路に適用される。
回路に関し、高速で動作するデジタルフィルタなど、メ
モリを含む回路に適用される。
【０００２】
【従来の技術】従来、メモリをアクセスする方法として
は、図３に示すように、入力端子２０１に入力されたア
ドレスの最上位ビットをメモリ２０２のメモリ制御端子
２０４に、その反転をメモリ２０３のメモリ制御端子２
０５に入れている。なお、前記の各メモリ２０２，２０
３は、そのメモリ制御端子２０４，２０５へ入力するア
ドレスの最上位ビットがＬのときはデータの出力があり
、Ｈのときは待機状態になるように設定されている。
は、図３に示すように、入力端子２０１に入力されたア
ドレスの最上位ビットをメモリ２０２のメモリ制御端子
２０４に、その反転をメモリ２０３のメモリ制御端子２
０５に入れている。なお、前記の各メモリ２０２，２０
３は、そのメモリ制御端子２０４，２０５へ入力するア
ドレスの最上位ビットがＬのときはデータの出力があり
、Ｈのときは待機状態になるように設定されている。
【０００３】よって、アドレスの最上位ビットがＬのと
きとは、メモリ２０２に出力があり、メモリ２０３は待
機状態になって、メモリ２０２の出力が出力端子２０６
から出力される。
きとは、メモリ２０２に出力があり、メモリ２０３は待
機状態になって、メモリ２０２の出力が出力端子２０６
から出力される。
【０００４】また、入力端子２０１に入力されたアドレ
スの最上位ビットがＨのときは、メモリ２０２は待機状
態となり、メモリ２０３に出力があり、メモリ２０３の
出力が出力端子２０６から出力される。以上のように、
入力アドレスより１ビット少ないメモリを２つ使ってメ
モリの出力を得る回路が使われている。
スの最上位ビットがＨのときは、メモリ２０２は待機状
態となり、メモリ２０３に出力があり、メモリ２０３の
出力が出力端子２０６から出力される。以上のように、
入力アドレスより１ビット少ないメモリを２つ使ってメ
モリの出力を得る回路が使われている。
【０００５】
【発明が解決しようとする課題】前記従来の回路では、
待機状態にあるメモリ２０２又は２０３のアドレスまで
変化するので、各メモリ内部のアドレス回路が動作して
消費電力が多くなる。
待機状態にあるメモリ２０２又は２０３のアドレスまで
変化するので、各メモリ内部のアドレス回路が動作して
消費電力が多くなる。
【０００６】また、待機状態にあるメモリの出力がハイ
インピーダンスになっていることを利用して、メモリ２
０２と２０３の出力を接続したものであるが、入力端子
２０１にアドレスが入力された場合には、メモリ２０２
と２０３の出力が僅かな期間ではあるが、同時にオン状
態となり、貫通電流が流れることがある。
インピーダンスになっていることを利用して、メモリ２
０２と２０３の出力を接続したものであるが、入力端子
２０１にアドレスが入力された場合には、メモリ２０２
と２０３の出力が僅かな期間ではあるが、同時にオン状
態となり、貫通電流が流れることがある。
【０００７】よって、従来の回路は、デジタルフィルタ
などの多数のメモリを高速にアクセスするような回路と
して、半導体集積回路に組込むには適していないという
問題があった。
などの多数のメモリを高速にアクセスするような回路と
して、半導体集積回路に組込むには適していないという
問題があった。
【０００８】本発明は、前記の課題に鑑み、同一の半導
体基板上に多数のメモリを集積しても、熱の発生、貫通
電流の発生がなく、回路全体の安定動作を期すことので
きるメモリのアドレス制御回路を提供することを目的と
する。
体基板上に多数のメモリを集積しても、熱の発生、貫通
電流の発生がなく、回路全体の安定動作を期すことので
きるメモリのアドレス制御回路を提供することを目的と
する。
【０００９】
【課題を解決するための手段】前記の目的を達成すめた
めに、特定発明は、出力のオフ時にハイインピーダンス
になる端子を備えた複数のメモリを同一アドレスでアク
セスする回路において、アドレスの最上位ビットの状態
に応じて、一方のメモリが動作しているとき、他方のメ
モリのアドレスが固定されるアドレスセレクト手段を設
けたことにある。
めに、特定発明は、出力のオフ時にハイインピーダンス
になる端子を備えた複数のメモリを同一アドレスでアク
セスする回路において、アドレスの最上位ビットの状態
に応じて、一方のメモリが動作しているとき、他方のメ
モリのアドレスが固定されるアドレスセレクト手段を設
けたことにある。
【００１０】また、可関連発明は、出力のオフ時にハイ
インピーダンスになる端子を備えた複数のメモリを同一
アドレスでアクセスする回路において、アドレスの最上
位ビットの状態に応じて、一方のメモリが動作している
とき、他方のメモリのアドレスが固定されるアドレスセ
レクト手段を設けると共に、メモリの出力段にアドレス
の最上位ビットの状態水に応じて、メモリの出力を切換
えるアドレスセレクト手段を設けたことにある。
インピーダンスになる端子を備えた複数のメモリを同一
アドレスでアクセスする回路において、アドレスの最上
位ビットの状態に応じて、一方のメモリが動作している
とき、他方のメモリのアドレスが固定されるアドレスセ
レクト手段を設けると共に、メモリの出力段にアドレス
の最上位ビットの状態水に応じて、メモリの出力を切換
えるアドレスセレクト手段を設けたことにある。
【００１１】
【作用】特定発明は、アドレスの最上位ビットの状態に
応じて作動するアドレスセレクト手段の出力により一方
のメモリからアドレスが出力されると共に、上記セレク
ト手段の固定により他方のメモリは待機状態となり、メ
モリの一方が必ず完全な待機状態となり、電力の消費が
ない。
応じて作動するアドレスセレクト手段の出力により一方
のメモリからアドレスが出力されると共に、上記セレク
ト手段の固定により他方のメモリは待機状態となり、メ
モリの一方が必ず完全な待機状態となり、電力の消費が
ない。
【００１２】関連発明は、上記特定発明における各メモ
リの出力が、アドレスの最上位ビットの状態に応じて、
メモリ出力段のアドレスセレクト手段により選択切換え
られ、各メモリの出力が分離されるようになり、貫通電
流が発生しない。
リの出力が、アドレスの最上位ビットの状態に応じて、
メモリ出力段のアドレスセレクト手段により選択切換え
られ、各メモリの出力が分離されるようになり、貫通電
流が発生しない。
【００１３】
【実施例】特定発明の実施例を図面を参照して説明する
。図１に示すように、入力端子１００に入ったアドレス
の最上位ビットはアドレスの制御に使われ、最上位以外
はアドレスセレクト回路１０１に入力する。そして、上
記のアドレスセレクト回路１０１は、アドレスの最上位
ビットがＬのときには、その出力端子ａにアドレスが出
力され、出力端子ｂの出力はすべて固定され、またアド
レスの最上位ビットがＨのときには、出力端子ａの出力
はすべて固定され、出力端子ｂにアドレスが出力される
ように構成されている。
。図１に示すように、入力端子１００に入ったアドレス
の最上位ビットはアドレスの制御に使われ、最上位以外
はアドレスセレクト回路１０１に入力する。そして、上
記のアドレスセレクト回路１０１は、アドレスの最上位
ビットがＬのときには、その出力端子ａにアドレスが出
力され、出力端子ｂの出力はすべて固定され、またアド
レスの最上位ビットがＨのときには、出力端子ａの出力
はすべて固定され、出力端子ｂにアドレスが出力される
ように構成されている。
【００１４】よって、アドレスの最上位ビットがＬのと
きは、アドレスセレクト回路１０１の出力端子ａからの
アドレス出力が入力され、アドレスの最上位ビットが入
力されるメモリ制御端子１０４をもつメモリ１０２は動
作状態となり、出力端子１０６から出力され、その反転
が入力するメモリ制御端子１０５をもつメモリ１０３は
待機状態となる。なお、前記の各メモリ１０２，１０３
は、そのメモリ制御端子１０４，１０５へ入力するアド
レスの最上位ビットがＬのときはデータの出力があり、
Ｈのときは待機状態になるように設定されている。
きは、アドレスセレクト回路１０１の出力端子ａからの
アドレス出力が入力され、アドレスの最上位ビットが入
力されるメモリ制御端子１０４をもつメモリ１０２は動
作状態となり、出力端子１０６から出力され、その反転
が入力するメモリ制御端子１０５をもつメモリ１０３は
待機状態となる。なお、前記の各メモリ１０２，１０３
は、そのメモリ制御端子１０４，１０５へ入力するアド
レスの最上位ビットがＬのときはデータの出力があり、
Ｈのときは待機状態になるように設定されている。
【００１５】また、アドレスの最上位ビットがＨのとき
は、アドレスセレクト回路１０１の出力端子ｂからのア
ドレス出力が入力され、アドレスの最上位ビットの反転
が入力するメモリ制御端子１０５をもつメモリ１０３が
動作状態となり、出力端子１０６より出力され、メモリ
１０２は待機状態となる。以上の回路構成においては、
必ず一方のメモリが完全な待機状態になるので、消費電
力が大巾に削減される。
は、アドレスセレクト回路１０１の出力端子ｂからのア
ドレス出力が入力され、アドレスの最上位ビットの反転
が入力するメモリ制御端子１０５をもつメモリ１０３が
動作状態となり、出力端子１０６より出力され、メモリ
１０２は待機状態となる。以上の回路構成においては、
必ず一方のメモリが完全な待機状態になるので、消費電
力が大巾に削減される。
【００１６】関連発明の実施例を図面を参照して説明す
る。図２に示すように、前記図１の特定発明におけるメ
モリ１０２，１０３の出力段に、アドレスの最上位ビッ
トの状態に応じてメモリ１０２又は１０３の出力を切換
えるアドレスセレクト回路１０７を設けたものである。
る。図２に示すように、前記図１の特定発明におけるメ
モリ１０２，１０３の出力段に、アドレスの最上位ビッ
トの状態に応じてメモリ１０２又は１０３の出力を切換
えるアドレスセレクト回路１０７を設けたものである。
【００１７】よって、アドレスの最上位ビットがＬのと
きは、動作状態になるメモリ１０２のアドレス出力がア
ドレスセレクト回路１０７により選択されて出力端子１
０６から出力される（メモリ１０３は待機状態）。また
、アドレスの最上位ビットがＨのときは、動作状態にな
るメモリ１０３のアドレス出力がアドレスセレクト回路
１０７により選択されて出力端子１０６から出力される
（メモリ１０２は待機状態）。以上の回路構成において
は、必ず一方のメモリが完全な待機状態になると共に、
各メモリの出力が分離されるので、貫通電流の発生がな
い。
きは、動作状態になるメモリ１０２のアドレス出力がア
ドレスセレクト回路１０７により選択されて出力端子１
０６から出力される（メモリ１０３は待機状態）。また
、アドレスの最上位ビットがＨのときは、動作状態にな
るメモリ１０３のアドレス出力がアドレスセレクト回路
１０７により選択されて出力端子１０６から出力される
（メモリ１０２は待機状態）。以上の回路構成において
は、必ず一方のメモリが完全な待機状態になると共に、
各メモリの出力が分離されるので、貫通電流の発生がな
い。
【００１８】
【発明の効果】特定発明においては、メモリの入力段に
アドレスセレクト手段を設けたことにより、デジタルフ
ィルタなど多数ののメモリを使用する回路において、消
費電力を大巾に削減することができ、同一半導体基板上
に多数のメモリを集積しても熱の発生がない。関連発明
においては、メモリの出力段にもアドレスセレクト手段
を設けたことにより、貫通電流の発生をも阻止すること
ができ、回路全体の安定動作、信頼性の向上、消費電力
の削減に伴ない、高集積化に好適である。
アドレスセレクト手段を設けたことにより、デジタルフ
ィルタなど多数ののメモリを使用する回路において、消
費電力を大巾に削減することができ、同一半導体基板上
に多数のメモリを集積しても熱の発生がない。関連発明
においては、メモリの出力段にもアドレスセレクト手段
を設けたことにより、貫通電流の発生をも阻止すること
ができ、回路全体の安定動作、信頼性の向上、消費電力
の削減に伴ない、高集積化に好適である。
【図１】特定発明の実施例を示す回路図である。
【図２】関連発明の実施例を示す回路図である。
【図３】従来例を示す回路図である。
１００ 入力端子
１０１，１０７ アドレスセレクト回路１０２，１０
３ メモリ １０４，１０５ メモリ制御端子 １０６ 出力端子
３ メモリ １０４，１０５ メモリ制御端子 １０６ 出力端子
Claims (2)
- 【請求項１】 出力のオフ時にハイインピーダンスに
なる端子を備えた複数のメモリを同一アドレスでアクセ
スする回路において、アドレスの最上位ビットの状態に
応じて、一方のメモリが動作しているとき、他方のメモ
リのアドレスが固定されるアドレスセレクト手段を設け
たことを特徴とするメモリのアドレス制御回路。 - 【請求項２】 出力のオフ時にハイインピーダンスに
なる端子を備えた複数のメモリを同一アドレスでアクセ
スする回路において、アドレスの最上位ビットの状態に
応じて、一方のメモリが動作しているとき、他方のメモ
リのアドレスが固定されるアドレスセレクト手段を設け
ると共に、メモリの出力段にアドレスの最上位ビットの
状態に応じて、メモリの出力を切換えるアドレスセレク
ト手段を設けたことを特徴とするメモリのアドレス制御
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3105069A JPH04313892A (ja) | 1991-04-11 | 1991-04-11 | メモリのアドレス制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3105069A JPH04313892A (ja) | 1991-04-11 | 1991-04-11 | メモリのアドレス制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04313892A true JPH04313892A (ja) | 1992-11-05 |
Family
ID=14397665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3105069A Pending JPH04313892A (ja) | 1991-04-11 | 1991-04-11 | メモリのアドレス制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04313892A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08297980A (ja) * | 1994-11-18 | 1996-11-12 | Sgs Thomson Microelettronica Spa | 電子メモリの出力段のための同期装置 |
| JP2016119138A (ja) * | 2005-06-14 | 2016-06-30 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | フル・スイング・メモリ・アレイを読み出すための方法及び装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0262781A (ja) * | 1988-08-29 | 1990-03-02 | Nec Corp | メモリ回路 |
-
1991
- 1991-04-11 JP JP3105069A patent/JPH04313892A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0262781A (ja) * | 1988-08-29 | 1990-03-02 | Nec Corp | メモリ回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08297980A (ja) * | 1994-11-18 | 1996-11-12 | Sgs Thomson Microelettronica Spa | 電子メモリの出力段のための同期装置 |
| JP2016119138A (ja) * | 2005-06-14 | 2016-06-30 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | フル・スイング・メモリ・アレイを読み出すための方法及び装置 |
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