JPH08298284A

JPH08298284A - 半導体装置の製造方法

Info

Publication number: JPH08298284A
Application number: JP12424495A
Authority: JP
Inventors: Makoto Hirata; 誠平田; Kazuhisa Yamaguchi; 和久山口
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1995-04-25
Filing date: 1995-04-25
Publication date: 1996-11-12

Abstract

(57)【要約】【目的】バイポーラＩＣの製造方法において、深い
（厚い）接合アイソレーション層８を結晶欠陥の増大を
伴うことなく形成することができるようにし、さらに
は、接合アイソレーション層を不純物の徒な横方向拡散
を伴うことなく形成することができるようにして接合ア
イソレーション層等の微細化を可能にする。【構成】接合アイソレーション層８を、少なくともエ
ネルギーが異なる複数回（例えば２回）のイオン打ち込
みにより不純物をドープし該不純物を熱拡散させること
により、形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置、特に接合
アイソレーション層或いは基板取り出し領域を有する半
導体装置の製造方法に関する。

【０００２】

【従来の技術】バイポーラＩＣにおける素子間分離、即
ちアイソレーションは、一般に、シリコンのアイソレー
ション部の表面部をテーパー状に除去し、イオン打ち込
みにより不純物をドープし、その後、Ｎ₂ アニール処
理、熱酸化（選択酸化）を連続的に行い、接合アイソレ
ーション層と選択酸化膜を形成することにより行われて
いる。図４（Ａ）乃至（Ｄ）はそのようなバイポーラＩ
Ｃの製造方法を工程順に示すものである。（Ａ）例えば
Ｐ⁺ 型半導体基板１の表面部にｎ型不純物の選択的拡散
によりｎ⁺ 型埋込層２を形成し、その後、半導体基板１
表面にｎ型エピタキシャル層（厚さ例えば１．５μｍ）
３を形成する。その後、該エピタキシャル層３の表面に
ＳｉＯ₂ からなるパッド酸化膜４及びＳｉＮからなる耐
酸化膜５を形成する。図４（Ａ）は該膜４、５を形成し
た後の状態を示す。

【０００３】（Ｂ）次に、上記パッド酸化膜４及び耐酸
化膜５をパターニングし、該膜４、５をマスクとして上
記エピタキシャル層３の表面部をテーパー状にエッチン
グ除去する。図４（Ｂ）はそのエッチングによる除去後
の状態を示す。

【０００４】（Ｃ）次に、図４（Ｃ）に示すように、各
バイポーラトランジスタ等の素子を覆うように選択的に
形成したレジスト膜６をマスクとして接合アイソレーシ
ョン層形成用のＰ型不純物、例えばホウ素Ｂをイオン打
ち込みする。そのイオン打ち込みエネルギーは例えば１
００〜１５０ＫｅＶというような高エネルギーであり、
ドーズ量は例えば１．０〜２．０×１０¹³／ｃｍ² であ
る。（Ｄ）その後、図４（Ｄ）に示すように、Ｎ₂ アニール
処理、エピタキシャル層３の加熱酸化により選択酸化膜
７を形成すると同時に、Ｐ型の接合アイソレーション層
８を形成する。

【０００５】従来において接合アイソレーション層８を
形成するためのイオン打ち込み、例えばホウ素Ｂのイオ
ン打ち込みは１回のみ行われていた。図５はその一回の
イオン打ち込み直後の深さＸｊ方向における不純物濃度
分布（破線で示す）及び熱拡散処理後の深さＸｊ方向に
おける不純物濃度分布（実線で示す）を示すものであ
る。図から明らかなように、不純物濃度のピークは深さ
０．４μｍのところにある。図６はバイポーラＩＣの従
来における基板取り出し領域を示す断面図である。９が
基板取り出し領域で、接合アイソレーション層８がエピ
タキシャル層３の表面部に露出してなる。そして、該接
合アイソレーション層８及びそれと一体基板取り出し領
域９のを通してエピタキシャル層３表面の図示しない電
極と半導体基板１とが電気的に接続されるようになって
いる。そして、従来において基板取り出し領域９は、図
６に示すように、接合アイソレーション層８がさほど厚
くないので、基板１に達するほど深くはなかった。

【０００６】

【発明が解決しようとする課題】ところで、従来の製造
方法によれば、バイポーラＩＣに発生する結晶欠陥が多
く、リーク電流が多くなるという問題があった。図７
（Ａ）、（Ｂ）はその問題点を示すもので、（Ａ）はバ
イポーラＩＣ表面を撮影したものを筆写した平面図、
（Ｂ）はリークを説明するための断面図である。この問
題について詳しく説明する。即ち、バイポーラＩＣの場
合、エピタキシャル層３は例えば１．５μｍと相当に厚
く、接合アイソレーション層８はエピタキシャル層３が
厚くても選択酸化膜７下においては半導体基板１表面に
達しなければならない。従って、接合アイソレーション
層８は相当に厚い層となる。

【０００７】そして、厚い接合アイソレーション層８を
形成するには必然的にその形成のために添加する不純物
のドーズ量は多くなる。そして、半導体基板内における
単位体積あたりのドーズ量が多くなるほど結晶欠陥の発
生率が高くなる。従来の場合、図５に示すように、分布
のピークとなるところの濃度は約３×１０¹⁸／ｃｍ³に
も達し、これくらい不純物濃度が高くなると、結晶欠陥
の発生率が無視できないほど高くなる。この結晶欠陥は
接合アイソレーション層８内に発生しているものだと特
に問題を起こさないが、バイポーラＩＣ８から食み出し
て素子のアクチィブ領域まで届くとリークが生じ、特性
が悪くなる。

【０００８】また、接合アイソレーション層８が厚くな
ると、必然的に、不純物を拡散させる温度を高く、時間
を長くする必要がある。というのは、不純物が基板１表
面にまで達するように深く拡散させる必要があるからで
ある。しかし、そのようにすると、必然的に、不純物は
横方向にも拡散するので、接合アイソレーション層等の
微細化が難しくなり、延いては、バイポーラＩＣの高集
積化が阻まれるという問題も生じる。従って、従来の方
法では、不純物をより深くすることが難しい。そして、
接合アイソレーション層８を深くすることが難しいの
で、選択酸化膜７下の接合アイソレーション層８を基板
１に達するように形成することは可能であっても、選択
酸化膜７下に位置せず、接合アイソレーション層８のエ
ピタキシャル層３表面に露出する部分である基板取り出
し領域９は、図６に示すように、基板１の表面に達しな
い。その結果、基板取り出し抵抗が大きくなる。このよ
うに基板取り出し抵抗が大きくなると、寄生サイリスタ
が発生しやすく、延いては、正常な動作が行われないと
いうトラブルが発生しやすい。これも一つの問題となっ
ていた。

【０００９】本発明はこのような問題点を解決すべく為
されたものであり、深い（厚い）接合アイソレーション
層を結晶欠陥の増大を伴うことなく形成することができ
るようにし、さらには、接合アイソレーション層を不純
物の徒な横方向拡散を伴うことなく形成することができ
るようにして接合アイソレーション層等の微細化を可能
にして高集積化を可能にし、さらには、基板取り出し抵
抗を小さくできるようにして、寄生サイリスタを生じに
くくすることを目的とする。

【００１０】

【課題を解決するための手段】請求項１の半導体装置の
製造方法は、接合アイソレーション層を、エネルギーが
異なる複数回のイオン打ち込みにより不純物を接合アイ
ソレーション層を形成すべき領域にドープし、その後、
上記不純物を熱拡散させることにより形成することを特
徴とする。請求項２の半導体装置の製造方法は、エピタ
キシャル層の表面部を選択的にエッチングし、そこに不
純物を添加し、その後該不純物を熱拡散することにより
基板取り出し領域を形成する半導体装置の製造方法であ
って、上記エピタキシャル層への不純物の添加を少なく
ともエネルギーが異なる複数回のイオン打ち込みにより
行うことにより上記半導体基板の表面に達する深さの基
板取り出し領域を形成することを特徴とする。

【００１１】

【作用】請求項１の半導体装置の製造方法によれば、エ
ネルギの異なる複数回のイオン打ち込みにより不純物を
ドープするので、各イオン打ち込みにおける深さ方向の
不純物濃度分布のピークの深さを異ならせることができ
る。従って、熱拡散により濃度分布の複数の深さの異な
るピークを起点として不純物を拡散させることができる
ので、各ピークの濃度を徒に高くしなくても厚い（深
い）接合アイソレーション層を形成することができる。
そして、ピークの不純物濃度を高くしなくても済むの
で、結晶欠陥を少なくすることができ、延いては、リー
クを少なくすることができる。また、不純物の拡散長を
徒に長くする必要がないので、横方向への拡散を少なく
することができ、延いては、接合アイソレーション層の
微細化、集積度の向上を図ることができる。

【００１２】請求項２の半導体装置の製造方法によれ
ば、エピタキシャル層に形成される基板取り出し領域
を、イオン打ち込み回数を複数にして深くすることによ
り半導体基板に達するように形成するので、基板取り出
し領域直下においても基板と電気的に接続させることが
でき、従って、基板取り出し抵抗を小さくすることがで
きる。依って、寄生サイリスタが生じる可能性を少なく
することができ、延いては、、誤動作を生じるという不
都合の生じる可能性を少なくすることができる。

【００１３】

【実施例】以下、本発明を図示実施例に従って詳細に説
明する。図１（Ａ）乃至（Ｄ）は本発明半導体装置の製
造方法の一つの実施例を工程順に示す断面図であり、図
２（Ａ）乃至（Ｃ）は同実施例の基板取り出し領域の形
成を工程順に示す断面図である。先ず、図１に従って本
実施例の説明をする。（Ａ）Ｐ⁺ 型半導体基板１の表面部にｎ型不純物の選択
的拡散によりｎ⁺ 型埋込層２を形成し、その後、半導体
基板１表面にｎ型エピタキシャル層（厚さ例えば１．５
μｍ）３を形成する。その後、該エピタキシャル層３の
表面にＳｉＯ₂ からなるパッド酸化膜４及びＳｉＮから
なる耐酸化膜５を形成する。

【００１４】次に、上記パッド酸化膜４及び耐酸化膜５
をパターニングし、該膜４、５をマスクとして上記エピ
タキシャル層３の表面部をテーパー状にエッチング除去
する。図１（Ａ）はそのエッチングによる除去後の状態
を示す。（Ｂ）次に、図１（Ｂ）に示すように、選択的に形成し
たレジスト膜６をマスクとして接合アイソレーション層
形成用のＰ型不純物、例えばホウ素Ｂの第１回目のイオ
ン打ち込みをする。図３は本実施例における第１回目
と、次に行われる第２回目のイオン打ち込みによる不純
物の深さ方向の不純物濃度分布及び熱拡散後の深さ方向
の不純物分布を示す不純物濃度分布図である。

【００１５】図３と従来例の不純物濃度分布を示す図５
との比較から明らかなように、第１回目のイオン打ち込
みは従来よりも浅い（従来例では深さ約０．４μｍのと
ころに濃度のピークがくるようにしていた）深さ例えば
約０．２μｍのところに不純物濃度のピークがくるよう
にイオン打ち込みをする。具体的には、５０〜１００Ｋ
ｅＶのエネルギーで不純物のイオン打ち込みを行う。そ
して、そのドーズ量は例えば２．０〜３．０×１０¹³／
ｃｍ² である。（Ｃ）次に、図１（Ｃ）に示すように、ホウ素Ｂの第２
回目のイオン打ち込みをする。図３と図５との比較から
明らかなように、第２回目のイオン打ち込みは従来より
も深い深さ例えば約０．６μｍのところにピークがくる
ように行う。具体的には、２００〜３００ＫｅＶのエネ
ルギーで不純物のイオン打ち込みを行う。そして、その
ドーズ量は例えば４．０〜５．０×１０¹³／ｃｍ² であ
る。

【００１６】（Ｄ）次に、図１（Ｄ）に示すように、Ｎ
₂ アニール処理、エピタキシャル層３の加熱酸化により
選択酸化膜７を形成すると同時に、Ｐ型の接合アイソレ
ーション層８を形成する。このアニール処理、加熱酸化
処理は例えば従来と同じ条件で行う。このようにする
と、深さ方向の不純物濃度分布が従来よりも相当に均一
な接合アイソレーション層８を得ることができ、しか
も、従来よりも接合アイソレーション層８の深さ（厚
さ）を大きくすることができる。そして、イオン打ち込
みを２回行うので、ピークにおける濃度を低くしても接
合アイソレーション層８を厚くして接合アイソレーショ
ン層８の深いところにおける濃度をピークと差異のない
高い値にすることができる。従って、ピークの濃度を高
くしなくても済むので、結晶欠陥が少なくても済み、延
いては、リークを少なくすることができる。具体的に
は、ピークの濃度を従来より低い２×１０¹⁸／ｃｍ³ 程
度にできた。

【００１７】また、接合アイソレーション層８を厚くす
るために不純物の拡散長を徒に長くする必要がないの
で、横方向への拡散の少ない条件で拡散処理をすること
が可能になり、延いては、接合アイソレーション層８の
微細化、集積度の向上を図ることができる。

【００１８】次に、上記実施例について図２（Ａ）乃至
（Ｃ）に従って基板取り出し領域に着目して説明する。
図２（Ａ）は第１回目のイオン打ち込みを示し、同
（Ｂ）は第２回目のイオン打ち込みを示し、同（Ｃ）は
熱処理後の状態を示す。ここで、着目すべきは、接合ア
イソレーション層８を厚くすることができることから、
該接合アイソレーション層８と一体の基板取り出し領域
９が基板１に達していることである。

【００１９】このように、本実施例によれば、接合アイ
ソレーション層８を厚くすることができることによって
基板取り出し領域９を基板１に達する深さまで形成する
ことができる。従って、基板取り出し領域９直下におい
ても基板１と電気的に接続されることになり、基板取り
出し領域９と基板１との間に間隙があり基板取り出し領
域下では基板１と直接電気的に接続することができなか
った従来の場合に比較して基板取り出し抵抗を小さくす
ることができる。従って、寄生サイリスタが生じる可能
性を少なくすることができ、延いては、、誤動作を生じ
るという不都合の生じる可能性を少なくすることができ
る。尚、上記実施例は本発明をバイポーラＩＣに適用し
たものであったが、本発明はバイポーラＩＣに限らず、
接合アイソレーション層を有するもの、或いは接合アイ
ソレーション層と基板取り出し領域を有するもの一般に
適用することができる。

【００２０】

【発明の効果】請求項１の半導体装置の製造方法によれ
ば、エネルギの異なる複数回のイオン打ち込みにより不
純物をドープするので、各イオン打ち込みにおける深さ
方向の不純物濃度分布のピークを異ならせることがで
き、従って、熱拡散により濃度分布の複数のピークを起
点として不純物を拡散させることができる。依って、各
ピークの濃度を徒に高くしなくても厚い接合アイソレー
ション層を形成することができるので、結晶欠陥が少な
くても済み、延いては、リークを少なくすることができ
る。また、不純物の拡散長を徒に長くする必要がないの
で、横方向への拡散を少なくすることができ、延いて
は、接合アイソレーション層の微細化、集積度の向上を
図ることができる。

【００２１】請求項２の半導体装置の製造方法によれ
ば、エピタキシャル層に形成される基板取り出し領域
を、イオン打ち込み回数を複数にして深くすることによ
り半導体基板に達するように形成するので、基板取り出
し領域直下においても基板と電気的に接続され、基板取
り出し抵抗を小さくすることができる。従って、寄生サ
イリスタが生じる可能性を少なくすることができ、延い
ては、、誤動作を生じるという不都合の生じる可能性を
少なくすることができる。

【図面の簡単な説明】

【図１】（Ａ）乃至（Ｄ）は本発明半導体装置の製造方
法の第１の実施例を工程順に示す断面図である。

【図２】（Ａ）乃至（Ｃ）は上記実施例を基板取り出し
領域に着目して工程順に示す断面図である。

【図３】上記実施例における第１回目と第２回目の接合
アイソレーション層を形成するためのイオン打ち込みに
よる不純物の深さ方向の不純物濃度分布及び熱拡散後の
深さ方向の不純物分布を示す不純物濃度分布図である。

【図４】（Ａ）乃至（Ｄ）は従来例を工程順に示す断面
図である。

【図５】上記従来例における接合アイソレーション層を
形成するためのイオン打ち込みによる不純物の深さ方向
の不純物濃度分布及び熱拡散後の深さ方向の不純物分布
を示す不純物濃度分布図である。

【図６】上記従来例における基板取り出し領域を示す断
面図である。

【図７】（Ａ）、（Ｂ）は発明が解決しようとする問題
点を示すもので、（Ａ）はバイポーラＩＣ表面を撮影し
たものを筆写した平面図、（Ｂ）はリークを説明するた
めの断面図である。

【符号の説明】

１半導体基板３エピタキシャル層７選択酸化膜８接合アイソレーション層９基板取り出し領域

Claims

【特許請求の範囲】

【請求項１】接合アイソレーション層を有する半導体
装置の製造方法において、上記接合アイソレーション層を、少なくともエネルギーが異なる複数回のイオン打ち込み
により不純物を接合アイソレーション層を形成すべき領
域にドープし、その後、上記不純物を熱拡散させることにより形成する
ことを特徴とする半導体装置の製造方法
【請求項２】半導体基板上にエピタキシャル層を形成
し、該エピタキシャル層の表面部を選択的にエッチング
し、次いで、該エピタキシャル層に不純物を添加し、そ
の後該不純物を熱拡散することにより少なくとも基板取
り出し領域を形成する半導体装置の製造方法において、上記エピタキシャル層への不純物の添加を少なくともエ
ネルギーが異なる複数回のイオン打ち込みにより行うこ
とにより上記半導体基板の表面に達する深さの基板取り
出し領域を形成することを特徴とする半導体装置の製造
方法