JPH05259859A - オート・クリヤー回路 - Google Patents

オート・クリヤー回路

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JPH05259859A
JPH05259859A JP4043743A JP4374392A JPH05259859A JP H05259859 A JPH05259859 A JP H05259859A JP 4043743 A JP4043743 A JP 4043743A JP 4374392 A JP4374392 A JP 4374392A JP H05259859 A JPH05259859 A JP H05259859A
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JP
Japan
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terminal
power supply
active element
input terminal
supply potential
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Application number
JP4043743A
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English (en)
Inventor
Yoshimitsu Fujisawa
義光 藤澤
Yasuhiro Shin
康博 真
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OKI LSI TEKUNOROJI KANSAI KK
Oki Electric Industry Co Ltd
Original Assignee
OKI LSI TEKUNOROJI KANSAI KK
Oki Electric Industry Co Ltd
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Publication date
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Priority to DE69330689T priority patent/DE69330689T2/de
Priority to DE69331420T priority patent/DE69331420T2/de
Priority to DE69330571T priority patent/DE69330571T2/de
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Priority to DE69320505T priority patent/DE69320505T2/de
Priority to US08/023,674 priority patent/US5331209A/en
Priority to EP93103067A priority patent/EP0558042B1/en
Priority to EP97111083A priority patent/EP0802631B1/en
Priority to EP97111082A priority patent/EP0802630B1/en
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
    • H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
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    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
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    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/30—Modifications for providing a predetermined threshold before switching
    • H03K17/302—Modifications for providing a predetermined threshold before switching in field-effect transistor switches

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Abstract

(57)【要約】 【目的】 本発明は、定常状態のＶDDレベルが低い場合
でもリセット信号ＲＳが解除され、ＶDDの立上がり波形
が急峻な場合でもＲＳが出力され、電源瞬断等によって
ＶDDが瞬間的に低下してもＲＳが出力され、ＬＳＩ等の
評価の際に消費電流を“０”にできるオート・クリヤー
回路を提供する。 【構成】 ＶDDレベルがＰＭＯＳ４１のスレッショルド
電圧ＶTPを越えて該ＰＭＯＳ４１がオンし、さらにゲー
ト電圧ＶG がＮＭＯＳ４２のスレッショルド電圧ＶTNを
越えると、該ＮＭＯＳ４２がオンする。これにより、従
来よりも低い電圧レベルにおいて、出力端子３３から出
力されるＲＳが解除される。また、ＰＭＯＳ４１のドレ
インとＮＭＯＳ４２のゲートとの間に、抵抗及びコンデ
ンサからなる積分回路を設けることにより、該ＰＭＯＳ
４１のドレイン電圧を該積分回路で積分し、その積分電
圧によってＮＭＯＳ４２のゲート制御を行う。これによ
り、ＶDDレベルの立上がりが急峻な場合でも、ＲＳを確
実に出力できる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、電子回路が形成された
集積回路等において、その電子回路の電源投入時や電源
電位が一時的に低下したときに、該電子回路の内部状態
を初期化（初期設定）するために用いられるオート・ク
リヤー回路に関するものである。
【０００２】
【従来の技術】一般に、複雑な電子回路では、電源投入
時に、回路内の各部の動作を予め設定された初期状態に
セットする必要がある。このため、オート・クリヤー回
路を設けて電源電位の立上がりを検出し、その電源電位
が立上がるときに該オート・クリヤー回路が一時的に高
レベル（以下、“Ｈ”という）又は低レベル（以下、
“Ｌ”という）の信号を出力するようにして、電子回路
を初期状態にセットしている。電源電位が立上がった後
は、このオート・クリヤー回路の出力が“Ｌ”又は
“Ｈ”となる。
【０００３】従来、この種のオート・クリヤー回路に関
する技術としては、特開昭５４−１９６４０号公報、特
開昭５４−１５２８１７号公報、特開昭５７−１５７６
３３号公報、特開昭５７−１８３１２５号公報、特開昭
６０−１９１３２３号公報、特開昭６３−２３４７２０
号公報、特開平１−７８５２０号公報、特開平１−３０
７３１５号公報、特開平３−２０６７０９号公報、実開
昭６２−６８３３６号公報等に記載された種々の提案が
行われている。
【０００４】図２は、前記文献等に記載された従来のオ
ート・クリヤー回路の一構成例を示す回路図である。こ
のオート・クリヤー回路は、高電源電位（以下、ＶDDと
いう）が印加される第１電源電位入力端子１、低電源電
位（以下、ＶSSという）が印加される第２電源電位入力
端子２、及び出力電圧ＶO を出力する出力端子３を有し
ている。端子１はＰチャンネルＭＯＳＦＥＴ（以下、Ｐ
ＭＯＳという）１１のバックゲート及びソースに接続さ
れ、さらに端子２がＮチャンネルＭＯＳＦＥＴ（以下、
ＮＭＯＳという）のバックゲート及びソースに接続され
ている。ＰＭＯＳ１１のドレイン及びゲートは共通接続
され、抵抗２１を介して端子２に接続されると共に、Ｎ
ＭＯＳ１２のゲートに接続されている。ＮＭＯＳ１２の
ドレインは、抵抗２２を介して端子１に接続されると共
に、出力端子３に接続されている。さらに、ＮＭＯＳ１
２のバックゲート及びソースは共通接続され、端子２に
接続されている。次に、図２に示すオート・クリヤー回
路の動作を図３を参照しつつ説明する。図３は、立上が
りの緩やかな電源を端子１，２に印加したときのＶDD、
ＮＭＯＳ１２のゲート電圧ＶG 、及び出力電圧ＶO の電
圧波形図である。なお、図３中のＶTPはＰＭＯＳ１１の
スレッショルド電圧、ＶTNはＮＭＯＳ１２のスレッショ
ルド電圧である。
【０００５】図３において、電源投入前の区間Ａにおい
ては、ＶDD、ＶG 、ＶO がいずれも“Ｌ”となってい
る。次に、電源を投入すると、端子１に印加されたＶDD
は電源の有する時定数に基づき、所定の電位まで上昇す
る。ここで、抵抗２１の抵抗値が、ＰＭＯＳ１１のオン
抵抗を無視できる程大きな値（例えば、１００ＫΩ以
上）であるとすると、ＶDDがＰＭＯＳ１１のスレッショ
ルド電圧ＶTP（例えば、０．７Ｖ）を越えると、該ＰＭ
ＯＳ１１のソース・ドレイン間がオンし、ゲート電圧Ｖ
G （＝ＶDD−ＶTP）がＮＭＯＳ１２のゲートに供給され
る。ゲート電圧ＶG がＮＭＯＳ１２のスレッショルド電
圧ＶTN（例えば、約０．７Ｖ）に上昇するまで、即ちＶ
DDが電位ＶTP＋ＶTNに上昇するまで、ＮＭＯＳ１２のソ
ース・ドレイン間がオフ状態である。そのため、出力端
子３の出力電圧ＶO は、抵抗２２を通してＶDDレベルと
なる（図３の区間Ｂ，Ｃ）。
【０００６】端子１に印加されたＶDDが電位ＶTP＋ＶTN
を越えると、ゲート電圧ＶG がＮＭＯＳ１２のスレッシ
ョルド電圧ＶTNを越えるため、該ＮＭＯＳ１２のソース
・ドレイン間がオンし、出力電圧ＶO は端子２のＶSSレ
ベルになる（図３の区間Ｄ，Ｅ）。図４は、端子１に印
加されるＶDDの立上がり波形（例えば、数１０mS）が図
３と異なるときのＶDD、ＶG 、ＶO の他の電圧波形図で
ある。電源を投入すると、端子１に印加されたＶDDは電
源の有する時定数（例えば、数１０mS）に基づき、図３
と同様に所定の電位まで上昇する（図４の区間Ｂ，Ｃ，
Ｄ）。ここで、ＶDDがＰＭＯＳ１１のスレッショルド電
圧ＶTP以下の区間Ｂでは、該ＰＭＯＳ１１のソース・ド
レイン間がオフ状態で、ＮＭＯＳ１２のゲート電圧ＶG
が抵抗２１を通してＶSSレベルとなっているので、該Ｎ
ＭＯＳ１２のソース・ドレイン間がオフ状態である。そ
のため、図３と同様に、出力端子３の出力電圧ＶO は、
抵抗２２を通してＶDDレベルとなる。
【０００７】ＶDDの電位がＰＭＯＳ１１のスレッショル
ド電圧ＶTPを越えると、該ＰＭＯＳ１１のソース・ドレ
イン間がオンする。ここで、ＰＭＯＳ１１は、そのゲー
トとドレインは共通接続され、ＰＭＯＳダイオードとし
て動作するので、抵抗２１の抵抗値が大きい場合（例え
ば、数１００ＫΩ）、該ＰＭＯＳ１１のドレイン電圧は
ほぼ電位ＶDD−ＶTPとなってＶDDと共に上昇する。この
ＰＭＯＳ１１のドレイン電圧がＮＭＯＳ１２のゲート電
圧ＶG として供給されるので、該ゲート電圧ＶG がＮＭ
ＯＳ１２のスレッショルド電圧ＶTNまで上昇する区間Ｃ
では、該ＮＭＯＳ１２のソース・ドレイン間がオフ状態
で、抵抗２２を通して出力端子３から出力される出力電
圧ＶO がＶDDレベルとなる。図３と同様に、ＶDDがさら
に上昇してゲート電圧ＶG がＮＭＯＳ１２のスレッショ
ルド電圧ＶTNを越えると、該ＮＭＯＳ１２のソース・ド
レイン間がオンし、出力電圧ＶO がＶSSレベルへ立下が
る（図４の区間Ｄ，Ｅ）。
【０００８】以上のように、電源を投入して端子１に印
加されたＶDDが図３及び図４のように上昇すると、出力
電圧ＶO が“Ｈ”に立上がるので、その“Ｈ”のリセッ
ト信号ＲＳにより、電子回路の初期設定を行えば、オー
ト・クリヤー（パワーオンリセット）として使用するこ
とができる。
【０００９】
【発明が解決しようとする課題】しかしながら、従来の
オート・クリヤー回路では、次のような課題があった。 （１） 従来のオート・クリヤー回路では、図３に示す
ように、ＶDDが、ＰＭＯＳ１１のスレッショルド電圧Ｖ
TPとＮＭＯＳ１２のスレッショルド電圧ＶTNを加えた値
を越えた場合（ＶDD＞ＶTP＋ＶTN）に、出力端子３のリ
セット信号ＲＳが解除されるため、定常状態のＶDDが低
い値のときには該リセット信号ＲＳが解除されない。例
えば、定常状態の高電源電位ＶDD(max）＝３Ｖ、及びＶ
TP＝ＶTN＝０．７Ｖとすると、ＭＯＳＦＥＴの製造ばら
つきは±０．２５Ｖ程度であるので、ＰＭＯＳ１１及び
ＮＭＯＳ１２の最大スレッショルド電圧ＶTP(max1)，Ｖ
TN(max1)は、０．９５Ｖとなる。又、図２のオート・ク
リヤー回路を内蔵する大規模集積回路（以下、ＬＳＩと
いう）等の集積回路の動作保証温度を−４０°Ｃ〜＋８
５°Ｃとすると、ＰＭＯＳ１１の最大閾値電圧Ｖ
TP(max2)とＮＭＯＳ１２の最大閾値電圧ＶTN(max2)とが
１．２Ｖとなるので、リセット信号ＲＳの解除される電
圧が２．４Ｖとなる。
【００１０】駆動電圧３ＶのＬＳＩ等の集積回路におい
て、動作保証電圧が３．０Ｖ±１０％のとき、動作保証
電圧が２．７Ｖ〜３．３Ｖとなる。この場合、回路の素
子劣化を防止するために、回路のテストを２．４Ｖ程度
で行うので、１．９Ｖ程度で確実にリセット信号ＲＳが
解除される必要があるが、従来の回路では確実にリセッ
ト信号ＲＳを解除することができなかった。つまり、従
来の回路では、定常状態のＶDD(max）が低い電圧値のと
きにはリセット信号ＲＳが解除されないという問題があ
る。
【００１１】（２） 図５は、ＶDDの立上がりが急峻な
ときの図２の他の電圧波形図である。この図に示すよう
に、電源投入により、ＶDDが急峻に立上がった場合（例
えば、数１００nS）、リセット信号ＲＳの“Ｈ”の出力
時間が短くなり（例えば、５nS）、充分なリセットパル
ス幅が得られなくなる。特に、出力端子３に接続される
容量負荷が大きくなると、該出力端子３から出力される
出力電流が該容量負荷で積分されてしまい、図４の区間
Ｆに示すように、出力端子３に全く“Ｈ”のリセット信
号ＲＳが発生しなくなってしまう。このように、電源投
入によってＶDDが急峻に立上がると、リセット信号ＲＳ
が出力されないという問題が生じる。
【００１２】（３） 図３、図４あるいは図５の区間Ｅ
の定常状態において、ＶDDが瞬間的に低下した場合、そ
の後のＶDDの立上がりが急峻な波形になるため、前記
（２）と同様に、リセット信号ＲＳが出力されないこと
があり得る。 （４） 前記（２）の問題を解決するため、出力端子３
から“Ｈ”のリセット信号ＲＳを出力するための抵抗２
２の抵抗値を、例えば数ＫΩのように小さくすることも
考えられる。このように抵抗値を小さくすると、ＶDDが
急峻に立上がっても、一応、リセットパルス幅は短くて
も発生する。しかし、抵抗２２の抵抗値を小さくする
と、このオート・クリヤー回路を内蔵するＬＳＩ等の動
作時における消費電流が大きくなってしまう。例えば、
ＶDD＝５Ｖで動作時、抵抗２２の抵抗値を５ＫΩとする
と、１mAの電流が流れてしまう。このように消費電流が
大きくなると、例えば乾電池を電源として使用する装置
に使用することができない。逆に、消費電流を小さくす
るために抵抗２２の抵抗値を大きくすると（例えば、数
１００ＫΩ）、消費電流が小さくなる。例えば、ＶDD＝
５Ｖで動作するとき、抵抗２２が５００ＫΩの場合、消
費電流を１０μA まで低下できる。
【００１３】図２のオート・クリヤー回路をＬＳＩ等の
パワーオンリセットとして使用する場合には、該ＬＳＩ
等の内部回路の大部分に、図２から発生するリセット信
号ＲＳを引き廻して用いたり、あるいはバッファで駆動
したリセット信号を用いて該内部回路をリセットさせ
る。このような場合、配線の引き廻しによる配線容量
や、バッファの入力容量により、出力端子３に接続され
る容量負荷が大きくなる（例えば、０．５pF程度の容
量）。すると、前記のように消費電流を１０μA 程度ま
で低下させると、その消費電流１０μA が容量負荷によ
って積分されてしまい、図５に示すように、出力端子３
に“Ｈ”のリセット信号ＲＳが発生しなくなってしま
う。
【００１４】例えば、消費電流を小さくするために抵抗
２２の抵抗値を５００ＫΩにすると、容量負荷０．５pF
を２．５Ｖまで充電するには、約１７３nSかかり、ＶDD
の立上がりがこの時間以下では、出力端子３に“Ｈ”の
リセット信号ＲＳが発生しないことになる。従って、Ｖ
DDが急峻に立上がるような場合を考えると、確実にリセ
ット信号ＲＳを出力するためには、定常状態時の消費電
流をある程度大きくしなければならない。
【００１５】（５） 図２のオート・クリヤー回路をＬ
ＳＩ等に内蔵させた場合、例えばＶDD＝５Ｖの定常使用
状態において、図２に示すＰＭＯＳ１１のソース・ドレ
イン及び抵抗２１を通して、さらに抵抗２２及びＮＭＯ
Ｓ１２のドレイン・ソースを通して電流が流れる。この
電流値は、例えば、抵抗２１，２２の抵抗値を５００Ｋ
Ω、及びＶDDを５Ｖとした場合、約１９μA となる。こ
の電流値は、抵抗値をさらに１ＭΩ等と大きくすれば、
小さくなるので、ＬＳＩ等全体の動作消費電流と比べて
数％程度であれば、動作消費電流的には問題がない。と
ころが、図２のオート・クリヤー回路の消費電流は、そ
れを内蔵するＬＳＩ等の動作周波数に関係せず、定常的
に流れるため、該オート・クリヤー回路を含むＬＳＩ等
の評価のために、スタティック消費電流ＩDDの検査を、
例えば１０μA 程度において測定することが不可能であ
り、該オート・クリヤー回路の消費電流を“０”にでき
ない。そのため、ＬＳＩ等の製造工程中に生じるフォト
リソ欠陥等の検査精度が低下し、ＬＳＩ等の経時不良品
を除去しきれなくなって信頼性の点において問題が生じ
る。従って、未だ技術的に充分満足のゆくオート・クリ
ヤー回路を提供することが困難であった。
【００１６】本発明は、前記従来技術が持っていた課題
として、 （１） 定常状態のＶDDレベルが低い場合、リセット信
号が解除されない。 （２） ＶDDの立上がり波形が急峻な場合、負荷が大き
いと、リセット信号が出力されない。 （３） 定常状態時にＶDDが瞬間的に低下したときに
は、そのＶDDの立上がり時にリセット信号が出力されな
い。 （４） 定常状態時の消費電流が多い。 （５） ＬＳＩ等のスタティック消費電流ＩDDの検査時
に消費電流を“０”にできない。という点について解決
したオート・クリヤー回路を提供するものである。
【００１７】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、ＬＳＩ等の内部回路を初期設定する
ためのオート・クリヤー回路において、第２電源電位入
力端子に接続された第３端子がスレッショルド電圧以上
になると第１電源電位入力端子に接続された第１端子と
第２端子との間がオン状態となる第１能動素子と、前記
第１能動素子の第２端子と前記第２電源電位入力端子と
の間に接続された第１抵抗手段とを、備えている。さら
に、前記第１電源電位入力端子と出力端子との間に接続
された第２抵抗手段と、前記第１能動素子の第２端子に
接続された第３端子がスレッショルド電圧以上になると
前記第２電源電位入力端子に接続された第１端子と前記
出力端子に接続された第２端子との間がオン状態となる
第２能動素子とが、設けられている。
【００１８】第２の発明は、第２電源電位入力端子に接
続された第３端子がスレッショルド電圧以上になると第
１電源電位入力端子に接続された第１端子と第２端子と
の間がオン状態となる第１能動素子と、前記第１能動素
子の第２端子と前記第２電源電位入力端子との間に接続
された第１抵抗手段と、前記第１電源電位入力端子と出
力端子との間に接続された第２抵抗手段とを、備えてい
る。さらに、第３端子がスレッショルド電圧以上になる
と前記第２電源電位入力端子に接続された第１端子と前
記出力端子に接続された第２端子との間がオン状態とな
る第２能動素子と、前記第１能動素子の第２端子と前記
第２能動素子の第３端子との間に接続された第３抵抗手
段と、前記第２能動素子の第３端子と前記第２電源電位
入力端子との間に接続された容量手段とが、設けられて
いる。
【００１９】第３の発明では、第３の発明の第１，第２
能動素子、第１，第２，第３抵抗素子及び容量手段と、
前記第２能動素子の第３端子と前記第１電源電位入力端
子との間に接続されたダイオード手段とを、備えてい
る。第４の発明は、制御信号入力端子に接続された第３
端子がスレッショルド電圧以上になると第１電源電位入
力端子に接続された第１端子と第２端子との間がオン状
態となる第１能動素子と、前記第１能動素子の第２端子
と前記第２電源電位入力端子との間に接続された第１抵
抗手段と、前記第１電源電位入力端子と出力端子との間
に接続された第２抵抗手段とを、備えている。さらに、
前記第１能動素子の第２端子に接続された第３端子がス
レッショルド電圧以上になると前記第２電源電位入力端
子に接続された第１端子と前記出力端子に接続された第
２端子との間がオン状態となる第２能動素子が設けられ
ている。第５の発明は、第１、第２、第３又は第４の発
明のオート・クリヤー回路において、前記第１能動素子
をＰＭＯＳ、前記第２能動素子をＮＭＯＳ、前記第１，
第２，第３端子をそれぞれソース，ドレイン，ゲートと
し、前記第１電源電位入力端子に高電位、前記第２電源
電位入力端子に低電位を印加する構成にしている。
【００２０】第６の発明は、第１、第２、第３又は第４
の発明のオート・クリヤー回路において、前記第１能動
素子をＮＭＯＳ、前記第２能動素子をＰＭＯＳ、前記第
１，第２，第３端子をそれぞれソース，ドレイン，ゲー
トとし、前記第１電源電位入力端子に低電位、前記第２
電源電位入力端子に高電位を印加する構成にしている。
【００２１】第７の発明は、制御信号入力端子に接続さ
れた第３端子がスレッショルド電圧以上になると第１電
源電位入力端子に接続された第１端子と第２端子との間
がオン状態となる第１能動素子と、前記第１能動素子の
第２端子と前記第２電源電位入力端子との間に接続され
た第１抵抗手段と、前記第１電源電位入力端子と出力端
子との間に接続された第２抵抗手段と、第３端子がスレ
ッショルド電圧以上になると前記第２電源電位入力端子
に接続された第１端子と前記出力端子に接続された第２
端子との間がオン状態となる第２能動素子とを、備えて
いる。さらに、前記第１能動素子の第２端子と前記第２
能動素子の第３端子との間に接続された第３抵抗手段
と、前記第２能動素子の第３端子と前記第２電源電位入
力端子との間に接続された容量手段と、前記制御信号入
力端子に接続された第３端子がスレッショルド電圧以上
になると前記第２電源電位入力端子に接続された第１端
子と前記第２能動素子の第３端子に接続された第２端子
との間がオン状態となる第３能動素子とが、設けられて
いる。
【００２２】第８の発明は、第７の発明の第１，第２，
第３能動素子、第１，第２，第３抵抗素子及び容量手段
と、前記第２能動素子の第３端子と前記第１電源電位入
力端子との間に接続されたダイオード手段とを、備えて
いる。
【００２３】第９の発明は、第７又は第８の発明のオー
ト・クリヤー回路において、前記第１能動素子をＰＭＯ
Ｓ、前記第２，第３能動素子をＮＭＯＳ、前記第１，第
２，第３端子をそれぞれソース，ドレイン，ゲートと
し、前記第１電源電位入力端子に高電位、前記第２電源
電位入力端子に低電位を印加する構成にしている。第１
０の発明は、第７又は第８の発明のオート・クリヤー回
路において、前記第１能動素子をＮＭＯＳ、前記第２，
第３能動素子をＰＭＯＳ、前記第１，第２，第３端子を
それぞれソース，ドレイン，ゲートとし、前記第１電源
電位入力端子に低電位、前記第２電源電位入力端子に高
電位を印加する構成にしている。
【００２４】第１１の発明は、第１、第２、第３、第
４、第５、第６、第７、第８、第９又は第１０の発明の
第１，第２能動素子及び第１，第２抵抗手段と、前記第
１能動素子の第２端子と前記第１抵抗手段との間に接続
された第３抵抗手段とを、備え、前記第４抵抗手段と前
記第１抵抗手段の接続点を前記第２能動素子の第３端子
に接続している。
【００２５】第１２の発明では、第１電源電位入力端子
と第２電源電位入力端子に入力される電位差がスレッシ
ョルド電圧以上になると、該第１電源電位入力端子に接
続された第１端子と、第３端子に共通接続された第２端
子との間がオン状態となって該第２端子に電位を発生す
る第１能動素子と、前記第１能動素子の第２端子と前記
第２電源電位入力端子との間に接続された第１抵抗手段
と、前記第１電源電位入力端子と出力端子との間に接続
された第２抵抗手段とを、備えている。さらに、第３端
子がスレッショルド電圧以上になると前記第２電源電位
入力端子に接続された第１端子と前記出力端子に接続さ
れた第２端子との間がオン状態となる第２能動素子と、
前記第１能動素子の第２端子と前記第２能動素子の第３
端子との間に接続された第３抵抗手段と、前記第２能動
素子の第３端子と前記第２電源電位入力端子との間に接
続され、前記第３抵抗手段と共働して前記第１能動素子
の第２端子に発生した電位を積分して前記第２能動素子
の第３端子に与える容量手段とが、設けられている。
【００２６】第１３の発明は、第１２の発明の第１，第
２能動素子、第１，第２，第３抵抗手段及び容量手段
と、前記第２能動素子の第３端子と前記第１電源電位入
力端子との間に接続され、前記第１電源電位入力端子と
前記第２電源電位入力端子間の電位差低下時に前記容量
手段の蓄積電荷を前記第１電源電位入力端子へ放電する
ダイオード手段とを、備えている。第１４の発明は、第
１２又は第１３の発明のオート・クリヤー回路におい
て、前記第１能動素子をＰＭＯＳ、前記第２能動素子を
ＮＭＯＳ、前記第１，第２，第３端子をそれぞれソー
ス，ドレイン，ゲートとし、前記第１電源電位入力端子
に高電位、前記第２電源電位入力端子に低電位を印加す
る構成にしている。第１５の発明は、第１２又は第１３
の発明のオート・クリヤー回路おいて、前記第１能動素
子をＮＭＯＳ、前記第２能動素子をＰＭＯＳ、前記第
１，第２，第３端子をそれぞれソース，ドレイン，ゲー
トとし、前記第１電源電位入力端子に低電位、前記第２
電源電位入力端子に高電位を印加する構成にしている。
【００２７】第１６の発明は、第１３の発明の第１，第
２能動素子、第１，第２，第３抵抗手段、容量手段及び
ダイオード手段と、第３能動素子とを、備えている。第
３能動素子は、前記第１能動素子の第２端子に第１端子
が、前記第１能動素子の第３端子に第２端子がそれぞれ
接続され、制御信号入力端子に接続された第３端子がス
レッショルド電圧以上になると該第１端子と第２端子間
がオン状態となり、該第３端子がスレッショルド電圧未
満のときには該第１端子と第２端子間がオフ状態となる
機能を有している。第１７の発明は、第１３の発明の第
１，第２能動素子、第１，第２，第３抵抗手段、容量手
段及びダイオード手段と、第３能動素子とを、備えてい
る。第３能動素子は、前記第１能動素子の第２，第３端
子と前記第１，第３抵抗手段との間に第１端子及び第２
端子が直列接続され、制御信号入力端子に接続された第
３端子がスレッショルド電圧以上になると該第１端子と
第２端子間がオン状態となり、該第３端子がスレッショ
ルド電圧未満のときには第１端子と第２端子間がオフ状
態となる機能を有している。
【００２８】第１８の発明は、第１３の発明の第１，第
２能動素子、第１，第２，第３抵抗手段、容量手段及び
ダイオード手段と、第３能動素子とを、備えている。第
３能動素子は、前記第１電源電位入力端子と前記第１能
動素子の第１端子との間に第１端子及び第２端子が直列
接続され、制御信号入力端子に接続された第３端子がス
レッショルド電圧以上になると該第１端子と第２端子間
がオン状態となり、該第３端子がスレッショルド電圧未
満のときには該第１端子と第２端子間がオフ状態となる
機能を有している。第１９の発明は、第１６、第１７又
は第１８の発明のオート・クリヤー回路において、前記
第１，第３能動素子をＰＭＯＳ、前記第２能動素子をＮ
ＭＯＳ、前記第１，第２，第３端子をそれぞれソース，
ドレイン，ゲートとし、前記第１電源電位入力端子に高
電位、前記第２電源電位入力端子に低電位を印加する構
成にしている。第２０の発明は、第１６、第１７又は第
１８の発明のオート・クリヤー回路において、前記第
１，第３能動素子をＮＭＯＳ、前記第２能動素子をＰＭ
ＯＳ、前記第１，第２，第３端子をそれぞれソース，ド
レイン，ゲートとし、前記第１電源電位入力端子に低電
位、前記第２電源電位入力端子に高電位を印加する構成
にしている。
【００２９】第２１の発明は、第１３の発明の第１，第
２能動素子、第１，第２，第３抵抗手段、容量手段及び
ダイオード手段と、第３能動素子と、第４能動素子と
を、備えている。第３能動素子は、前記第１能動素子の
第２端子に第１端子が、前記第１能動端の第３端子に第
２端子がそれぞれ接続され、制御信号入力端子に接続さ
れた第３端子がスレッショルド電圧以上になると該第１
端子と第２端子間がオン状態となり、該第３端子がスレ
ッショルド電圧未満のときには該第１端子と第２端子間
がオフ状態となる機能を有している。第４能動素子は、
前記制御信号入力端子に接続された第３端子の電位によ
って前記第２電源電位入力端子に接続された第１端子と
前記第２能動素子の第３端子に接続された第２端子と
が、前記第３能動素子に対して相補的にオン，オフ状態
となる機能を有している。
【００３０】第２２の発明は、第１３の発明の第１，第
２能動素子、第１，第２，第３抵抗手段、容量手段及び
ダイオード手段と、第３能動素子と、第４能動素子と
を、備えている。第３能動素子は、前記第１能動素子の
第２，第３端子と前記第１，第３抵抗手段との間に第１
端子及び第２端子が直列接続され、制御信号入力端子に
接続された第３端子がスレッショルド電圧以上になると
該第１端子と第２端子間がオン状態となり、該第３端子
がスレッショルド電圧未満のときには該第１端子と第２
端子間がオフ状態となる機能を有している。第４能動素
子は、前記制御信号入力端子に接続された第３端子の電
位によって前記第２電源電位入力端子に接続された第１
端子と前記第２能動素子の第３端子に接続された第２端
子とが、前記第３能動素子に対して相補的にオン，オフ
状態となる機能を有している。第２３の発明は、第１３
の発明の第１，第２能動素子、第１，第２，第３抵抗手
段、容量手段及びダイオード手段と、第３能動素子と、
第４能動素子とを、備えている。第３能動素子は、前記
第１電源電位入力端子と前記第１能動素子の第１端子と
の間に第１端子及び第２端子が直列接続され、制御信号
入力端子に接続された第３端子がスレッショルド電圧以
上になると該第１端子と第２端子間がオン状態となり、
該第３端子がスレッショルド電圧未満のときには該第１
端子と第２端子間がオフ状態となる機能を有している。
第４能動素子は、前記制御信号入力端子に接続された第
３端子の電位によって前記第２電源電位入力端子に接続
された第１端子と前記第２能動素子の第３端子に接続さ
れた第２端子とが、前記第３能動素子に対して相補的に
オン，オフ状態となる機能を有している。
【００３１】第２４の発明は、第２１、第２２又は第２
３の発明のオート・クリヤー回路において、前記第１，
第３能動素子をＰＭＯＳ、前記第２，第４能動素子をＮ
ＭＯＳ、前記第１，第２，第３端子をそれぞれソース，
ドレイン，ゲートとし、前記第１電源電位入力端子に高
電位、前記第２電源電位入力端子に低電位を印加する構
成にしている。第２５の発明は、第２１、第２２又は第
２３の発明のオート・クリヤー回路において、前記第
１，第３能動素子をＮＭＯＳ、前記第２，第４能動素子
をＰＭＯＳ、前記第１，第２，第３端子をそれぞれソー
ス，ドレイン，ゲートとし、前記第１電源電位入力端子
に低電位、前記第２電源電位入力端子に高電位を印加す
る構成にしている。
【００３２】
【作用】第１の発明によれば、以上のようにオート・ク
リヤー回路を構成したので、第１能動素子の第１端子の
電位がそのスレッショルド電圧を越え、かつ第２能動素
子の第３端子がそのスレッショルド電圧を越えたとき
に、それらの第１能動素子及び第２能動素子がオンす
る。第２電源電位入力端子に第１能動素子の第３端子が
接続されているので、該第１能動素子もしくは第２能動
素子のいずれか低い方のスレッショルド電圧分だけ低い
値で、出力端子から出力されるリセット信号が解除され
る。第２の発明によれば、第３抵抗手段及び容量手段
は、その時定数により、電源立上がり時において第２能
動素子をオン，オフ制御するための電圧レベルの立上が
りを遅らせ、出力端子からリセット信号を出力させる働
きがある。第３の発明によれば、第３抵抗手段及び容量
手段は、第２の発明と同様に、電源の急峻な立上がり時
において第２能動素子をオンする時間を遅らせる働きが
ある。ダイオード手段は、電源瞬断時等における瞬間的
な電源低下時において、容量手段の蓄積電荷を放電させ
て該容量手段の機能を急速に回復する働きがある。これ
により、瞬間的な電源低下時においても、出力端子から
リセット信号の出力が行える。第４の発明によれば、制
御信号入力端子によって第１能動素子のオン，オフ制御
が行え、それをオフすることによって消費電流の低減化
が図れる。これにより、このオート・クリヤー回路を内
蔵したＬＳＩ等の内部回路の消費電流の評価を適切に行
える。
【００３３】第５及び第６の発明によれば、第１能動素
子及び第２能動素子をＭＯＳトランジスタで構成するこ
とにより、簡単な回路構成の電圧制御によって出力端子
からリセット信号の出力が行える。第７の発明によれ
ば、制御信号入力端子によって第１能動素子及び第３能
動素子のオン，オフ制御が行え、それをオフにすること
によって消費電流を低減し、このオート・クリヤー回路
を内蔵したＬＳＩ等の内部回路の消費電流の評価が適切
に行える。第８の発明によれば、ダイオード手段は、電
源瞬断等の瞬間的な電源低下時において、容量手段の蓄
積電荷を放電してその機能を急速に回復させる働きがあ
る。
【００３４】第９及び第１０の発明によれば、第１、第
２、第３能動素子をＭＯＳトランジスタで構成すること
により、簡単な回路構成の電圧制御によって的確なリセ
ット信号の出力が行える。第１１の発明によれば、第１
抵抗手段及び第３抵抗手段は、その分圧比で第２能動素
子をオン，オフ制御する働きがある。この第１抵抗手段
及び第３抵抗手段の分圧比を変えると、第２能動素子を
オンするための電圧レベルが変化する。これにより、出
力端子から出力されるリセット信号を解除するための電
圧レベルを変えられる。第１２の発明によれば、電源の
投入によって第１能動素子がオンすると、その第１能動
素子のスレッショルド電圧分だけ電圧降下した電源電位
が、第３抵抗手段及び容量手段により積分され、その積
分値によって第２能動素子のオン，オフ動作が制御され
る。これにより、電源の立上がりが急峻な場合でも、出
力端子から的確にリセット信号の出力が行える。第１３
の発明によれば、ダイオード手段は、電源瞬断等による
瞬間的な電源低下時に、容量手段の蓄積電荷を放電して
該容量手段の機能を急速に回復させる。これにより、瞬
間的な電源低下時においても、的確にリセット信号の出
力が行える。第１４及び第１５の発明によれば、第１能
動素子及び第２能動素子をＭＯＳトランジスタで構成す
ることにより、簡単な回路構成の電圧制御によって的確
なリセット信号の出力が行える。
【００３５】第１６の発明によれば、制御信号入力端子
によって第３能動素子をオン，オフ制御すると、容量手
段の充放電経路が切り替わり、第２能動素子がオン，オ
フ動作する。これにより、消費電流の低減化が図れ、こ
のオート・クリヤー回路を内蔵したＬＳＩ等の内部回路
の消費電流の評価を適切に行える。第１７の発明によれ
ば、制御信号入力端子によって第３能動素子をオン，オ
フ制御することにより、第１６の発明とほぼ同様の作用
が行われる。第１８の発明によれば、制御信号入力端子
によって第３能動素子をオン，オフ制御することによ
り、第１６の発明とほぼ同様の作用が行われる。第１９
及び第２０の発明によれば、第１，第２，第３能動素子
をＭＯＳトランジスタで構成することにより、簡単な回
路構成の電圧制御によって的確なリセット信号の出力が
行える。第２１の発明によれば、制御信号入力端子の制
御によって第３能動素子と第４能動素子が相補的にオ
ン，オフ動作し、容量手段の充放電経路が切り替わる。
これにより、第２能動素子は、第４能動素子のオン，オ
フ動作と逆のオン，オフ動作を行うので、制御信号入力
端子によってオート・クリヤー回路を流れる電流を
“０”に制御した直後より、そのオート・クリヤー回路
の電源電流値を“０”にすることが可能となる。そのた
め、このオート・クリヤー回路を含んだＬＳＩ等の内部
回路の消費電流の評価をより適切に行える。第２２の発
明によれば、第２１の発明と同様に、制御信号入力端子
の制御によって第３能動素子と第４能動素子が相補的に
オン，オフ動作し、容量手段の充放電経路が切り替わ
り、第２能動素子が第４能動素子と逆のオン，オフ動作
を行う。これにより、オート・クリヤー回路に流れる電
流を“０”に制御した直後より、その電源電流を“０”
にすることが可能となる。
【００３６】第２３の発明によれば、第２１の発明と同
様に、制御信号入力端子の制御によって第３能動素子及
び第４能動素子が相補的にオン，オフ動作し、容量手段
に対する充放電経路が切り替わり、第２能動素子が第４
能動素子とは逆のオン，オフ動作を行う。これにより、
オート・クリヤー回路に流れる電流を“０”に制御した
直後より、その電流値を“０”にすることが可能とな
る。第２４及び第２５の発明によれば、第１，第２，第
３，第４能動素子をＭＯＳトランジスタで構成すること
により、簡単な回路構成の電圧制御によって的確なリセ
ット信号の出力が行える。従って、前記課題を解決でき
るのである。
【００３７】
【実施例】第１の実施例 図１は、本発明の第１の実施例を示すオート・クリヤー
回路の回路図である。このオート・クリヤー回路は、Ｖ
DDが印加される第１電源電位入力端子３１、ＶSSが印加
される第２電源電位入力端子３２、及び出力電圧ＶO を
出力する出力端子３３を有している。さらに、第１，第
２，第３端子を有する第１能動素子（例えば、ＰＭＯ
Ｓ）４１と、第１，第２，第３端子を有する第２能動素
子（例えば、ＮＭＯＳ）４２と、第１抵抗手段（例え
ば、抵抗）５１と、第２抵抗手段（例えば、抵抗）５２
とが、設けられている。
【００３８】第１電源電位入力端子３１は、ＰＭＯＳ４
１のソース（第１端子）及びバックゲートに接続され、
該ＰＭＯＳ４１のドレイン（第２端子）が抵抗５１を介
して第２電源電位入力端子３２に接続されると共に、ゲ
ート（第３端子）が第２電源電位入力端子３２に接続さ
れている。ＰＭＯＳ４１のドレインと抵抗５１との接続
点は、ＮＭＯＳ４２のゲート（第３端子）に接続され、
そのソース（第１端子）及びバックゲートが第２電源電
位入力端子３２に接続されている。ＮＭＯＳ４２のドレ
イン（第２端子）は、出力端子３３に接続されると共
に、抵抗５２を介して第１電源電位入力端子３１に接続
されている。
【００３９】次に、図１に示すオート・クリヤー回路の
動作を図６を参照しつつ説明する。図６は、図１のオー
ト・クリヤー回路の動作を示す電圧波形図である。図６
中、ＶG はＮＭＯＳ４２のゲート電圧、ＶTPはＰＭＯＳ
４１のスレッショルド電圧、ＶTNはＮＭＯＳ４１のスレ
ッショルド電圧である。Ａ，Ｂ，Ｃ，Ｄ，Ｅは電圧波形
のタイミング区間である。例えば、定常状態のＶDDを５
Ｖとし、さらにＶSS＝０Ｖ、ＶTP＝０．７Ｖ、ＶTN＝
０．８Ｖとする。
【００４０】図６において、電源投入前の区間Ａでは、
ＶDD、ＶG 、ＶO がいずれも“Ｌ”となっている。電源
が投入されると、端子３１に印加されたＶDDは、図６の
区間Ｂ，Ｃ，Ｄに渡り、電源の有する時定数に基づいて
５Ｖまで上昇する。区間Ｂにおいて、ＶDDがＰＭＯＳ４
１のスレッショルド電圧ＶTP＝０．７Ｖを越えるまで
は、該ＰＭＯＳ４１のソース・ドレイン間がオフしてい
るので、抵抗５１を通してＮＭＯＳ４２のゲート電圧Ｖ
G が“Ｌ”となる。そのため、ＮＭＯＳ４２のソース・
ドレイン間がオフし、抵抗５２を通して出力端子３３か
らＶDDレベルの出力電圧ＶO が出力される。ＶDDがＶTP
＝０．７Ｖ以上となる区間Ｃにおいて、ＰＭＯＳ４１の
ソース・ドレイン間がオンし、該ＰＭＯＳ４１のオン抵
抗と抵抗５１とで分圧されたゲート電圧ＶG がＮＭＯＳ
４１のゲートに印加される。このゲート電圧ＶG がＮＭ
ＯＳ４２のスレッショルド電圧ＶTN＝０．８Ｖを越える
までは、該ＮＭＯＳ４２のソース・ドレイン間がオフ
し、抵抗５２を通してＶDDレベルの出力電圧ＶO が出力
端子３３から出力される。
【００４１】区間Ｄにおいて、ゲート電圧ＶG がＶTN＝
０．８Ｖを越えると、ＮＭＯＳ４２のソース・ドレイン
間がオンし、出力端子３３の出力電圧ＶO が“Ｌ”とな
る。ＶDDが定常状態の５Ｖになる区間Ｅにおいても、出
力電圧ＶO が“Ｌ”を維持する。従って、電源投入時に
発生する“Ｈ”のリセット信号ＲＳを利用してＬＳＩ等
の初期設定を行えば、オート・クリヤー（パワーオンリ
セット）として使用することができる。この第１の実施
例では、次のような利点を有している。従来の図２のオ
ート・クリヤー回路では、ＶDDがＶTP＋ＶTN＝１．５Ｖ
を越えてから、リセット信号ＲＳが解除されるのに対
し、この第１の実施例では、ＶDDがＶTPを越え、かつゲ
ート電圧ＶG がＶTNを越えると、リセット信号ＲＳが解
除される。又、ＰＭＯＳ４１のオン抵抗が抵抗５１に比
べて無視することができるような値となるように該抵抗
５１の抵抗値を設定すれば、ＰＭＯＳ４１のソース・ド
レイン間がオンとなった後のゲート電圧ＶG はＶDDレベ
ルと等しくなる。そのため、ＶDDがＶTP又はＶTNのいず
れか高い方の値０．８Ｖを越えると、リセット信号ＲＳ
が解除されることになる。
【００４２】このように、第１の実施例では、ＰＭＯＳ
４１のゲートを第２電源電位入力端子３２に接続したの
で、従来回路に比べてＰＭＯＳ４１のスレッショルド電
圧ＶTPだけ低い電圧値でリセット信号ＲＳを解除でき
る。そのため、低電圧駆動の回路においても適用でき
る。
【００４３】第２の実施例 図７は、本発明の第２の実施例を示すオート・クリヤー
回路の回路図であり、第１の実施例を示す図１中の要素
と共通の要素には共通の符号が付されている。このオー
ト・クリヤー回路では、第１電源電位入力端子３１にＶ
SSを印加すると共に、第２電源電位入力端子３２にＶDD
を印加する。さらに、図１では第１能動素子がＰＭＯＳ
４１で構成されていたが、それをＮＭＯＳ６１で構成す
ると共に、図１のＮＭＯＳ４２で構成された第２能動素
子をＰＭＯＳ６２で構成している。
【００４４】即ち、ＮＭＯＳ６１のソース（第１端子）
及びバックゲートが第１電源電位入力端子３１に接続さ
れ、そのドレイン（第２端子）が抵抗５１を介して第２
電源電位入力端子３２に接続されると共に、ゲート（第
３端子）が該第２電源電位入力端子３２に接続されてい
る。ＰＭＯＳ６２のソース（第１端子）及びバックゲー
トは第２電源電位入力端子３２に接続され、そのゲート
（第３端子）がＮＭＯＳ６１のドレイン及び抵抗５１の
接続点に接続されている。ＰＭＯＳ６２のドレイン（第
２端子）は、出力端子３３に接続されると共に、抵抗５
２を介して第１電源電位入力端子３１に接続されてい
る。図８は、図７の動作を示す電圧波形図である。この
図では、端子３１に印加されるＶSS、ＰＭＯＳ６２のゲ
ート電圧ＶG 、及び出力電圧ＶO が、端子３２に印加さ
れるＶDDを基準にして示されている。そのため、図６の
電圧波形と正負が逆になっている。図８中、ＶTNはＮＭ
ＯＳ６１のスレッショルド電圧、ＶTPはＰＭＯＳ６２の
スレッショルド電圧である。この図を参照しつつ、図７
の動作を説明する。
【００４５】図８の区間Ａにおいて、電源投入前は
ＶSS、ＶG 、ＶO がいずれも“Ｈ”（ＶDD）となってい
る。図８の区間Ｂにおいて、端子３１，３２間に電源を
投入すると、端子３１に印加されたＶSSは、図８の区間
Ｂ，Ｃ，Ｄに渡って電源の有する時定数に基づき所定の
電位まで降下する。区間Ｂにおいて、ＶSSがＮＭＯＳ６
１のスレッショルド電圧ＶTNまで降下するまでは、該Ｎ
ＭＯＳ６１のソース・ドレイン間がオフし、抵抗５１を
通してＰＭＯＳ６２のゲート電圧ＶG がＶDDレベルとな
る。そのため、ＰＭＯＳ６２のソース・ドレイン間がオ
フし、抵抗５２を通して出力端子３３から、ＶSSレベル
の出力電圧ＶO が出力される。図８の区間Ｃにおいて、
ＶSSがスレッショルド電圧ＶTNより低くなると、ＮＭＯ
Ｓ６１のソース・ドレイン間がオンし、該ＮＭＯＳ６１
のオン抵抗と抵抗５１とで分圧されたゲート電圧ＶG が
ＰＭＯＳ６２のゲートへ印加される。ゲート電圧ＶG が
ＰＭＯＳ６２のスレッショルド電圧ＶTPを越えるまで
は、該ＰＭＯＳ６２のソース・ドレイン間がオフしてい
るので、抵抗５２を通して出力端子３３から、ＶSSレベ
ルの出力電圧ＶO が出力される。
【００４６】図８の区間Ｄにおいて、ゲート電圧ＶG が
ＰＭＯＳ６２のスレッショルド電圧ＶTPを越えると、該
ＰＭＯＳ６２のソース・ドレイン間がオンし、出力端子
３３の出力電圧ＶO は“Ｈ”となる。この状態は、区間
Ｅにおいても維持される。従って、電源投入時に発生す
る“Ｌ”のリセット信号ＲＳを利用してＬＳＩ等の初期
設定を行えば、オート・クリヤー（パワーオンリセッ
ト）として使用することができ、第１の実施例を示す図
１と同様の作用、効果が得られる。
【００４７】第３の実施例 図９は、本発明の第３の実施例を示すオート・クリヤー
回路の回路図であり、第１の実施例を示す図１中の要素
と共通の要素には共通の符号が付されている。このオー
ト・クリヤー回路では、図１のＰＭＯＳ４１のドレイン
と抵抗５１との間に第４抵抗手段（例えば、抵抗）５３
が直列接続され、該抵抗５３と５１の接続点がＮＭＯＳ
４２のゲートに接続されている。抵抗５１と５３の抵抗
値は、例えば５００ＫΩである。図１０は、図９の動作
を示す電圧波形図であり、この図を参照しつつ図９の動
作を説明する。なお、第１電源電位入力端子３１に入力
されるＶDDは、例えば５Ｖである。
【００４８】図１０の区間Ａにおいて、電源投入前はＶ
DD、ＶG 、ＶO は“Ｌ”となっている。電源が投入され
ると、端子３１に印加されたＶDDは、図１０の区間Ｂ，
Ｃ，Ｄに渡って電源の有する時定数に基づいて５Ｖまで
上昇する。区間Ｂにおいて、端子３１に印加されたＶDD
がＰＭＯＳ４１のスレッショルド電圧ＶTP＝０．７Ｖを
越えるまでは、該ＰＭＯＳ４１のソース・ドレイン間が
オフしているので、抵抗５１を通して“Ｌ”のゲート電
圧ＶG がＮＭＯＳ４２のゲートに印加される。そのた
め、ＮＭＯＳ４２のソース・ドレイン間はオフし、抵抗
５２を通して出力端子３３から、ＶDDレベルの出力電圧
ＶO が出力される。図１０の区間Ｃにおいて、ＶDDがＰ
ＭＯＳ４１のスレッショルド電圧ＶTPを越えると、該Ｐ
ＭＯＳ４１のソース・ドレイン間がオンし、該ＰＭＯＳ
４１のドレイン電圧がＶDDレベルとなる。このドレイン
電圧ＶDDレベルは、抵抗５３と５１で分圧され、１／２
ＶDDレベルのゲート電圧ＶG がＮＭＯＳ４２のゲートに
印加される。このゲート電圧ＶG がＮＭＯＳ４２のスレ
ッショルド電圧ＶTN＝０．７Ｖを越えるまでは、該ＮＭ
ＯＳ４２のソース・ドレイン間がオフしているので、抵
抗５２を通して出力端子３３から、ＶDDレベルの出力電
圧ＶO が出力される。図１０の区間Ｄにおいて、ゲート
電圧ＶG がＶTNを越えると（即ち、ＶDDが１．４Ｖにな
ると）、ＮＭＯＳ４２のソース・ドレイン間がオンし、
出力端子３３の出力電圧ＶO が“Ｌ”となる。この状態
は、区間Ｅにおいても維持される。
【００４９】従って、電源投入時に発生する“Ｈ”のリ
セット信号ＲＳを利用してＬＳＩ等の初期設定を行え
ば、オート・クリヤー（パワーオンリセット）として使
用することができる。この第３の実施例では、第１の実
施例と同様の利点が得られる。さらに、ＮＭＯＳ４２の
ゲート電圧ＶG は、ＶDDを抵抗５３と５１で分圧した値
であるので、抵抗５３と５１の抵抗値の比を変えること
により、ＮＭＯＳ４２をオンするためのＶDDレベルの値
を変えることができる。従って、リセット信号ＲＳの解
除される電圧値を変えることができる。
【００５０】第４の実施例 図１１は、本発明の第４の実施例を示すオート・クリヤ
ー回路の回路図であり、第２の実施例を示す図７中の要
素と共通の要素には共通の符号が付されている。
【００５１】このオート・クリヤー回路では、図７のＮ
ＭＯＳ６１のドレインと抵抗５１との間に、図９の第４
抵抗手段（例えば、抵抗）５３が接続され、該抵抗５３
と５１の接続点が、ＰＭＯＳ６２のゲートに接続されて
いる。図１２は、図１１の動作を示す電圧波形図であ
る。この図では、図８と同様に、第２電源電位入力端子
３２に印加されるＶDDを基準にして、第１電源電位入力
端子３１に印加されるＶSSと、ＰＭＯＳ６２のゲート電
圧ＶG と、出力端子３３の出力電圧ＶO が示されてい
る。この図を参照しつつ、図１１の動作を説明する。
【００５２】図１２の区間Ａにおいて、電源投入前はＶ
SS、ＶG 、ＶO 、ＶDDがいずれも“Ｈ”である。図１２
の区間Ｂにおいて、電源が投入されると、ＶSS、ＶG 、
ＶOは第２の実施例と同様の電圧波形となるが、ＰＭＯ
Ｓ６２のゲート電圧ＶG の電圧値が、ＶSSレベルを抵抗
５３と５１で分圧した値となる。そのため、第３の実施
例を示す図９と同様に、抵抗５３と５１の抵抗比を変え
ることにより、リセット信号ＲＳの解除される電圧値を
変えることができる。
【００５３】以上のような第１〜第４の実施例では、電
源投入によってＶDDが急峻に立上がる場合（例えば、立
上がり時間が１μS 程度）、この電源投入時にＬＳＩ等
の初期設定に用いているリセット信号ＲＳが出力され
ず、該ＬＳＩ等の初期設定が行われない場合が生じる。
このようなＶDDが急峻に立上がる場合にも、確実に初期
設定のためのリセット信号ＲＳが出力されるオート・ク
リヤー回路について以下説明する。
【００５４】第５の実施例 図１３は、本発明の第５の実施例を示すオート・クリヤ
ー回路の回路図であり、第１の実施例を示す図１中の要
素と共通の要素には共通の符号が付されている。
【００５５】このオート・クリヤー回路では、図１のＰ
ＭＯＳ４１のドレイン及び抵抗５１の接続点と、ＮＭＯ
Ｓ４２のゲートとの間に、第３抵抗手段（例えば抵抗）
５４が接続されている。さらに、抵抗５４及びＮＭＯＳ
４２のゲートの接続点と、第２電源電位入力端子３２と
の間に、容量手段（例えば、コンデンサ）７１が接続さ
れている。次に、図１３に示すオート・クリヤー回路の
動作を、図１４及び図１５を参照しつつ説明する。図１
４は、電源投入によって第１電源電位入力端子３１に印
加されるＶDDの立上がりが緩やかな場合の図１３の動作
を示す電圧波形図、及び図１５はＶDDの立上がりが急峻
な場合の図１３の動作を示す他の電圧波形図である。
【００５６】まず、図１４を参照しつつ、ＶDDの立上が
りが緩やかな場合について説明する。図１４の区間Ａに
おいて、電源投入前はＶDD、ＶG 、ＶO はいずれも
“Ｌ”となっている。電源の投入により、端子３１に印
加されたＶDDが図１４の区間Ｂ，Ｃ，Ｄに渡って緩やか
に所定の電位まで上昇する。区間Ｂにおいて、ＶDDがＰ
ＭＯＳ４１のスレッショルド電圧ＶTPを越えるまでは、
該ＰＭＯＳ４１がオフしているので、抵抗５１，５４を
通してＮＭＯＳ４２のゲート電圧ＶG が“Ｌ”となる。
そのため、ＮＭＯＳ４２がオフし、抵抗５２を通して出
力端子３３から、ＶDDレベルの出力電圧ＶO が出力され
る。
【００５７】図１４の区間Ｃにおいて、ＶDDがスレッシ
ョルド電圧ＶTPを越えると、ＰＭＯＳ４１がオンし、該
ＰＭＯＳ４１のオン抵抗と抵抗５１とで分圧されたゲー
ト電圧ＶG がＮＭＯＳ４２のゲートに印加される。ゲー
ト電圧ＶG がＮＭＯＳ４２のスレッショルド電圧ＶTNを
越えるまでは、該ＮＭＯＳ４２がオフしているので、抵
抗５２を通して出力端子３３から、ＶDDレベルの出力電
圧ＶO が出力される。図１４の区間Ｄにおいて、ゲート
電圧ＶG がＮＭＯＳ４２のスレッショルド電圧ＶTNを越
えると、該ＮＭＯＳ４２のソース・ドレイン間がオン
し、出力端子３３の出力電圧ＶO は“Ｌ”となる。この
“Ｌ”の出力電圧ＶO は、図１４の区間ＥにおいてＶDD
が定常状態まで上昇した後も維持される。次に、図１５
を参照しつつ、ＶDDの立上がり時間が急峻な場合（例え
ば、１μS 程度）について説明する。図１５の区間Ａに
おいて、電源投入前はＶDD、ＶG 、ＶO はいずれも
“Ｌ”となっている。電源を投入すると、端子３１に印
加されたＶDDが図１５の区間Ｂ，Ｆ，Ｇに渡って急峻に
所定の電位まで上昇する。区間Ｂにおいて、ＶDDがＰＭ
ＯＳ４１のスレッショルド電圧ＶTPを越えるまでは、該
ＰＭＯＳ４１がオフし、抵抗５１，５４を通してＮＭＯ
Ｓ４２のゲート電圧ＶG が“Ｌ”となる。そのため、Ｎ
ＭＯＳ４２はオフし、抵抗５２を通して出力端子３３か
ら、ＶDDレベルの出力電圧ＶO が出力される。区間Ｆに
おいて、ＶDDがスレッショルド電圧ＶTPを越えると、Ｐ
ＭＯＳ４１のソース・ドレイン間がオンし、該ＰＭＯＳ
４１のドレイン電圧が、ＶDDを該ＰＭＯＳ４１のオン抵
抗と抵抗５１で分圧された電位となる。ところが、ＮＭ
ＯＳ４２のゲート電圧ＶG は、抵抗５４とコンデンサ７
１の時定数に従って図１５の区間Ｆ，Ｇ，Ｈにおいて上
昇していく。
【００５８】図１５の区間Ｆ，Ｇにおいて、ゲート電圧
ＶG がスレッショルド電圧ＶTNを越えるまでは、ＮＭＯ
Ｓ４２がオフするので、抵抗５２を通して出力端子３３
からＶDDレベルの出力電圧ＶO が出力される。区間Ｈに
おいて、ゲート電圧ＶG がＮＭＯＳ４２のスレッショル
ド電圧ＶTNを越えると、該ＮＭＯＳ４２のソース・ドレ
イン間がオンし、出力端子３３の出力電圧ＶO は“Ｌ”
となる。この“Ｌ”は、ゲート電圧ＶG が定常状態まで
上昇する区間Ｉにおいても維持される。従って、電源投
入時に出力端子３３に発生する“Ｈ”のリセット信号Ｒ
Ｓを利用してＬＳＩ等の初期設定を行えば、オート・ク
リヤーとして使用できる。
【００５９】この第５の実施例では、次のような利点を
有している。ＮＭＯＳ４２のスレッショルド電圧ＶTNを
例えば０．７Ｖとした場合、第１の実施例を示す図１の
ように、抵抗５４とコンデンサ７１がないときには、リ
セット信号ＲＳの出力される時間が約１７nS程度とな
る。ところが、本実施例のように、ＮＭＯＳ４２のゲー
トに抵抗５４及びコンデンサ７１を接続し、例えば、抵
抗５４を５００ＫΩ、コンデンサ７１を１２pFにしたと
すると、該ＮＭＯＳ４２のゲートに印加されるゲート電
圧ＶG が０．７Ｖまで上昇するのに要する時間が、約１
μS となる。そのため、リセット信号ＲＳの出力される
時間は、約１．１μS となり、回路の初期化が確実に行
われる。
【００６０】このように、本実施例では、ＶDDの立上が
りが急峻なときには、初期設定のリセット信号ＲＳが解
除されるまでの時間が、抵抗５４とコンデンサ７１の時
定数に依存するので、ＶDDの立上がりの急峻な回路にお
いても適用できる。第６の実施例 図１６は、本発明の第６の実施例を示すオート・クリヤ
ー回路の回路図であり、第５の実施例を示す図１３中の
要素と共通の要素には共通の符号が付されている。
【００６１】このオート・クリヤー回路では、図１３の
第１能動素子であるＰＭＯＳ４１に代えてＮＭＯＳ６１
が設けられると共に、図１３の第２能動素子であるＮＭ
ＯＳ４２に代えてＰＭＯＳ６２が設けられている。さら
に、第１電源電位入力端子３１にはＶSSが、第２電源電
位入力端子３２にはＶDDが印加されるようになってい
る。即ち、ＮＭＯＳ６１のソース（第１端子）及びバッ
クゲートは、第１電源電位入力端子３１に接続され、ド
レイン（第２端子）が抵抗５１を介して第２電源電位入
力端子３２に接続されると共に、ゲートが該第２電源電
位入力端子３２に接続されている。ＮＭＯＳ６１のドレ
インと抵抗５１との接続点は、抵抗５４を介してＰＭＯ
Ｓ６２のゲート（第３端子）に接続されている。ＰＭＯ
Ｓ６２のソース（第１端子）及びバックゲートは、第２
電源電位入力端子３２に接続され、ドレイン（第２端
子）が、出力端子３３に接続されると共に、抵抗５２を
介して第１電源電位入力端子３１に接続されている。次
に、図１６に示すオート・クリヤー回路の動作を図１７
及び図１８を参照しつつ説明する。図１７は、端子３２
に印加されるＶDDを基準にして端子３１に印加されるＶ
SSの立下がり（即ち、ＶDDの立上がり）の緩やかな場合
の図１６の動作を示す電圧波形図である。図１８は、Ｖ
DDを基準にしてＶSSの立下がり（即ち、ＶDDの立上が
り）の急峻な場合の図１６の動作を示す他の電圧波形図
である。
【００６２】まず、図１７を参照しつつ、ＶSSの立下が
りの緩やかな場合について説明する。図１７の区間Ａに
おいて、電源投入前はＶDD、ＶG 、ＶO はいずれも
“０”Ｖ（“Ｌ”）となっている。電源を投入すると、
端子３１に印加されたＶSSは、図１７の区間Ｂ，Ｃ，Ｄ
に渡って緩やかに所定の電位まで降下する。区間Ｂにお
いて、電位差ＶDD−ＶSSがＮＭＯＳ６１のスレッショル
ド電圧ＶTNより小さいときは、該ＮＭＯＳ６１がオフ
し、ＶDDレベルのゲート電圧ＶG がＰＭＯＳ６２のゲー
トに印加される。そのため、ＰＭＯＳ６１がオフし、抵
抗５２を通して出力端子３３から、ＶSSレベルの出力電
圧ＶO が出力される。
【００６３】図１７の区間Ｃにおいて、電位差ＶDD−Ｖ
SSがスレッショルド電圧ＶTNより大きくなると、ＮＭＯ
Ｓ６１のソース・ドレイン間がオンし、該電位差ＶDD−
ＶSSが該ＮＭＯＳ６１のオン抵抗と抵抗５１とで分圧さ
れたゲート電圧ＶG がＰＭＯＳ６２のゲートに印加され
る。このゲート電圧ＶG がＰＭＯＳ６２のスレッショル
ド電圧ＶTPを越えるまでは、該ＰＭＯＳ６２がオフし、
抵抗５２を通して出力端子３３から、ＶSSレベルの出力
電圧ＶO が出力される。図１７の区間Ｄにおいて、ゲー
ト電圧ＶG がスレッショルド電圧ＶTPを越えると、ＰＭ
ＯＳ６２のソース・ドレイン間がオンし、出力端子３３
の出力電圧ＶO は“Ｈ”（ＶDD）となる。この状態は、
図１７の区間Ｅにおいて、ＶSSが定常状態まで降下した
後も維持される。
【００６４】次に、図１８を参照しつつ、ＶSSの立上が
りが急峻な場合について説明する。図１８の区間Ａにお
いて、電源投入前はＶSS、ＶG 、ＶO はいずれも“０”
Ｖ（“Ｌ”）である。電源が投入されると、ＶSSは図１
８の区間Ｂ，Ｆに渡って急峻に立下がる。区間Ｂにおい
て、電位差ＶDD−ＶSSがＶTNを越えるまでは、ＮＭＯＳ
６１がオフし、ＶDDレベルのゲート電圧ＶG がＰＭＯＳ
６２のゲートに印加される。そのため、ＰＭＯＳ６２が
オフし、抵抗５２を通して出力端子３３からは、ＶSSレ
ベルの出力電圧ＶO が出力される。
【００６５】図１８の区間Ｆにおいて、電位差ＶDD−Ｖ
SSがＶTNより大きくなると、ＮＭＯＳ６１のソース・ド
レイン間がオンし、該ドレイン電圧が、電位差ＶDD−Ｖ
SSを該ＮＭＯＳ６１のオン抵抗と抵抗５１で分圧された
値となる。ＮＭＯＳ６１のドレイン電圧は、抵抗５４を
介してゲート電圧ＶG の形でＰＭＯＳ６２のゲートに印
加されるが、このゲート電圧ＶG は抵抗５４とコンデン
サ７１による時定数に基づいて降下する。図１８の区間
Ｇにおいて、ゲート電圧ＶG がＰＭＯＳ６２のスレッシ
ョルド電圧ＶTPを越えるまでは、該ＰＭＯＳ６２がオフ
しているので、抵抗５２を通して出力端子３３から、Ｖ
SSレベルの出力電圧ＶO が出力される。図１８の区間Ｈ
において、ゲート電圧ＶG がＶTPを越えると、ＰＭＯＳ
６２のソース・ドレイン間がオンし、出力端子３３の出
力電圧ＶO が“Ｈ”（ＶDD）となり、その状態が図１８
の区間Ｉにおいても維持される。従って、電源投入時に
出力端子３３に発生する“Ｌ”のリセット信号ＲＳを利
用してＬＳＩ等の初期化を行えば、オート・クリヤーと
して使用でき、第５の実施例と同様の利点が得られる。
【００６６】第７の実施例 図１９は、本発明の第７の実施例を示すオート・クリヤ
ー回路の回路図であり、第５の実施例を示す図１３中の
要素と共通の要素には共通の符号が付されている。
【００６７】このオート・クリヤー回路では、図１３の
ＰＭＯＳ４１のドレインと、抵抗５１及び５４の接続点
との間に、抵抗５３が接続されている。次に、図１９に
示すオート・クリヤー回路の動作を、図２０及び図２１
を参照しつつ説明する。図２０は、第２電源電位入力端
子３２に印加されるＶSSを基準にして第１電源電位入力
端子３１に入力されるＶDDの立上がりの緩やかな場合の
図１９の動作を示す電圧波形図である。図２１は、ＶSS
を基準にしてＶDDの立上がりの急峻な場合の図１９の動
作を示す他の電圧波形図である。まず、図２０を参照し
つつ、ＶDDの立上がりが緩やかな場合について説明す
る。図２０の区間Ａにおいて、電源投入前はＶDD、
ＶG 、ＶO はいずれも“Ｌ”である。電源を投入する
と、端子３１に印加されたＶDDは、電源の有する時定数
に基づき、図２０の区間Ｂ，Ｃ，Ｄに渡って緩やかに所
定の電位まで上昇する。区間Ｂにおいて、ＶDDがＰＭＯ
Ｓ４１のスレッショルド電圧ＶTPを越えるまでは、該Ｐ
ＭＯＳ４１がオフしている。区間Ｃにおいて、ＶDDがス
レッショルド電圧ＶTPを加えると、ＮＭＯＳ４１のソー
ス・ドレイン間がオンし、ＶDDを抵抗５３と５１で分圧
した電圧がゲート電圧ＶG としてＮＭＯＳ４２のゲート
に印加される。ゲート電圧ＶG がＮＭＯＳ４２のスレッ
ショルド電圧ＶTNを越えるまで、該ＮＭＯＳ４２がオフ
するので、抵抗５２を通して出力端子３３から、ＶDDレ
ベルの出力電圧ＶO が出力される。
【００６８】図２０の区間Ｄにおいて、ゲート電圧ＶG
がスレッショルド電圧ＶTNを越えると、ＮＭＯＳ４２の
ソース・ドレイン間がオンし、出力端子３３の出力電圧
ＶOが“Ｌ”となる。この状態は、ＶDDが所定の電位ま
で上昇する図２０の区間Ｅにおいても維持される。次
に、図２１を参照しつつ、ＶDDの立上がりが急峻な場合
について説明する。図２１の区間Ａにおいて、電源投入
前はＶDD、ＶG 、ＶO はいずれも“Ｌ”となっている。
電源を投入すると、端子３１に印加されたＶDDは図２１
の区間Ｂ，Ｆに渡って急峻に所定の電位まで上昇する。
区間Ｂにおいて、ＶDDがＰＭＯＳ４１のスレッショルド
電圧ＶTPを越えるまでは、該ＰＭＯＳ４１がオフしてい
る。
【００６９】図２１の区間Ｆにおいて、ＶDDがスレッシ
ョルド電圧ＶTPを越えると、ＰＭＯＳ４１のソース・ド
レイン間がオンする。このとき、ＶDDが抵抗５３と５１
で分圧されたゲート電圧ＶG がＮＭＯＳ４２のゲートに
印加されるが、このゲート電圧ＶG は抵抗５４とコンデ
ンサ７１の時定数に従って上昇する。ゲート電圧ＶGが
ＮＭＯＳ４２のスレッショルド電圧ＶTNを越えるまで
は、該ＮＭＯＳ４２がオフするので、抵抗５２を通して
出力端子３３から、ＶDDレベルの出力電圧ＶO が出力さ
れる。図２１の区間Ｈにおいて、ゲート電圧ＶG がスレ
ッショルド電圧ＶTNを越えると、ＮＭＯＳ４２のソース
・ドレイン間がオンし、出力端子３３の出力電圧ＶOは
“Ｌ”となる。この状態は、ゲート電圧ＶG が所定の電
位まで上昇した後の図２１の区間Ｉにおいても維持され
る。従って、電源投入時に出力端子３３から発生する
“Ｈ”（ＶDD）のリセット信号ＲＳを利用してＬＳＩ等
の初期化が行える。
【００７０】この第７の実施例では、第５の実施例に比
べ、ＮＭＯＳ４２のゲート電圧ＶGが抵抗５３と５１の
分圧された値となるため、リセット信号ＲＳの解除され
るときのＶDDレベルが高くなる。しかも、抵抗５１と５
３の一方又は両方を、例えば可変抵抗にすることによ
り、リセット信号ＲＳの解除されるＶDDレベルを任意に
変えることができる。
【００７１】第８の実施例 図２２は、本発明の第８の実施例を示すオート・クリヤ
ー回路の回路図であり、第６の実施例を示す図１６中の
要素と共通の要素には共通の符号が付されている。 こ
のオート・クリヤー回路では、図１６に示すＮＭＯＳ６
１のドレインと、抵抗５１及び５４の接続点との間に、
抵抗５３が接続されている。
【００７２】次に、図２２に示すオート・クリヤー回路
の動作を、図２３及び図２４を参照しつつ説明する。図
２３は、第２電源電位入力端子３２に印加されるＶDDを
基準にして、第１電源電位入力端子３１に入力されるＶ
SSの立下がり（即ち、ＶDDの立上がり）の緩やかな場合
の図２２の動作を示す電圧波形図である。図２４は、Ｖ
DDを基準にしてＶSSの立下がり（即ち、ＶDDの立上が
り）の急峻な場合の図２２の動作を示す他の電圧波形図
である。
【００７３】このオート・クリヤー回路では、図２３及
び図２４に示すように、ＶSS、ＶG、ＶO が第７の実施
例を示す図２０及び図２１と正負が逆になった動作波形
となる。そして、図７の実施例とＭＯＳＦＥＴの極性が
異なるものの、その第７の実施例とほぼ同様に、ＰＭＯ
Ｓ６２のゲート電圧ＶG が、抵抗５３と５１で分圧され
た値となる。従って、第７の実施例と同様に、抵抗５３
と５１の抵抗比を変えることにより、リセット信号ＲＳ
の解除される電圧値を変えることができる。
【００７４】以上のように図１３、図１６、図１９、及
び図２２のオート・クリヤー回路では、第２能動素子で
あるＮＭＯＳ４２又はＰＭＯＳ６２のゲートに、抵抗５
４及びコンデンサ７１が接続されているので、ＶDDの立
上がりが急峻な場合、リセット信号ＲＳが解除されるま
での時間が、該抵抗５４とコンデンサ７１の時定数に依
存するので、ＶDDの立上がりの急峻な回路においても適
用できる。ところが、これらの回路では、ＶDDが定常状
態から瞬間的に低下した場合には、コンデンサ７１に電
荷が充電（蓄積）されているため、該コンデンサ７１が
放電されるまではリセット信号ＲＳが出力されないの
で、不都合が生じる。そこで、瞬間的なＶDDの低下時
（例えば、４μS 程度のＶDDの断絶時）にも、リセット
信号ＲＳを出力できる回路について以下説明する。
【００７５】第９の実施例 図２５は、本発明の第９の実施例を示すオート・クリヤ
ー回路の回路図であり、第５の実施例を示す図１３中の
要素と共通の要素には共通の符号が付されている。
【００７６】このオート・クリヤー回路では、図１３の
抵抗５４とＮＭＯＳ４２のゲートとの接続点に、ダイオ
ード手段（例えば、ダイオード）７２のアノードが接続
され、そのカソードが第１電源電位入力端子３１に接続
されている。
【００７７】次に、図２５に示すオート・クリヤー回路
の動作を図２６及び図２７を参照しつつ説明する。図２
６は、第２電源電位入力端子３２に印加されるＶSSを基
準にして、第１電源電位入力端子３１に印加されるＶDD
の立上がりの緩やかな場合のＶDD、ＮＭＯＳ４２のゲー
ト電圧ＶG 、及び出力端子３３の出力電圧ＶO を示す電
圧波形図である。図２７は、ＶSSを基準にしてＶDDの立
上がりが急峻な場合のＶDD、ＶG 、ＶO の他の電圧波形
図である。なお、図２６及び図２７中のＡ〜Ｔは、電圧
波形の各タイミング区間である。図２６及び図２７にお
いて、電源が投入され、端子３１に印加されたＶDDが定
常状態になるまでのＶDD、ＶG 、ＶO の波形は、第５の
実施例の波形図である図１４及び図１５の場合と同じで
ある（図２６の区間Ａ，Ｂ，Ｃ，Ｄ，Ｅ、図２７の区間
Ａ，Ｂ，Ｆ，Ｇ，Ｈ，Ｉ）。その後、図２６又は図２７
の区間Ｊにおいて、電源が瞬断すると、ＶDDも低下し、
電源の時定数に基づいて再度上昇する。この電源瞬断時
の動作を以下説明する（図２６の区間Ｊ，Ｋ，Ｌ，Ｍ，
Ｎ，Ｏ，Ｐ，Ｑ，Ｒ、図２７の区間Ｊ，Ｋ，Ｌ，Ｍ，
Ｎ，Ｏ，Ｐ，Ｑ，Ｓ）。
【００７８】図２６の区間Ｊあるいは図２７の区間Ｊに
おいて、電源瞬断によってＶDDが所定の電位（例えば、
５Ｖ）から低下すると、コンデンサ７１に充電された電
荷（蓄積電荷）が流れ出して放電が開始される。この放
電電流は、コンデンサ７１に充電された電位がＰＭＯＳ
４１のドレイン電位との電位差を抵抗５４の抵抗値で割
った値となる。
【００７９】例えば、ダイオード７２のスレッショルド
電圧を０．７Ｖとすると、ＶDDのレベルがコンデンサ７
１の電位より０．７Ｖ以下に下がると、該コンデンサ７
１の蓄積電荷が該ダイオード７２を通して放電される。
そのため、コンデンサ７１のＶG 側電位は、ＶDDレベル
より該ダイオード７２のスレッショルド電圧０．７Ｖ分
高い電位で、該コンデンサ７１の電位が低下する（図２
６の区間Ｋ，Ｌ，Ｍ、図２７の区間Ｋ，Ｌ，Ｍ）。ＶDD
レベルが０Ｖになったときのコンデンサ７１のＶG 側電
位は０．７Ｖとなる。
【００８０】そして、ダイオード７２に電流が流れなく
なり、コンデンサ７１の放電が抵抗５４，５１を通して
行われる（図２６の区間Ｎ，Ｏ、図２７の区間Ｎ，
Ｏ）。例えば、抵抗５１と５４を５００ＫΩ、コンデン
サ７１を３pF、ＮＭＯＳ４２が確実にオフするゲート電
圧ＶG を０．２Ｖとすると、放電によってコンデンサ７
１のＶG 側電位が０．７Ｖから０．２Ｖまで低下するま
での時間は、約３．８μSとなる。ゲート電圧ＶG が
０．２Ｖ程度まで低下すれば、ＮＭＯＳ４２は確実にオ
フするが、すでにＶDDレベルが０Ｖとなっているので、
出力端子３３から“Ｌ”の出力電圧ＶO が出力される。
その後、電源の瞬断が回帰してＶDDが電源の有する時定
数に基づいて上昇すると、電源投入時と同様の波形が出
力電圧ＶO 及びゲート電圧ＶG に発生する（図２６の区
間Ｏ，Ｐ，Ｑ，Ｒ、図２７の区間Ｏ，Ｐ，Ｑ，Ｓ，
Ｔ）。
【００８１】この第９の実施例では、次のような利点を
有している。もし仮に、ダイオード７２が設けられてい
ないとすると、電源瞬断によってＶDDレベルが０Ｖとな
った後にゲート電圧ＶG が０．２Ｖになるまでの放電時
間は、この場合では約９．２μS である。そのため、ダ
イオード７２を接続することにより、電源瞬断に対して
より確実に対応できる。このように、本実施例ではダイ
オード７２を設けたので、電源投入時のＶDDの立上がり
が急峻であっても、確実にリセット信号ＲＳを出力でき
るばかりか、電源瞬断時におけるＶDDの低下時において
も、リセット信号ＲＳを確実に出力できる。
【００８２】第１０の実施例 図２８は、本発明の第１０の実施例を示すオート・クリ
ヤー回路の回路図であり、第９の実施例を示す図２５中
の要素と共通の要素には共通の符号が付されている。こ
のオート・クリヤー回路では、図２５に示す第１の能動
素子のＰＭＯＳ４１に代えてＮＭＯＳ６１を設け、図２
５に示す第２の能動素子のＮＭＯＳ４２に代えてＰＭＯ
Ｓ６２を設けている。さらに、図２５のダイオード７２
を逆方向に接続すると共に、第１電源電位入力端子３１
にＶSSを、第２電源電位入力端子３２にＶDDを印加する
ようになっている。即ち、ＮＭＯＳ６１のソース（第１
端子）及びバックゲートは端子３１に接続され、ゲート
（第３端子）が端子３２に接続されると共に、ドレイン
（第２端子）が抵抗５１を介して該端子３２に接続され
ている。ＮＭＯＳ６１のドレインと抵抗５１との接続点
は、抵抗５４を介してコンデンサ７１、ダイオード７２
のカソード、及びＰＭＯＳ６２のゲート（第３端子）に
接続されている。ＰＭＯＳ６２のソース（第１端子）及
びバックゲートは端子３２に接続され、ドレインが出力
端子３３に接続されると共に、抵抗５２を介して端子３
１に接続されている。ダイオード７２のアノードは、端
子３１に接続されている。
【００８３】次に、図２８に示すオート・クリヤー回路
の動作を、図２９及び図３０を参照しつつ説明する。図
２９は、端子３２に印加されるＶDDを基準にして、端子
３１に印加されるＶSSの立上がり（即ち、ＶDDの立上が
り）の緩やかな場合の図２８の動作を示す電圧波形図で
ある。図３０は、ＶDDを基準にしてＶSSの立上がり（即
ち、ＶDDの立上がり）の急峻な場合の図２８の動作を示
す他の電圧波形図である。これらの図２９及び図３０
は、第９の実施例を示す図２６及び図２７に対して正負
が逆の波形になっている。電源が投入され、端子３１に
印加されるＶSSが定常状態になるまでのＶSS、ＶG 、Ｖ
O の動作波形は、第９の実施例を示す図２６及び図２７
を正負逆方向にした動作波形と同一である（図２９の区
間Ａ，Ｂ，Ｃ，Ｄ，Ｅ、図３０の区間Ａ，Ｂ，Ｆ，Ｇ，
Ｈ，Ｉ）。電源が瞬断すると、端子３１に印加されたＶ
SSが上昇し、電源の有する時定数に基づいて再度降下す
る（図２９の区間Ｊ，Ｋ，Ｌ，Ｍ，Ｎ，Ｏ，Ｐ，Ｑ，
Ｒ、図３０の区間Ｊ，Ｋ，Ｌ，Ｍ，Ｎ，Ｏ，Ｐ，Ｑ，
Ｓ，Ｔ）。ここで、ＶSSと、コンデンサ７１の蓄積電荷
によって印加されるＰＭＯＳ６２のゲート電圧ＶG との
差が、ダイオード７２のスレッショルド電圧を越えるま
では、該ダイオード７２に電流が流れないので、該コン
デンサ７１の蓄積電荷がほとんど放電されない（図２
９、図３０の区間Ｊ）。
【００８４】電位差ＶSS−ＶG がダイオード７２のスレ
ッショルド電圧を越える値までＶSSが上昇すると、該ダ
イオード７２に電流が流れ、コンデンサ７１の蓄積電荷
が急速に放電される（図２９、図３０の区間Ｋ，Ｌ，
Ｍ）。電位差ＶG −ＶDDがダイオード７２のスレッショ
ルド電圧の値となるまでゲート電圧ＶG が上昇すると、
該ダイオード７２には電流が流れなくなる。そのため、
コンデンサ７１の蓄積電荷は抵抗５４，５１を通して放
電されるので、その放電が緩やかになり、ゲート電圧Ｖ
G の上昇も緩やかになる（図２９、図３０の区間Ｎ）。
その後、電源の瞬断が回復して端子３１に印加されたＶ
SSが上昇すると、電源の投入時と同じように、リセット
信号ＲＳが出力端子３３から出力される（図２９の区間
Ｏ，Ｐ，Ｑ，Ｒ、図３０の区間Ｏ，Ｐ，Ｑ，Ｓ，Ｔ）。
従って、第９の実施例とほぼ同様の作用、効果が得られ
る。
【００８５】第１１の実施例 図３１は、本発明の第１１の実施例を示すオート・クリ
ヤー回路の回路図であり、第９の実施例を示す図２５中
の要素と共通の要素には共通の符号が付されている。こ
のオート・クリヤー回路では、図２５のＰＭＯＳ４１の
ドレインと、抵抗５１及び５４の接続点との間に、抵抗
５３が接続されている。図３２は第２電源電位入力端子
３２に印加されるＶSSを基準にして、第１電源電位入力
端子３１に入力されるＶDDの立上がりの緩やかな場合の
図３１の動作を示す電圧波形図である。図３３は、ＶSS
を基準にしてＶDDの立上がりが急峻な場合の図３１の動
作を示す他の電圧波形図である。このオート・クリヤー
回路では、抵抗５３と５１で分圧されたゲート電圧ＶG
がＮＭＯＳ４２のゲートに印加される点を除き、第９の
実施例と同様の動作を行う。そして、抵抗５３と５１の
分圧されたゲート電圧ＶG がＮＭＯＳ４２のゲートに印
加されるため、リセット信号ＲＳの解除されるときのＶ
DDレベルが高くなる。しかも、抵抗５３と５１の一方又
は両方を可変抵抗にすることにより、リセット信号ＲＳ
の解除されるＶDDレベルを変えることができる。
【００８６】第１２の実施例 図３４は、本発明の第１２の実施例を示すオート・クリ
ヤー回路の回路図であり、第１０の実施例を示す図２８
中の要素と共通の要素には共通の符号が付されている。
このオート・クリヤー回路では、図２８に示すＮＭＯＳ
６１のドレイン（第２端子）と、抵抗５１及び５４の接
続点との間に、抵抗５３が接続されている。図３５は、
第２電源電位入力端子３２に印加されるＶDDを基準にし
て、第１電源電位入力端子３１に印加されるＶSSの立下
がり（即ち、ＶDDの立上がり）の緩やかな場合の図３４
の動作を示す電圧波形図である。図３６は、ＶDDを基準
にしてＶSSの立下がり（即ち、ＶDDの立上がり）の急峻
な場合の図３４の動作を示す他の電圧波形図である。
【００８７】このオート・クリヤー回路では、抵抗５３
と５１で分圧されたゲート電圧ＶGがＰＭＯＳ６２のゲ
ートに印加される点を除き、第１０の実施例と同様の動
作を行う。しかも、抵抗５３を設けているので、第１１
の実施例を示す図３１と同様の利点も有する。以上のよ
うに、図２５、図２８、図３１、及び図３４では、コン
デンサ７１にダイオード７２を接続したので、ＶDDの立
上がりが急峻であってもリセット信号ＲＳを出力でき、
しかも電源の瞬断によって瞬間的にＶDDが低下しても、
リセット信号ＲＳを確実に出力できる。次に、第１〜第
１２の実施例のオート・クリヤー回路を含むＬＳＩ等を
評価する場合等に、消費電流を“０”にするための回路
構成について以下説明する。
【００８８】第１３の実施例 図３７は、本発明の第１３の実施例を示すオート・クリ
ヤー回路の回路図であり、第１の実施例を示す図１中の
要素と共通の要素には共通の符号が付されている。この
オート・クリヤー回路では、図１に示すＰＭＯＳ４１の
ゲート（第３端子）が制御信号入力端子８１に接続さ
れ、出力端子３３が２入力ＡＮＤゲート９１の第１入力
端子に接続されると共に、第２入力端子が他の制御信号
入力端子８２に接続されている。この２入力ＡＮＤゲー
ト９１の出力側は、出力端子８３に接続されている。
【００８９】このオート・クリヤー回路では、制御信号
入力端子８１に“Ｌ”の制御信号を入力すると、ＰＭＯ
Ｓ４１のソース・ドレイン間がオンし、第１の実施例を
示す図１の回路と同様の動作を行う。制御信号入力端子
８１に“Ｈ”の制御信号を入力すると、ＰＭＯＳ４１の
ソース・ドレイン間がオフし、抵抗５１を通してＶSSレ
ベルのゲート電圧ＶG がＮＭＯＳ４２のゲートに印加さ
れる。すると、ＮＭＯＳ４２のソース・ドレイン間もオ
フするので、第１電源電位入力端子３１と第２電源電位
入力端子３２との間に電流が流れなくなり、消費電流が
“０”となる。従って、このオート・クリヤー回路を内
蔵したＬＳＩ等のスタティック消費電流ＩDDの評価を行
う場合、そのスタティック消費電流ＩDDの良品／不良品
の判定の測定値を低い電流値まで下げることができ、信
頼性低下の原因となるフォトリソ欠陥等の不良品を除去
することが可能となる。ところが、前記のようなスタテ
ィック消費電流ＩDDの評価の際、出力端子３３から
“Ｈ”のリセット信号ＲＳが出力されてＬＳＩ等の内部
回路が初期設定されてしまう。そのため、制御信号入力
端子８１の制御信号が“Ｈ”のときには、ＬＳＩ等の内
部回路を初期設定するためのリセット信号ＲＳが出力さ
れないようにする必要がある。そこで、出力端子３３の
出力側にＡＮＤゲート９１を接続している。そのため、
スタティック消費電流ＩDDの評価を行う場合、制御信号
入力端子８１に“Ｈ”の制御信号を入力すると共に、そ
の逆相の制御信号を制御信号入力端子８２に印加する。
すると、ＡＮＤゲート９１が閉じ、出力端子８３から
“Ｈ”のリセット信号ＲＳが出力されないので、ＬＳＩ
等の内部回路が初期化されない。
【００９０】このように、ＡＮＤゲート９１の出力端子
８３より出力される信号を、ＬＳＩ等の内部回路の初期
設定に使用すれば、スタティック消費電流ＩDDの測定値
を、出力端子８３から“Ｈ”のリセット信号ＲＳが出力
されないように制御可能となる。又、スタティック消費
電流ＩDDの測定をした後、リセット信号ＲＳが正常に出
力されるか否かの測定をすることも可能となる。
【００９１】第１４の実施例 図３８は、本発明の第１４の実施例を示すオート・クリ
ヤー回路の回路図であり、第２の実施例を示す図７中の
要素と共通の要素には共通の符号が付されている。この
オート・クリヤー回路では、図７に示すＮＭＯＳ６１の
ゲートに制御信号入力端子８１が接続され、出力端子３
３が２入力ＯＲゲート９２の第１入力端子に接続され、
第２入力端子が他の制御信号入力端子８２に接続され、
さらにその出力側が出力端子８３に接続されている。こ
のオート・クリヤー回路では、制御信号入力端子８１に
“Ｈ”の制御信号を入力すると、ＮＭＯＳ６１のソース
・ドレイン間がオンし、第２の実施例を示す図７の回路
と同様の動作を行う。
【００９２】ＬＳＩ等のスタティック消費電流ＩDDの評
価を行う場合、制御信号入力端子に“Ｌ”の制御信号を
入力すると、ＮＭＯＳ６１のソース・ドレイン間がオフ
し、抵抗５１を通してＶDDレベルのゲート電圧ＶG によ
ってＰＭＯＳ６２のソース・ドレイン間もオフ状態とな
る。そのため、第２電源電圧入力端子３２と第１電源電
圧入力端子３１との間の消費電流が“０”となる。とこ
ろが、この状態では出力端子３３から“Ｌ”のリセット
ＲＳ信号が出力されてＬＳＩ等の内部回路が初期化され
てしまうので、制御信号入力端子８１の制御信号が
“Ｌ”のときにはＬＳＩ等の内部回路に対する初期設定
のためのリセット信号ＲＳが出力されないようにする必
要がある。そこで、出力端子３３にＯＲゲート９２を接
続し、その出力端子８３の出力信号をＬＳＩ等の内部回
路の初期設定に使用する。このようにすれば、スタティ
ック消費電流ＩDDを評価する場合、制御信号入力端子８
１に“Ｌ”の制御信号を入力すると共に、その逆相の制
御信号を他の制御信号入力端子８２に入力する。する
と、ＯＲゲート９２が閉じ、出力端子８３からリセット
信号ＲＳが出力されないので、第１３の実施例を示す図
３７と同様の利点が得られる。
【００９３】第１５の実施例 図３９は、本発明の第１５の実施例を示すオート・クリ
ヤー回路の回路図であり、第３の実施例を示す図９中の
要素と共通の要素には共通の符号が付されている。この
オート・クリヤー回路では、図９に示すＰＭＯＳ４１の
ゲート（第３端子）が制御信号入力端子８１に接続され
ている。
【００９４】このオート・クリヤー回路では、制御信号
入力端子８１に“Ｌ”の制御信号を入力すると、ＰＭＯ
Ｓ４１がオンし、第３の実施例を示す図９の回路と同様
の動作を行う。スタティック消費電流ＩDDの評価を行う
場合、制御信号入力端子８１に“Ｈ”の制御信号を入力
すると、ＰＭＯＳ４１がオフするので、抵抗５１を通し
てＶssレベルのゲート電圧ＶG によってＮＭＯＳ４２も
オフする。そのため、第１電源電位入力端子３１と第２
電源電位入力端子３２との間に電流が流れなくなり、消
費電流を“０”にでき、第１３の実施例と同様の利点が
得られる。
【００９５】第１６の実施例 図４０は、本発明の第１６の実施例を示すオート・クリ
ヤー回路の回路図であり、第４の実施例を示す図１１中
の要素と共通の要素には共通の符号が付されている。こ
のオート・クリヤー回路では、図１１に示すＮＭＯＳ６
１のゲート（第３端子）に制御信号入力端子８１が接続
されている。このオート・クリヤー回路では、制御信号
入力端子８１に“Ｈ”の制御信号を入力すると、ＮＭＯ
Ｓ６１がオンし、第４の実施例を示す図１１の回路と同
様の動作を行う。スタティック消費電流ＩDDの評価を行
う場合、制御信号入力端子８１に“Ｌ”の制御信号を入
力すると、ＮＭＯＳ６１がオフし、ＰＭＯＳ６２もオフ
するので、第２電源電位入力端子３２と第１電源電位入
力端子３１との間の消費電流を“０”にでき、第１３の
実施例と同様の利点が得られる。
【００９６】第１７の実施例 図４１は、本発明の第１７の実施例を示すオート・クリ
ヤー回路の回路図であり、第５の実施例を示す図１３中
の要素と共通の要素には共通の符号が付されている。こ
のオート・クリヤー回路では、図１３に示すＰＭＯＳ４
１のゲートが制御信号入力端子８１に接続され、さらに
ＮＭＯＳ４２のゲート（第３端子）に第３能動素子（例
えば、ＮＭＯＳ）４３のドレイン（第２端子）が接続さ
れている。ＮＭＯＳ４３のソース（第１端子）及びバッ
クゲートは第２電源電位入力端子３２に接続され、その
ゲート（第３端子）が制御信号入力端子８１に接続され
ている。
【００９７】このオート・クリヤー回路では、制御信号
入力端子８１に“Ｌ”の制御信号が入力されると、ＰＭ
ＯＳ４１のソース・ドレイン間がオンし、ＮＭＯＳ４３
のソース・ドレイン間がオフするので、第５の実施例を
示す図１３の回路と同様の動作を行う。スタティック消
費電流ＩDDの評価を行う場合、制御信号入力端子８１に
“Ｈ”の制御信号を入力すると、ＰＭＯＳ４１のソース
・ドレイン間がオフし、ＮＭＯＳ４３のソース・ドレイ
ン間がオンする。そのため、コンデンサ７１に充電され
ている蓄積電荷は、ＮＭＯＳ４３を通して急速に放電さ
れ、ＮＭＯＳ４２のゲート電圧ＶG がＶSSレベルへ低下
する。これにより、ＮＭＯＳ４２のソース・ドレイン間
がオフするので、第１電源電位入力端子３１と第２電源
電位入力端子３２との間に電流が流れなくなり、消費電
流が“０”になる。この場合においても、第１３の実施
例を示す図３７の回路と同様に、出力端子３３から
“Ｈ”のリセット信号ＲＳが出力され、ＬＳＩ等の内部
回路が初期設定されてしまう。そこで、例えば図３７と
同様に、出力端子３３に２入力ＡＮＤゲート９１を接続
すれば、制御信号入力端子８１の制御信号が“Ｈ”のと
きには、ＬＳＩ等の内部回路を初期設定するためのリセ
ット信号ＲＳが出力されず、消費電流の的確な評価が行
える。
【００９８】第１８の実施例 図４２は、本発明の第１８の実施例を示すオート・クリ
ヤー回路の回路図であり、第６の実施例を示す図１６中
の要素と共通の要素には共通の符号が付されている。こ
のオート・クリヤー回路では、図１６に示すＮＭＯＳ６
１のゲートが制御信号入力端子８１に接続され、ＰＭＯ
Ｓ６２のゲート（第３端子）に第３能動素子（例えば、
ＰＭＯＳ）のドレイン（第２端子）が接続されている。
ＰＭＯＳ６３のソース（第１端子）及びバックゲートは
第２電源電位入力端子３２に接続され、そのゲート（第
３端子）が制御信号入力端子８１に接続されている。
【００９９】このオート・クリヤー回路では、制御信号
入力端子８１に“Ｈ”の制御信号を入力すると、ＮＭＯ
Ｓ６１のソース・ドレイン間がオンし、ＰＭＯＳ６３の
ソース・ドレイン間がオフするので、第６の実施例を示
す図１６の回路と同様の動作を行う。スタティック消費
電流ＩDDを評価する場合、制御信号入力端子８１に
“Ｌ”の制御信号を入力すると、ＮＭＯＳ６１のソース
・ドレイン間がオフし、ＰＭＯＳ６３のソース・ドレイ
ン間がオンする。そのため、コンデンサ７１の充電電荷
がＰＭＯＳ６３を通して急速に放電され、ＰＭＯＳ６２
のソース・ドレイン間もオフする。そのため、第２電源
電位入力端子３２と第１電源電位入力端子３１との間に
電流が流れなくなるので、消費電流が“０”となる。こ
の場合においても、第１４の実施例を示す図３８の回路
と同様に、出力端子３３から“Ｌ”のリセット信号ＲＳ
が出力されてＬＳＩ等の内部回路が初期設定されてしま
う。そこで、例えば図３８の２入力ＯＲゲート９２を出
力端子３３に接続すれば、制御信号入力端子８１の制御
信号が“Ｌ”のときには、ＬＳＩ等の内部回路の初期設
定のためのリセット信号ＲＳが出力されず、消費電流の
的確な評価が行える。
【０１００】第１９の実施例 図４３は、本発明の第１９の実施例を示すオート・クリ
ヤー回路の回路図であり、第７の実施例を示す図１９中
の要素と共通の要素には共通の符号が付されている。こ
のオート・クリヤー回路では、図１９に示すＰＭＯＳ４
１のゲート（第３端子）が制御信号入力端子８１に接続
されている。さらに、ＮＭＯＳ４２のゲート（第３端
子）に、第３能動素子（例えば、ＮＭＯＳ）４３のドレ
イン（第２端子）が接続され、そのソース（第１端子）
及びバックゲートが第２電源電位入力端子３２に接続さ
れると共に、そのゲート（第３端子）が制御信号入力端
子８１に接続されている。
【０１０１】このオート・クリヤー回路では、制御信号
入力端子８１に“Ｈ”の制御信号を入力することによ
り、第７の実施例を示す図１９の回路と同様の動作を行
う。スタティック消費電流ＩDDの評価を行う場合、制御
信号入力端子８１に“Ｈ”の制御信号を入力することに
より、第１７の実施例を示す図４１の回路と同様に、Ｐ
ＭＯＳ４１及びＮＭＯＳ４２がオフするので、第１電源
電位入力端子３１と第２電源電位入力端子３２との間を
流れる消費電流を“０”にできる。
【０１０２】第２０の実施例 図４４は、本発明の第２０の実施例を示すオート・クリ
ヤー回路の回路図であり、第８の実施例を示す図２２中
の要素と共通の要素には共通の符号が付されている。こ
のオート・クリヤー回路では、ＮＭＯＳ６１のゲート
（第３端子）が制御信号入力端子８１に接続されてい
る。ＰＭＯＳ６２のゲート（第３端子）には、第３能動
素子（例えば、ＰＭＯＳ）６３のドレイン（第２端子）
が接続され、そのソース（第１端子）及びバックゲート
が第２電源電位入力端子３２に接続されると共に、その
ゲート（第３端子）が制御信号入力端子８１に接続され
ている。このオート・クリヤー回路では、制御信号入力
端子８１に“Ｈ”の制御信号を入力することにより、第
８の実施例を示す図２２の回路と同様の動作を行う。ス
タティック消費電流ＩDDの評価を行う場合、制御信号入
力端子８１に“Ｌ”の制御信号を入力することにより、
第１８の実施例を示す図４２と同様に、ＮＭＯＳ６１及
びＰＭＯＳ６２がオフし、第２電源電位入力端子３２と
第１電源電位入力端子３１との間に流れる消費電流を
“０”にできる。
【０１０３】第２１の実施例 図４５は、本発明の第２１の実施例を示すオート・クリ
ヤー回路の回路図であり、第９の実施例を示す図２５中
の要素と共通の要素には共通の符号が付されている。こ
のオート・クリヤー回路では、第９の実施例を示す図２
５のＰＭＯＳ４１のゲート（第３端子）が制御信号入力
端子８１に接続されている。さらに、ＮＭＯＳ４２のゲ
ート端子（第３端子）には、第３能動素子（例えば、Ｎ
ＭＯＳ）４３のドレイン（第２端子）が接続され、その
ソース（第１端子）及びバックゲートが第２電源電位入
力端子３２に接続されると共に、そのゲート（第３端
子）が制御信号入力端子８１に接続されている。このオ
ート・クリヤー回路では、制御信号入力端子８１に
“Ｌ”の制御信号を入力すると、ＰＭＯＳ４１のソース
・ドレイン間がオンし、ＮＭＯＳ４３のソース・ドレイ
ン間がオフするので、第９の実施例を示す図２５の回路
と同様の動作となる。
【０１０４】ＬＳＩ等のスタティック消費電流ＩDDの評
価を行う場合、制御信号入力端子８１に“Ｈ”の制御信
号を入力すると、ＰＭＯＳ４１のソース・ドレイン間が
オフし、ＮＭＯＳ４３のソース・ドレイン間がオンする
ので、コンデンサ７１に充電された蓄積電荷が該ＮＭＯ
Ｓ４３を通して急速に放電される。すると、ＮＭＯＳ４
２のソース・ドレイン間もオフし、第１電源電位入力端
子３１と第２電源電位入力端子３２との間に電流が流れ
なくなるので、消費電流が“０”となる。この場合にお
いても、第１３の実施例を示す図３７の回路と同様に、
出力端子３３から“Ｈ”のリセット信号ＲＳが出力され
る。そのため、例えば図３７と同様に、出力端子３３に
２入力ＡＮＤゲート９１を接続し、制御信号入力端子８
１の制御信号が“Ｈ”のときに、“Ｈ”のリセット信号
ＲＳが出力されないようにすることが必要である。
【０１０５】第２２の実施例 図４６は、本発明の第２２の実施例を示すオート・クリ
ヤー回路の回路図であり、第１０の実施例を示す図２８
中の要素と共通の要素には共通の符号が付されている。
このオート・クリヤー回路では、図２８に示すＮＭＯＳ
６１のゲート（第３端子）が制御信号入力端子８１に接
続されている。さらに、ＰＭＯＳ６２のゲート（第３端
子）には、第３能動素子（例えば、ＰＭＯＳ）６３のド
レイン（第２端子）が接続され、そのソース（第１端
子）及びバックゲートが第２電源電位入力端子３２に接
続されると共に、そのゲート（第３端子）が制御信号入
力端子８１に接続されている。このオート・クリヤー回
路では、制御信号入力端子８１に“Ｈ”の制御信号を入
力すると、ＮＭＯＳ６１のソース・ドレイン間がオン
し、ＰＭＯＳ６３のソース・ドレイン間がオフするの
で、第１０の実施例を示す図２８の回路と同様の動作と
なる。
【０１０６】ＬＳＩ等のスタティック消費電流ＩDDの評
価を行う場合、制御信号入力端子８１に“Ｌ”の制御信
号を入力すると、ＮＭＯＳ６１のソース・ドレイン間が
オフし、ＰＭＯＳ６３のソース・ドレイン間がオンす
る。そのため、コンデンサ７１に充電された蓄積電荷
は、ＰＭＯＳ６３を通して急速に放電され、ＰＭＯＳ６
２のソース・ドレイン間がオフし、第２電源電位入力端
子３２と第１電源電位入力端子３１との間に電流が流れ
なくなり、消費電流が“０”となる。この場合において
も、第１４の実施例を示す図３８の回路と同様に、出力
端子３３から“Ｌ”のリセット信号ＲＳが出力される。
そこで、例えば出力端子３３に２入力ＯＲゲートを接続
する等して、制御信号入力端子８１の制御信号が“Ｌ”
のときに、“Ｌ”のリセット信号ＲＳが出力されないよ
うにする必要がある。第２３の実施例 図４７は、本発明の第２３の実施例を示すオート・クリ
ヤー回路の回路図であり、第１１の実施例を示す図３１
中の要素と共通の要素には共通の符号が付されている。
このオート・クリヤー回路では、図３１に示すＰＭＯＳ
４１のゲート（第３端子）が制御信号入力端子８１に接
続されている。さらに、ＮＭＯＳ４２のゲート（第３端
子）には、第３能動素子（例えば、ＮＭＯＳ）４３のド
レイン（第２端子）が接続され、そのソース（第１端
子）及びバックゲートが第２電源電位入力端子３２に接
続されると共に、そのゲート（第３端子）が制御信号入
力端子８１に接続されている。このオート・クリヤー回
路では、制御信号入力端子８１に“Ｌ”の制御信号を入
力すると、ＰＭＯＳ４１がオンし、ＮＭＯＳ４３がオフ
するので、第１１の実施例を示す図３１の回路と同様の
動作となる。又、ＬＳＩ等のスタティック消費電流ＩDD
の評価を行う場合、制御信号入力端子８１に“Ｈ”の信
号を入力すると、第１９の実施例を示す図４３の回路と
同様に、ＰＭＯＳ４１及びＮＭＯＳ４２がオフし、第１
電源電位入力端子３１と第２電源電位入力端子３２との
間に流れる消費電流を“０”にできる。
【０１０７】第２４の実施例 図４８は、本発明の第２４の実施例を示すオート・クリ
ヤー回路の回路図であり、第１２の実施例を示す図３４
中の要素と共通の要素には共通の符号が付されている。
このオート・クリヤー回路では、図３４に示すＮＭＯＳ
６１のゲート（第３端子）が制御信号入力端子８１に接
続されている。さらに、ＰＭＯＳ６２のゲート（第３端
子）には、第３能動素子（例えば、ＰＭＯＳ）６３のド
レインが接続され、そのソース（第１端子）及びバック
ゲートが第２電源電位入力端子３２に接続されると共
に、そのゲート（第３端子）が制御信号入力端子８１に
接続されている。このオート・クリヤー回路では、制御
信号入力端子８１に“Ｈ”の制御信号を入力すると、Ｎ
ＭＯＳ６１がオンし、ＰＭＯＳ６３がオフするので、第
１２の実施例を示す図３４の回路と同様の動作となる。
又、ＬＳＩ等のスタティック消費電流ＩDDを評価する場
合、制御信号入力端子８１に“Ｌ”の制御信号を入力す
ると、第２２の実施例を示す図４６の回路と同様に、Ｎ
ＭＯＳ６１及びＰＭＯＳ６２がオフし、第２電源電位入
力端子３２と第１電源電位入力端子３１に流れる消費電
流を“０”にでき、ＬＳＩ等の消費電流の評価が適切に
行える。
【０１０８】第２５の実施例 図４９は、本発明の第２５の実施例を示すオート・クリ
ヤー回路の回路図であり、第５の実施例を示す図１３中
の要素と共通の要素には共通の符号が付されている。こ
のオート・クリヤー回路では、図１３に示すＰＭＯＳ４
１のゲート（第３端子）がそのドレイン（第２端子）に
接続され、該ゲート及びドレインが、分圧用の抵抗５１
を介して第２電源電位入力端子３２に接続されると共
に、積分回路を構成する抵抗５４及びコンデンサ７１の
うちの抵抗５４の一端に接続されている。
【０１０９】次に、図４９に示すオート・クリヤー回路
の動作を、図５０及び図５１を参照しつつ説明する。図
５０は、第２電源電位入力端子３２に印加されるＶSSを
基準にして第１電源電位入力端子３１に印加されるＶDD
の立上がりの緩やかな場合（例えば、数１０mS）の図４
９の動作を示す電圧波形図である。図５１は、ＶSSを基
準にしてＶDDの立上がりが急峻な場合（例えば、数１０
０nS）の図４９の動作を示す他の電圧波形図である。ま
ず、図５０を参照しつつ、ＶDDの立上がりの緩やかな場
合の動作を説明する。
【０１１０】図５０の区間Ａにおいて、電源投入前はＶ
DD、ＶG 、ＶO がいずれも“Ｌ”となっている。次に、
端子３１，３２に電源を投入すると、端子３１に印加さ
れたＶDDは電源の有する時定数（例えば、数１０mS）に
基づいて所定の電位まで上昇する（図５０の区間Ｂ，
Ｃ，Ｄ，Ｅ）。ここで、ＶDDがＰＭＯＳ４１のスレッシ
ョルド電圧ＶTPまでの区間Ｂでは、ＰＭＯＳ４１のソー
ス・ドレイン間がオフしている。そして、抵抗５１，５
４を通してＶSSレベルのゲート電圧ＶG がＮＭＯＳ４２
のゲートに印加されるので、該ＮＭＯＳ４２のソース・
ドレイン間がオフする。そのため、抵抗５２を通して出
力端子３３から、ＶDDレベル（“Ｈ”）の出力電圧ＶO
が出力される。図５０の区間Ｃにおいて、ＶDDがＰＭＯ
Ｓ４１のスレッショルド電圧ＶTP以上に上昇すると、Ｐ
ＭＯＳ４１のソース・ドレイン間がオンする。ＰＭＯＳ
４１は、そのゲートがドレインと接続されているので、
ＰＭＯＳダイオードとして動作し、該ＰＭＯＳ４１のド
レイン電圧は電位ＶDD−ＶTPとなってＶDDと共に上昇す
る。このＰＭＯＳ４１のドレイン電圧は、積分回路を構
成する抵抗５４及びコンデンサ７１により決定される時
定数によって積分され、それがゲート電圧ＶG としてＮ
ＭＯＳ４２のゲートに印加される。
【０１１１】例えば、抵抗５４を５００ＫΩ、コンデン
サ７１を３pFとすると、０．７Ｖまで上昇する時間は約
２６６nSであり、ＶDDの上昇する時定数が、この値より
大きい場合（例えば、数１０mS）、ＰＭＯＳ４１のドレ
イン電圧はそのままＮＭＯＳ４２のゲート電圧ＶG とな
る。従って、ゲート電圧ＶG がＮＭＯＳ４２のスレッシ
ョルド電圧ＶTNまで上昇する区間Ｃでは、該ＮＭＯＳ４
２のソース・ドレイン間がオフしたままである。そのた
め、抵抗５２を通して出力端子３３から、ＶDDレベル
（“Ｈ”）の出力電圧ＶO が出力されることになる。さ
らにＶDDが上昇すると、ゲート電圧ＶG がＮＭＯＳ４２
のスレッショルド電圧ＶTN以上となり、該ＮＭＯＳ４２
のソース・ドレイン間がオンし、出力端子３３の出力電
圧ＶO がＶSSレベル（“Ｌ”）となる（図５１の区間
Ｄ，Ｅ）。従って、電源投入時に発生する出力端子３３
からの“Ｈ”のリセット信号ＲＳにより、ＬＳＩ等の内
部回路の初期設定を行えば、オート・クリヤーとして使
用できる。
【０１１２】次に、図５１を参照しつつ、第１電源電位
入力端子３１に印加されるＶDDの立上がりが急峻な場合
（例えば、数１００nS）の動作を説明する。図５１の区
間Ａにおいて、電源投入前はＶDD、ＶG 、ＶO がいずれ
も“Ｌ”になっている。端子３１，３２に電源を投入す
ると、端子３１に印加されたＶDDは電源の有する時定数
（例えば、数１００nS）に基づいて所定の電位まで上昇
する（図５１の区間Ｇ）。このうち、ＶDDがＰＭＯＳ４
１のスレッショルド電圧ＶTP以下の区間では、該ＰＭＯ
Ｓ４１のソース・ドレイン間がオフしたままである。そ
のため、抵抗５１，５４を通してＶSSレベルのゲート電
圧ＶG がＮＭＯＳ４２のゲートに印加され、該ＮＭＯＳ
４２のソース・ドレイン間がオフしている。従って、抵
抗５２を通して出力端子３３から、ＶDDレベル
（“Ｈ”）の出力電圧ＶO が出力される。但し、例えば
抵抗５２を５００ＫΩ、出力端子３３に接続される負荷
容量を０．５pF程度とした場合、図５１に示すように、
出力電圧ＶO は、ＶDDと比べ、抵抗５２及び負荷容量に
よってやや積分されて立上がって行くことになる。例え
ば、出力電圧ＶO が２．５Ｖまで上昇するのに、約１７
３nSかかる。
【０１１３】次に、ＶDDがＰＭＯＳ４１のスレッショル
ド電圧ＶTP以上になると（例えば、電源投入後、約５０
nS後）、ＰＭＯＳ４１のソース・ドレイン間がオンす
る。ＰＭＯＳ４１のゲートはドレインと接続されたＰＭ
ＯＳダイオードとして動作する。そのため、ＰＭＯＳ４
１のドレイン電圧は、抵抗５１の抵抗値が大きい場合
（例えば、数１００ＫΩ）、ほぼ電位ＶDD−ＶTPとなっ
てＶDDと共に上昇する。
【０１１４】ＰＭＯＳ４１のドレイン電圧は、抵抗５４
及びコンデンサ７１によって積分され、その積分された
ゲート電圧ＶG がＮＭＯＳ４２のゲートに印加される。
例えば、抵抗５４を５００ＫΩ、コンデンサ７１を３pF
とすると、ＮＭＯＳ４２のゲート電圧ＶG がそのスレッ
ショルド電圧ＶTN＝０．７Ｖになるまでの時間は、約２
２６nSであり、電源投入後からの合計時間が約３１６nS
になる。抵抗５２を５００ＫΩ、出力端子３３に接続さ
れる負荷容量を０．５pF、ＶDDの最大定常電圧値を５Ｖ
とすると、電源投入後、出力端子３３の出力電圧ＶO に
よって負荷容量を充電すると、約３１６nS後には、ＶDD
が３．６Ｖまで上昇する。そのため、出力電圧ＶO は確
実に“Ｈ”と判定され、リセット信号ＲＳとして利用で
きる。この出力電圧ＶO は、抵抗５４とコンデンサ７１
の値を大きくとれば、さらに上昇させることができるの
で、用途に応じてその値を決めればよい（図５１の区間
Ｈ）。
【０１１５】図５１の区間Ｉにおいて、抵抗５４及びコ
ンデンサ７１で積分されたゲート電圧ＶG がさらに上昇
してＮＭＯＳ４２のスレッショルド電圧ＶTNを越える
と、該ＮＭＯＳ４２のソース・ドレイン間がオンし、出
力端子３３の出力電圧ＶO がＶSSレベル（“Ｌ”）とな
る。この第２５の実施例では、抵抗５４及びコンデンサ
７１で積分されたゲート電圧ＶG がＮＭＯＳ４２のゲー
トに印加されるので、電源投入時のＶDDレベルの上昇波
形にかかわらず、出力端子３３から“Ｈ”のリセット信
号ＲＳが発生する。そのため、このリセット信号ＲＳを
用いてＬＳＩ等の内部回路の初期設定を行えば、確実
に、パワーオンリセットとして使用することができる。
【０１１６】第２６の実施例 図５２は、本発明の第２６の実施例を示すオート・クリ
ヤー回路の回路図であり、第６の実施例を示す図１６中
の要素と共通の要素には共通の符号が付されている。こ
のオート・クリヤー回路では、図１６に示すＮＭＯＳ６
１のゲートがドレインに共通接続され、そのゲート及び
ドレインが、抵抗５１を介してＶDDが印加される第２電
源電位入力端子３２に接続されると共に、コンデンサ７
１と共に積分回路を構成する抵抗５４に接続されてい
る。次に、図５２に示すオート・クリヤー回路の動作
を、図５３及び図５４を参照しつつ説明する。図５３
は、第２電源電位入力端子３２に印加されるＶDDを基準
にして、第１電源電位入力端子３１に印加されるＶSSの
立下がり（即ち、ＶDDの立上がり）の緩やかな場合（例
えば、数１０mS）の図５２の動作を示す電圧波形図であ
る。図５４は、ＶDDを基準にしてＶSSの立下がり（即
ち、ＶDDの立上がり）の急峻な場合（例えば、数１００
nS）の図５２の動作を示す他の電圧波形図である。
【０１１７】まず、図５３を参照しつつ図５２の動作を
説明する。図５２の区間Ａにおいて、電源投入前は
ＶSS、ＶG 、ＶO がいずれも“Ｌ”となっている。次
に、端子３１，３２に電源を投入すると、端子３１に印
加されたＶSSは電源の有する時定数（例えば、数１０m
S）に基づき、所定の電位まで降下する（図５３の区間
Ｂ，Ｃ，Ｄ，Ｅ）。ここで、ＶSSがＮＭＯＳ６１のスレ
ッショルド電圧ＶTNまでの区間Ｂでは、該ＮＭＯＳ６１
のソース・ドレイン間がオフしたままである。そのた
め、抵抗５１，５４を通してＶDDレベルのゲート電圧Ｖ
G がＰＭＯＳ６２のゲートに印加され、該ＰＭＯＳ６２
のソース・ドレイン間がオフする。従って、抵抗５２を
通して出力端子３３から、ＶSSレベル（“Ｌ”）の出力
電圧ＶO が出力される。図５３の区間Ｃにおいて、ＶSS
がＮＭＯＳ６１のスレッショルド電圧ＶTN以下に降下す
ると、該ＮＭＯＳ６１のソース・ドレイン間がオンす
る。このＮＭＯＳ６１のゲートはドレインに接続された
ＮＭＯＳダイオードとして動作する。そのため、ＮＭＯ
Ｓ６１のドレイン電圧は、抵抗５１の値が大きい場合
（例えば、数１００ＫΩ）、ほぼ電位ＶSS＋ＶTNとなっ
てＶSSと共に降下する。このＮＭＯＳ６１のドレイン電
圧は、積分回路を構成する抵抗５４及びコンデンサ７１
で決定される時定数によって積分され、その積分された
ゲート電圧ＶG がＰＭＯＳ６２のゲートに印加される。
【０１１８】例えば、抵抗５４を５００ＫΩ、コンデン
サ７１を３pFとすると、０．７Ｖまで降下する時間は約
２６６nSである。ＶSSの降下する時定数が、この値より
大きい場合（例えば、数１０mS）、ＮＭＯＳ６１のドレ
イン電圧は、そのままＰＭＯＳ６２のゲート電圧ＶG と
なる。従って、ゲート電圧ＶG がＰＭＯＳ６２のスレッ
ショルド電圧ＶTPとなるまで降下する区間Ｃでは、該Ｐ
ＭＯＳ６２のソース・ドレイン間がオフしたままであ
る。そのため、抵抗５２を通して出力端子３３から、Ｖ
SSレベル（“Ｌ”）の出力電圧ＶO が出力される。さら
にＶSSが降下し、ゲート電圧ＶG がＰＭＯＳ６２のスレ
ッショルド電圧ＶTP以下になると、該ＰＭＯＳ６２のソ
ース・ドレイン間がオンし、出力端子３３の出力電圧Ｖ
O がＶDDレベル（“Ｈ”）となる（図５３の区間Ｄ，
Ｅ）。従って、電源投入時に発生する“Ｌ”のリセット
信号ＲＳにより、ＬＳＩ等の内部回路の初期設定を行え
ば、オート・クリヤーとして使用できる。
【０１１９】次に、図５４を参照しつつ、端子３１に印
加されたＶSSが急峻に立下がる場合（例えば、数１００
nS）の動作を説明する。図５４の区間Ａにおいて、電源
投入前はＶSS、ＶG 、ＶO がいずれも“Ｌ”になってい
る。端子３１，３２に電源を投入すると、端子３１に印
加されたＶSSはその電源の有する時定数（例えば、数１
００nS）に基づき、所定の電位まで降下する（図５４の
区間Ｇ）。ここで、ＶSSがＮＭＯＳ６１のスレッショル
ド電圧ＶTN以下の区間では、該ＮＭＯＳ６１のソース・
ドレイン間がオフしたままである。そのため、抵抗５
１，５４を通してＶDDレベルのゲート電圧ＶG がＰＭＯ
Ｓ６２のゲートに印加され、該ＰＭＯＳ６２のソース・
ドレイン間がオフしている。よって、抵抗５２を通して
出力端子３３から、ＶSSレベル（“Ｌ”）の出力電圧Ｖ
O が出力される。
【０１２０】例えば、抵抗５２の値を５００ＫΩ、出力
端子３３に接続される負荷容量を０．５pF程度とした場
合、図５４に示すように、出力電圧ＶO はＶSSと比べ、
抵抗６２及び負荷容量によってやや積分されて立下がっ
て行く。この出力電圧ＶO が、２．５Ｖまで降下するの
に、約１７３nSかかる。
【０１２１】図５４の区間Ｇにおいて、ＶSSがＮＭＯＳ
６１のスレッショルド電圧ＶTN以下に下がると（例え
ば、電源投入後、約５００nS後）、該ＮＭＯＳ６１のソ
ース・ドレイン間がオンする。このＮＭＯＳ６１のゲー
トはドレインと接続されたＮＭＯＳダイオードとして動
作する。そのため、ＮＭＯＳ６１のドレイン電圧は、抵
抗５１の値が大きい場合（例えば、数１００ＫΩ）、ほ
ぼ電位ＶSS＋ＶTNとなってＶSSと共に降下する。このＮ
ＭＯＳ６１のドレイン電圧は、抵抗５４及びコンデンサ
７１で構成される積分回路により積分され、その積分さ
れたゲート電圧ＶG がＰＭＯＳ６２のゲートに印加され
る。例えば、抵抗５４を５００ＫΩ、コンデンサ７１を
３pFとすると、ＰＭＯＳ６２のゲート電圧ＶG がそのス
レッショルド電圧ＶTP＝０．７Ｖになるまでの時間は、
約２２６nSであり、電源投入後からの合計時間が約３１
６nSになる。出力端子３３の出力電圧ＶO により、５０
０ＫΩの抵抗５２、及び０．５pFの負荷容量を充電した
とし、ＶSSの定常状態の最低電圧値を−５Ｖとすると、
電源を投入して約３１６nS後には、−３．６Ｖまで降下
している。そのため、確実に出力電圧ＶO が“Ｌ”と判
定され、リセット信号ＲＳとして使用できる。この出力
電圧ＶO は、積分回路を構成する抵抗５４及びコンデン
サ７１の値を大きくとれば、さらに増大できるので、用
途によってその値を決めればよい（図５４の区間Ｈ）。
【０１２２】図５４の区間Ｉにおいて、抵抗５４及びコ
ンデンサ７１で積分されたゲート電圧ＶG がさらに降下
してＰＭＯＳ６２のスレッショルド電圧ＶTP以下になる
と、該ＰＭＯＳ６２のソース・ドレイン間がオンし、出
力端子３３の出力電圧ＶO がＶDDレベル（“Ｈ”）とな
る。この第２６の実施例では、電源投入時のＶSSの電圧
降下波形にかかわらず、出力端子３３には“Ｌ”のリセ
ット信号ＲＳが発生するので、このリセット信号ＲＳを
用いてＬＳＩ等の内部回路の初期設定を行えば、第２５
の実施例と同様に、確実にパワーオンリセットとして使
用できる。
【０１２３】第２５，第２６の実施例の問題点 第２５の実施例を示す図４９の回路と、第２６の実施例
を示す図５２の回路では、動作中に電源の瞬断（例え
ば、１μS ）が発生した場合、リセット信号ＲＳが出力
されないという問題があり、その問題を図５５及び図５
６を参照しつつ、以下説明する。図５５は、図４９に示
すオート・クリヤー回路の電源瞬断時の動作を示す電圧
波形図である。図５６は、図５２に示すオート・クリヤ
ー回路の電源瞬断時における動作を示す電圧波形図であ
る。
【０１２４】（ｉ） 図４９の電圧瞬断時の問題 図５５において、区間Ａ，Ｇ，Ｈ，Ｉは、図５１と同様
の動作波形である。図４９に示すオート・クリヤー回路
を内蔵するＬＳＩ等が実動作中に、図５５の区間Ｓのよ
うな電源瞬断が発生したときの動作を以下説明する。図
５５の区間Ｑにおいて、例えば、電源瞬断によってＶDD
が数１００nSで立下がると、まず、ＰＭＯＳダイオード
として動作するＰＭＯＳ４１のドレイン電圧は電位ＶDD
−ＶTPとなって降下する。このとき、コンデンサ７１の
一端（ＶG 側）は、電源瞬断前の電位ＶDD−ＶTPに充電
されたままの電位状態から、ＰＭＯＳ４１のドレイン電
圧との電位差を抵抗５４の値で割った電流が流れ、該コ
ンデンサ７１の放電が開始される。
【０１２５】ＶDDがさらに低下し、ＰＭＯＳ４１のドレ
イン電圧ＶDD−ＶTPが、コンデンサ７１の充電電圧を抵
抗５４，５１で分圧された電圧以下になると、ＰＭＯＳ
４１がオフし、該コンデンサ７１の蓄積電荷が、抵抗５
４，５１を通してＶSSレベルの端子３２への放電が開始
される（図５５の区間Ｒ，Ｓ）。例えば、抵抗５４と５
１が共に５００ＫΩ、ＰＭＯＳ４１のスレッショルド電
圧ＶTP＝０．７Ｖとし、ＶDD＝５Ｖで動作していたとす
る。電源の瞬断により、区間ＱはＶDDが約２．８５Ｖ
（＝４．３Ｖ／２＋０．７Ｖ）までの間であり、区間Ｒ
はＶDDが約２．８Ｖ〜０Ｖまでの間となる。
【０１２６】区間Ｓは、ＶDDがＶSSと同電位となっても
コンデンサ７１の放電が抵抗５４，５１を通して実行さ
れるため、例えば抵抗５４と５１を５００ＫΩ、コンデ
ンサ７１を３pFとすると、コンデンサ７１が４．３Ｖか
ら０．７Ｖまで放電するのに要する時間は、約５．４μ
S となる。ＮＭＯＳ４２が確実にオフするためには、そ
のゲート電圧ＶG ＝０．２Ｖ程度のため、コンデンサ７
１の放電に要する時間が約９．２μS となる。但し、コ
ンデンサ７１の一端（ＶG 側）の電位が０．７Ｖでは、
ＮＭＯＳ４２のスレッショルド電圧とほぼ等しいと考え
られるので、まだＮＭＯＳ４２のソース・ドレイン間が
最悪オンしていると考えられる。そのため、この状態
で、図５５の区間Ｕに示すように、電源の瞬断が回復し
て再びＶDDが立上がっても、出力端子３３から“Ｈ”の
リセット信号ＲＳが出力されない。つまり、前記のよう
な抵抗値及び容量値にすると、約９．２μS までの電源
瞬断に対して図４９のオート・クリヤー回路が動作しな
いことになる。なお、これは電源瞬断時の欠点でもある
が、逆に、電源にノイズが発生する場合には、そのノイ
ズに対しても誤動作しにくいという利点でもある。
【０１２７】（ii） 図５２の電圧瞬断時の問題 図５６の区間Ａ，Ｇ，Ｈ，Ｉは図５４と同一の動作波形
となるので、ここでは、図５２のオート・クリヤー回路
を内蔵したＬＳＩ等が実動作中に、図５６の区間Ｓのよ
うな電源の瞬断が発生したときの動作を以下説明する。
【０１２８】図５６の区間Ｑにおいて、電源の瞬断によ
ってＶSSが例えば数１００nSで立上がると、まず、ＮＭ
ＯＳダイオードとして動作するＮＭＯＳ６１のドレイン
電圧は、電位ＶSS＋ＶTNとなって上昇する。このとき、
コンデンサ７１の一端（ＶG側）は、電源瞬断前の電位
ＶDD−ＶTNに充電されたままの電位状態から、ＮＭＯＳ
６１のドレイン電圧との電位差を抵抗５４の値で割った
値の電流が流れ、該コンデンサ７１の放電が開始され
る。ＶSSがさらに上昇し、ドレイン電圧ＶSS＋ＶTNが、
コンデンサ７１の充電電圧を抵抗５４，５１の値により
分圧された電圧以上になると、ＮＭＯＳ６１がオフす
る。ＮＭＯＳ６１がオフすると、コンデンサ７１の蓄積
電荷は、抵抗５４，５１を通してＶDDレベルの端子３２
への放電が開始される（図５６の区間Ｒ，Ｓ）。
【０１２９】例えば、抵抗５４と５１が５００ＫΩ、Ｎ
ＭＯＳ６１のスレッショルド電圧ＶTN＝０．７Ｖとし、
ＶSS＝−５Ｖで動作していたとする。電源の瞬断によ
り、区間ＱはＶSSが約−２．８５Ｖ（＝−４．３Ｖ／２
−０．７Ｖ）までの間であり、区間ＲはＶSSが−２．８
Ｖ〜０Ｖまでの間となる。区間Ｓは、ＶSSがＶDDと同電
位となっても、コンデンサ７１の放電が抵抗５４，５１
を通して実行されるため、抵抗５４と５１を５００Ｋ
Ω、コンデンサ７１を３pFとすると、−４．３Ｖから−
０．７Ｖまで放電するのに要する時間が約５．４μS と
なる。ＰＭＯＳ６２が実際にオフするのは、そのゲート
電圧ＶG ＝−０．２Ｖ程度のため、コンデンサ７１の放
電に要する時間は約９．２μS となる。
【０１３０】但し、コンデンサ７１の一端（ＶG 側）の
電位が−０．７Ｖでは、スレッショルド電圧ＶTPとほぼ
等しいと考えられるので、まだＰＭＯＳ６２のソース・
ドレイン間が最悪オンしていると考えられる。そのた
め、この状態で、図５６の区間Ｕに示すように、電源の
瞬断が回復して再びＶSSが立下がっても、出力端子３３
から“Ｌ”のリセット信号ＲＳが出力されない。つま
り、前記のような抵抗値及び容量値に設定すると、約
９．２μS までの電源瞬断に対して図５２のオート・ク
リヤー回路は動作しないことになる。なお、このような
欠点がある反面、逆に、電源にノイズが発生する場合に
は、そのノイズに対して誤動作しにくいという利点でも
ある。これらの電源瞬断でも動作する改善を行った回路
が、次の第２７及び第２８の実施例である。
【０１３１】第２７の実施例 図５７は、本発明の第２７の実施例を示すオート・クリ
ヤー回路の回路図であり、第９の実施例を示す図２５中
の要素と共通の要素には共通の符号が付されている。こ
のオート・クリヤー回路では、図２５に示すＰＭＯＳ４
１のゲートがドレインに共通接続され、そのゲート及び
ドレインが、抵抗５１を介してＶSSが印加される第２電
源電位入力端子３２に接続されると共に、積分回路を構
成する抵抗５４に接続されている。又、ダイオード７２
のアノード側がＮＭＯＳ４２のゲートに、そのカソード
側が第１電源電位入力端子３１に、それぞれ接続されて
いる。次に、図５７に示すオート・クリヤー回路の動作
を、図５８及び図５９を参照しつつ説明する。図５８
は、第２電源電位入力端子３２に印加されるＶSSを基準
にして、第１電源電位入力端子３１に印加されるＶDDの
立上がりの緩やかな場合（例えば、数１０mS）の図５７
の動作を示す電圧波形図である。図５９は、ＶSSを基準
にしてＶDDの立上がりが急峻な場合（例えば、数１００
nS）の図５７の動作を示す他の電圧波形図である。
【０１３２】まず、図５８を参照しつつ、図５７の動作
を説明する。図５８の区間Ａにおいて、電源投入前はＶ
DD、ＶG 、ＶO はいずれも“Ｌ”となっている。端子３
１，３２に電源を投入すると、端子３１に印加されたＶ
DDはその電源の有する時定数（例えば、数１０mS）に基
づき、所定の電位まで上昇する（図５８の区間Ｂ，Ｃ，
Ｄ，Ｅ）。ここで、ＶDDがＰＭＯＳ４１のスレッショル
ド電圧ＶTPまでの区間Ｂでは、該ＰＭＯＳ４１のソース
・ドレイン間がオフしたままである。そのため、抵抗５
１，５４を通してＶSSレベルのゲート電圧ＶGがＮＭＯ
Ｓ４２のゲートに印加され、そのＮＭＯＳ４２のソース
・ドレイン間がオフする。これにより、抵抗５２を通し
て出力端子３３から、ＶDDレベル（“Ｈ”）の出力電圧
ＶO が出力される。
【０１３３】図５８の区間Ｃにおいて、さらにＶDDがＰ
ＭＯＳ４１のスレッショルド電圧ＶTP以上に上昇する
と、該ＰＭＯＳ４１のソース・ドレイン間がオンする。
ＰＭＯＳ４１のゲートはドレインと接続されたＰＭＯＳ
ダイオードとして動作する。そのため、ＰＭＯＳ４１の
ドレイン電圧は、抵抗５１の値が大きい場合（例えば、
数１００ＫΩ）、ほぼ電位ＶDD−ＶTPとなってＶDDと共
に上昇する。このＰＭＯＳ４１のドレイン電圧は、積分
回路を構成する抵抗５４及びコンデンサ７１で決定され
る時定数によって積分され、その積分されたゲート電圧
ＶG がＮＭＯＳ４２のゲートに印加される。例えば、抵
抗５４を５００ＫΩ、コンデンサ７１を３pFとすると、
電位ＶDD−ＶTPが０．７Ｖまで上昇する時間は、約２６
６nSである。ＶDDの上昇する時定数が、約２６６nSより
大きい場合（例えば、数１０mS）、ＰＭＯＳ４１のドレ
イン電圧はそのままＮＭＯＳ４２のゲート電圧ＶG とな
る。そのため、このゲート電圧ＶG がＮＭＯＳ４２の閾
値電圧ＶTNまで上昇する区間Ｃでは、該ＮＭＯＳ４２の
ソース・ドレイン間がオフしたままであり、抵抗５２を
通して出力端子３３から、ＶDDレベル（“Ｈ”）の出力
電圧ＶO が出力される。さらにＶDDの電位が上昇する
と、ゲート電圧ＶG がＶTN以上となり、ＮＭＯＳ４２の
ソース・ドレイン間がオンし、出力端子３３の出力電圧
ＶO がＶSSレベル（“Ｌ”）となる（図５８の区間Ｄ，
Ｅ）。図５８の区間Ｊにおいて、電源の瞬断が発生する
と、ＶDDはその電源の有する時定数（例えば、数１０m
S）に基づき、ＶSSレベルまで降下する（図５８の区間
Ｊ，Ｋ，Ｌ）。例えば、抵抗５１と５４を５００ＫΩ、
コンデンサ７１を３pFとすると、ＶDDが電位ＶTP＋ＶTN
＝１．４Ｖまで降下する時間が、抵抗５１，５４及びコ
ンデンサ７１による時定数（４．３Ｖから０．７Ｖまで
放電する時間は約５．４μS)より充分に大きい場合（例
えば、数１０mS）、ＰＭＯＳ４１のドレイン電圧はコン
デンサ７１とほぼ等しい電圧となって降下していく（図
５８の区間Ｊ）。この区間Ｊにおいて、ＮＭＯＳ４２の
ゲート電圧はそのスレッショルド電圧ＶTN以上のため、
該ＮＭＯＳ４２のソース・ドレイン間がオンしており、
出力端子３３の出力電圧ＶO がＶSSレベル（“Ｌ”）と
なる。
【０１３４】さらにＶDDが降下すると、図５８の区間Ｋ
において、ＮＭＯＳ４２のゲート電圧ＶG がスレッショ
ルド電圧ＶTN以下となるので、該ＮＭＯＳ４２のソース
・ドレイン間がオフし、出力端子３３の出力電圧ＶO は
ＶDDレベル（“Ｈ”）となる。例えば、出力端子３３に
接続された容量負荷が０．５pF、抵抗５２を５００Ｋ
Ω、このときのＶDDレベルを１．４Ｖとすると、出力電
圧ＶO が１．２Ｖまで立上がるのに４８６nSかかる。さ
らにＶDDが降下し、区間ＬにおいてＰＭＯＳ４１のスレ
ッショルド電圧ＶTP以下になると、ＰＭＯＳ４１のドレ
イン電圧やＮＭＯＳ４２のゲート電圧ＶG が０Ｖとな
り、出力端子３３からＶDDレベルの出力電圧ＶO が出力
される（図５８の区間Ｌ，Ｍ）。
【０１３５】電源の瞬断が回復して再び電源が投入され
ると、図５８の区間Ｎ，Ｏ，Ｐに示すように、区間Ｂ，
Ｃ，Ｄと同様の動作が行われる。従って、電源投入時及
び電源瞬断の回復時に発生する“Ｈ”のリセット信号Ｒ
Ｓにより、ＬＳＩ等の内部回路の初期設定を行えば、オ
ート・クリヤーとして使用できる。次に、図５９を参照
しつつ、ＶDDの立上がりが急峻な場合（例えば、数１０
０ns）の動作を説明する。図５９の区間Ａにおいて、電
源投入前はＶDD、ＶG 、ＶO がいずれも“Ｌ”になって
いる。端子３１，３２に電源を投入すると、端子３１に
印加されたＶDDは電源の有する時定数（例えば、数１０
０nS）に基づき、所定の電位まで上昇する（図５９の区
間Ｇ）。この区間Ｇにおいて、ＶDDがＰＭＯＳ４１のス
レッショルド電圧ＶTP以下のとき、該ＰＭＯＳ４１のソ
ース・ドレイン間がオフしたままであり、抵抗５１，５
４を通してＶSSレベルのゲート電圧ＶG がＮＭＯＳ４２
のゲートに印加され、該ＮＭＯＳ４２のソース・ドレイ
ン間がオフしている。そのため、抵抗５２を通して出力
端子３３から、ＶDDレベル（“Ｈ”）の出力電圧ＶOが
出力される。例えば、抵抗５２を５００ＫΩ、出力端子
３３に接続される容量負荷を０．５pF程度とした場合、
ＶDDレベルと比べ、やや積分されて出力電圧ＶO が立上
がる。出力電圧ＶO が２．５Ｖまで上昇するのに、約１
７３nSかかる。電源を投入してから約５０nS後、ＶDDが
ＰＭＯＳ４１のスレッショルド電圧ＶTP以上になり、該
ＰＭＯＳ４１のソース・ドレイン間がオンする。ＰＭＯ
Ｓ４１はそのゲートとドレインが共通接続されているの
で、ＰＭＯＳダイオードとして動作する。そのため、抵
抗５１の値が大きい場合（例えば、数１００ＫΩ）、Ｐ
ＭＯＳ４１のドレイン電圧は電位ＶDD−ＶTPとなってＶ
DDと共に上昇する。ＰＭＯＳ４１のドレイン電圧は、抵
抗５４及びコンデンサ７１により積分され、その積分さ
れたゲート電圧ＶG がＮＭＯＳ４２のゲートに印加され
る。例えば、抵抗５３を５００ＫΩ、コンデンサ７１を
３pF、ＮＭＯＳ４２のスレッショルド電圧ＶTNを０．７
Ｖとすると、そのゲート電圧ＶG がＶTN＝０．７Ｖにな
るまでの時間は約２２６nSであり、電源投入後からの合
計時間が約３１６nSになる。
【０１３６】ＶDDの定常状態の電圧値を５Ｖとすると、
電源投入後、５００ＫΩの抵抗５２で０．５pFの負荷容
量を充電したとき、約３１６nS後には出力電圧ＶO が
３．６Ｖまで上昇している。そのため、この出力電圧は
確実に“Ｈ”と判定され、パワーオンリセットとして動
作できる。この出力電圧ＶO は、積分回路を構成する抵
抗５４及びコンデンサ７１の値を大きくとれば、さらに
上昇させることができるので、用途によってその値を決
めればよい（図５９の区間Ｈ）。図５９の区間Ｉにおい
て、抵抗５４及びコンデンサ７１で積分されたゲート電
圧ＶG がさらに上昇し、ＮＭＯＳ４２のスレッショルド
電圧ＶTNを越えると、該ＮＭＯＳ４２のソース・ドレイ
ン間がオンし、出力端子３３の出力電圧ＶO がＶSSレベ
ル（“Ｌ”）となる。
【０１３７】図５９の区間Ｑにおいて、電源の瞬断によ
ってＶDDが数１００nSで立下がると、ＰＭＯＳダイオー
ドのドレイン電圧が電位ＶDD−ＶTPとなって降下する。
このとき、コンデンサ７１の一端（ＶG 側）は、ＶDDの
電位降下前の電位ＶDD−ＶTPに充電されたままの電位状
態から、ＰＭＯＳ４１のドレイン電圧との電位差を抵抗
５４の値で割った電流が流れ、該コンデンサ７１の放電
が開始される。例えば、抵抗５４の値が５００ＫΩと大
きい場合、ＶDDが０．７Ｖ降下するまでの時間が短いと
き（５００nS程度）、コンデンサ７１の放電があまり進
まないうちにＶDDが降下するので、該コンデンサ７１の
一端の電位よりもＶDDの方が０．７Ｖまで速く降下す
る。
【０１３８】又、ダイオード７２をシリコンで構成した
場合、そのスレッショルド電圧Ｖｆがほぼ０．７Ｖであ
る。そのため、図５９の区間Ｒにおいて、コンデンサ７
１の一端の電位より、ＶDDレベルが０．７Ｖ以下に下が
ると、該コンデンサ７１の一端より、ダイオード７２を
通してＶDDレベルの端子３１へ放電が開始される。ＶDD
レベルより、ダイオード７２のＶｆ＝０．７Ｖ分高い電
位で、コンデンサ７１の一端の電位が低下する。そのた
め、ＶDDレベルが０Ｖになったとき、コンデンサ７１の
一端の電位はＶｆ＝０．７Ｖとなっている。この０．７
Ｖは、ＮＭＯＳ４２のゲート電圧ＶG となっているの
で、この電位までは最悪、該ＮＭＯＳ４２のソース・ド
レイン間がオンしており、出力端子３３からＶSSレベル
（“Ｌ”）の出力電圧ＶO が出力される（図５９の区間
Ｑ，Ｒ）。その後、コンデンサ７１の放電は抵抗５４，
５１を通して行われる。例えば、抵抗５１と５４を５０
０ＫΩ、コンデンサ７１を３pFとすると、コンデンサ７
１の０．７Ｖから０．２Ｖまでの放電時間は、約３．８
μS 程度となる。０．２Ｖ程度までゲート電圧ＶG が低
下すれば、ＮＭＯＳ４２が確実にオフするが、既にＶDD
レベルが０Ｖとなっているので、出力電圧ＶO は“Ｌ”
となる（図５９の区間Ｓ）。図５９の区間Ｔにおいて、
コンデンサ７１の一端の電位が０Ｖまで放電された後、
電源の瞬断が回復して再び端子３１，３２に急峻なＶDD
（数１００nS）が印加されると、図５９の区間Ｕ，Ｖ，
Ｗに示すように、電源投入時と同様の波形の出力電圧Ｖ
O が出力端子３３から出力される。
【０１３９】この第２７の実施例では、コンデンサ７１
の一端にダイオード７２を接続したので、電源の瞬断等
によってＶDDレベルが０Ｖとなったとき、該コンデンサ
７１の蓄積電荷をダイオード７２を通して直ちに放電す
ることができる。そのため、電源瞬断の時間が短くて
も、出力端子３３からリセット信号ＲＳを出力できる。
例えば、第２５の実施例を示す図４９の回路では約９．
２μS であったが、本実施例では約３．８μS と、約４
１％に短縮された。ダイオード７２のＶｆを下げれば、
さらに改善できる。
【０１４０】第２８の実施例 図６０は、本発明の第２８の実施例を示すオート・クリ
ヤー回路の回路図であり、第１０の実施例を示す図２８
中の要素と共通の要素には共通の符号が付されている。
このオート・クリヤー回路では、図２８に示すＮＭＯＳ
６１のゲート（第３端子）がドレインに接続され、その
ゲート及びドレインが、抵抗５１を介してＶDDが印加さ
れる第２電源電位入力端子３２に接続されると共に、積
分回路を構成する抵抗５４に接続されている。又、ダイ
オード７２のアノード側が第１電源電位入力端子３１
に、そのカソード側がＰＭＯＳ６２のゲートに、それぞ
れ接続されている。図６１は、第２電源電位入力端子３
２に印加されるＶDDを基準にして、第１電源電位入力端
子３１に印加されるＶSSの立下がり（即ち、ＶDDの立上
がり）の緩やかな場合の図６０の動作を示す電圧波形図
である。図６２は、ＶDDを基準にしてＶSSの立下がり
（即ち、ＶDDの立上がり）の急峻な場合の図６０の動作
を示す他の電圧波形図である。このオート・クリヤー回
路では、図６１及び図６２に示すように、第２７の実施
例を示す図５８及び図５９と正負が逆の動作波形となる
だけで、図５７の回路と同様の動作を行う。そのため、
第２７の実施例と同様に、電源瞬断等によってＶSSレベ
ルがＶDDレベルとなったときにコンデンサ７１の蓄積電
荷をダイオード７２によって直ちに放電でき、電源瞬断
時等においても出力端子３３からリセット信号ＲＳを出
力できる。このオート・クリヤー回路では、第２７の実
施例と同様に、第２６の実施例を示す図５２の回路に比
べ、オート・クリヤーとして動作可能な電源瞬断時間を
約４１％に短縮できる。
【０１４１】第２９の実施例 図６３は、本発明の第２９の実施例を示すオート・クリ
ヤー回路の回路図であり、第２７の実施例を示す図５７
中の要素と共通の要素には共通の符号が付されている。
このオート・クリヤー回路では、ＰＭＯＳ４１のドレイ
ン（第２端子）に第３能動素子（例えば、ＰＭＯＳ）４
４のソース（第１端子）が接続され、ドレイン（第２端
子）がＰＭＯＳ４１のゲート（第３端子）に接続される
と共に、抵抗５１及び５４の接続点に接続されている。
ＰＭＯＳ４４のゲート（第３端子）は、制御信号ＣＳ１
が入力される制御信号入力端子８１に接続されている。
次に、図６３に示すオート・クリヤー回路の動作を、図
５８、図５９、及び図６４を参照しつつ説明する。図６
４は、図６３の回路の制御信号ＣＳ１、ＮＭＯＳ４２の
ゲート電圧ＶG 、及び出力端子３３の出力電圧ＶO を示
す電圧波形図である。
【０１４２】図６３において、制御信号入力端子８１に
入力される制御信号ＣＳ１が“Ｌ”であれば、ＰＭＯＳ
４４のソース・ドレイン間がオンするので、図５７の回
路と同一の動作を行う。そこで、制御信号入力端子８１
に“Ｈ”の制御信号ＣＳ１が入力された場合について図
５８及び図５９を参照しつつ説明する。図６３におい
て、制御信号入力端子８１に“Ｌ”の制御信号ＣＳ１を
入力した状態で、端子３１，３２に電源を印加すると、
図５８の区間Ａ，Ｂ，Ｃ，Ｄ，Ｅ又は図５９の区間Ａ，
Ｇ，Ｈ，Ｉに示すように、出力端子３３から出力される
出力電圧ＶO は“Ｈ”になった後に“Ｌ”に戻り、定常
状態となる（図５８の区間Ｅ、図５９の区間Ｉ）。この
状態では、ＰＭＯＳ４１，４４及び抵抗５１を通して流
れる電流と、抵抗５２及びＮＭＯＳ４２を通して流れる
電流とがある。この合計電流は、例えばＶDDを５Ｖ、Ｖ
SSを０Ｖ、ＰＭＯＳ４１，４４のスレッショルド電圧Ｖ
TPを０．７Ｖ、抵抗５１と５２を５００ＫΩとすると、
約１９mA程度になる。次に、図６４に示すように、制御
信号入力端子８１に“Ｈ”の制御信号ＣＳ１を入力する
と、ＰＭＯＳ４４のソース・ドレイン間がオフするの
で、ＰＭＯＳ４１，４４及び抵抗５１を流れる電流がな
くなる。すると、コンデンサ７１に充電されていた蓄積
電荷は、抵抗５４，５１を通してＶSSレベルの端子３２
へ放電される（図６４の区間Ｂ）。この放電時間は、例
えば、ＶDDを５Ｖ、ＶSSを０Ｖ、ＰＭＯＳ４１，４４の
スレッショルド電圧ＶTPを０．７Ｖ、ＮＭＯＳ４２のス
レッショルド電圧ＶTNを０．７Ｖ、抵抗５１と５４を５
００ＫΩ、コンデンサ７１を３pFとし、ＮＭＯＳ４２の
ゲート電圧ＶG が０．７Ｖまで降下した場合、約５．４
μS となる。
【０１４３】ゲート電圧ＶG が０．７Ｖ以下に放電する
と、図６４の区間Ｃにおいて、ＮＭＯＳ４２のソース・
ドレイン間がオフするので、抵抗５２を通して出力端子
３３の出力電圧ＶO が“Ｈ”へ上昇する。この状態で
は、ＰＭＯＳ４４のソース・ドレイン間、及びＮＭＯＳ
４２のソース・ドレイン間が共にオフするので、図６３
のオート・クリヤー回路には電源電流が全く流れなくな
る。そのため、第１３の実施例を示す図３７の回路とほ
ぼ同様に、このオート・クリヤー回路を内蔵したＬＳＩ
等のスタティック消費電流ＩDDの良品／不良品判定の測
定値を、低い電流値（例えば、３μA)まで下げることが
可能となる。これにより、信頼性低下の原因となるフォ
トリソ欠陥等の不良品を除去することができる。なお、
ＰＭＯＳ４４及びＮＭＯＳ４２がオフ状態のとき、出力
電圧ＶO が“Ｈ”になるので、直接、この出力電圧ＶO
をＬＳＩ等の内部回路へ供給すると、不都合が生じる場
合には、例えば他の制御信号等とのＡＮＤ論理等をとる
ことにより、ＬＳＩ等の内部回路の所定部分へ出力電圧
ＶO の“Ｈ”が伝達されないようにする手段を設ければ
よい。その一例を次の第３０及び第３１の実施例に示
す。
【０１４４】第３０の実施例 図６５は、本発明の第３０の実施例を示すオート・クリ
ヤー回路の回路図であり、第２９の実施例を示す図６３
中の要素と共通の要素には共通の符号が付されている。
このオート・クリヤー回路では、図６３の出力端子３３
に、図３７に示すような２入力ＡＮＤゲート９１の第１
入力端子が接続され、制御信号入力端子８１がインバー
タ９３を介して該ＡＮＤゲート９１の第２入力端子に接
続され、その出力側がオート・クリヤー用のリセット信
号ＲＳ出力用の出力端子８３に接続されている。次に、
図６５に示すオート・クリヤー回路の動作を、図６６を
参照しつつ説明する。図６６は、図６５の制御信号入力
端子８１に入力される制御信号ＣＳ１、ＮＭＯＳ４２の
ゲート電圧ＶG 、出力端子３３の出力電圧ＶO 、及び出
力端子８３から出力されるリセット信号ＲＳの電圧波形
図である。図６５において、制御信号入力端子８１に
“Ｌ”の制御信号ＣＳ１が入力されると、それがインバ
ータ９３で反転されてＡＮＤゲート９１が開き、このオ
ート・クリヤー回路は図６３と同様の通常の動作を行
う。そして、出力端子３３から出力される出力電圧ＶO
は、ＡＮＤゲート９１を通して出力端子８３より、リセ
ット信号ＲＳの形で出力される。
【０１４５】制御信号入力端子８１に“Ｈ”の制御信号
ＣＳ１を入力すると、図６６に示すような出力電圧ＶO
が出力端子３３から出力される。ところが、制御信号Ｃ
Ｓ１が“Ｈ”であるため、それがインバータ９３で反転
されてＡＮＤゲート９１が閉じている。そのため、図６
６の区間Ａ，Ｂ，Ｃにおいて、出力端子８３から出力さ
れるリセット信号ＲＳは“Ｌ”に保持される。制御信号
入力端子８１に再び“Ｌ”の制御信号ＣＳ１を入力する
と、それがインバータ９３で反転されてＡＮＤゲート９
１が開く。そして、図６６の区間Ｄ，Ｅにおいて、出力
端子３３から出力された出力電圧ＶO がＡＮＤゲート９
１へ送られ、そのＡＮＤゲート９１を介して出力端子８
３から“Ｈ”のリセット信号ＲＳが出力される（図６６
の区間Ｄ）。このリセット信号ＲＳのパルス幅は、第２
９の実施例で説明したように、抵抗５４及びコンデンサ
７１の時定数により決まる。その後、図６６の区間Ｅに
おいて、出力端子３３から出力される出力電圧ＶO が
“Ｌ”になるので、出力端子８３から出力されるリセッ
ト信号ＲＳも“Ｌ”になる。この第３０の実施例では、
出力端子３３にＡＮＤゲート９１を接続したので、第１
３の実施例を示す図３７の回路と同様に、スタティック
消費電流ＩDDの測定値を、出力端子８３からリセット信
号ＲＳが出力されないように制御できる。又、スタティ
ック消費電流ＩDDを測定した後、リセット信号ＲＳが正
常に出力されるか否かの測定を行うことも可能になる。
【０１４６】第３１の実施例 図６７は、本発明の第３１の実施例を示すオート・クリ
ヤー回路の回路図であり、第２９の実施例を示す図６３
中の要素と共通の要素には共通の符号が付されている。
このオート・クリヤー回路では、第３０の実施例を示す
図６５のインバータ９３を省略し、制御信号ＣＳ２が入
力される制御信号入力端子８２を設け、それが２入力Ａ
ＮＤゲート９１の第２入力端子に接続されている。
【０１４７】次に、図６７に示すオート・クリヤー回路
の動作を、図６８を参照しつつ説明する。図６８は、図
６７の制御信号入力端子８１に入力される制御信号ＣＳ
１、制御信号入力端子８２に入力される制御信号ＣＳ
２、出力端子３３から出力される出力電圧ＶO 、及び出
力端子８３から出力されるリセット信号ＲＳの電圧波形
図である。図６８の区間Ａにおいて、制御信号入力端子
８１に“Ｌ”の制御信号ＣＳ１が入力されると、このオ
ート・クリヤー回路は図６３と同様に通常の動作を行
う。このとき、制御信号入力端子８２に“Ｈ”の制御信
号ＣＳ２が入力されていると、ＡＮＤゲート９１が開
き、出力端子３３から出力される出力電圧ＶO を該ＡＮ
Ｄゲート９１を通して出力端子８３から出力する。
【０１４８】図６８の区間Ｂにおいて、制御信号入力端
子８１に“Ｈ”の制御信号ＣＳ１を入力すると共に、制
御信号入力端子８２に“Ｌ”の制御信号ＣＳ２を入力す
ると、ＡＮＤゲート９１が閉じる。そのため、出力端子
３３から出力された出力電圧ＶO がＡＮＤゲート９１で
阻止されるので、該ＡＮＤゲート９１の出力端子８３か
ら出力されるリセット信号ＲＳは“Ｌ”に固定される
（図６８の区間Ｃ）。
【０１４９】図６８の区間Ｄで、制御信号入力端子８１
に再び“Ｌ”の制御信号ＣＳ１を入力すると、制御信号
ＣＳ２によってＡＮＤゲート９１が閉じているので、リ
セット信号ＲＳは“Ｌ”のままである。図６８の区間Ｅ
においても、制御信号ＣＳ２が“Ｌ”であるため、リセ
ット信号ＲＳは“Ｌ”を維持する。このように、図６８
の区間Ｂ，Ｃ，Ｄ，Ｅで“Ｌ”となる制御信号ＣＳ２を
制御信号入力端子８２に入力すれば、出力端子８３から
出力されるリセット信号ＲＳは常に“Ｌ”に固定するこ
とが可能となる。この第３１の実施例では、第３０の実
施例と同様に、スタティック消費電流ＩDDの測定値を、
リセット信号ＲＳが出力されないように制御できる。し
かも、スタティック消費電流ＩDDの測定後、そのスタテ
ィック消費電流ＩDD測定以前の状態から動作させること
も可能になる。
【０１５０】第３２の実施例 図６９は、本発明の第３２の実施例を示すオート・クリ
ヤー回路の回路図であり、第２９の実施例を示す図６３
中の要素と共通の要素には共通の符号が付されている。
このオート・クリヤー回路では、ＰＭＯＳ４１のゲート
（第３端子）がそのドレイン（第２端子）に接続され、
そのゲート及びドレインがＰＭＯＳ４４のソース（第１
端子）に接続され、該ＰＭＯＳ４４のドレイン（第２端
子）が抵抗５１及び５４の接続点に接続されている。次
に、図６９に示すオート・クリヤー回路の動作を説明す
る。制御信号入力端子８１に“Ｌ”の制御信号ＣＳ１が
入力されると、ＰＭＯＳ４４のソース・ドレイン間がオ
ンするので、第２７の実施例を示す図５７の回路と同様
の動作を行う。又、制御信号入力端子８１に“Ｈ”の制
御信号ＣＳ１が入力されると、ＰＭＯＳ４４のソース・
ドレイン間がオフし、第２９の実施例を示す図６３の回
路と同様な動作を行う。この第３２の実施例では、第２
９の実施例を示す図６３のＰＭＯＳダイオードを構成す
るＰＭＯＳ４１のゲート配線と、スイッチ機能を有する
ＰＭＯＳ４４との接続位置が入替わっただけのため、図
６３の回路とほぼ同様の作用、効果が得られる。
【０１５１】第３３の実施例 図７０は、本発明の第３３の実施例を示すオート・クリ
ヤー回路の回路図であり、第２９の実施例を示す図６３
中の要素と共通の要素には共通の符号が付されている。
このオート・クリヤー回路では、ＰＭＯＳダイオードを
構成するＰＭＯＳ４１とスイッチ機能を有するＰＭＯＳ
４４との接続位置を替えた構成となっている。即ち、Ｖ
DDが印加される第１電源電位入力端子３１がＰＭＯＳ４
４のソース（第１端子）及びバックゲートに接続される
と共にＰＭＯＳ４１のバックゲートに接続されている。
ＰＭＯＳ４１のゲート（第３端子）は制御信号入力端子
８１に接続され、そのドレイン（第２端子）がＰＭＯＳ
４１のソース（第１端子）に接続されている。ＰＭＯＳ
４１のドレイン（第２端子）及びゲート（第３端子）は
共通接続され、それらが抵抗５１及び５４の接続点に接
続されている。
【０１５２】次に、動作を説明する。制御信号入力端子
８１に入力される制御信号ＣＳ１が“Ｌ”であれば、Ｐ
ＭＯＳ４４のソース・ドレイン間がオンするので、第２
７の実施例を示す図５７の回路と同様の動作を行う。制
御信号ＣＳ１が“Ｈ”であれば、ＰＭＯＳ４４のソース
・ドレイン間がオフするので、第２９の実施例を示す図
６３の回路と同様の動作を行う。この第３３の実施例の
オート・クリヤー回路では、図６３のＰＭＯＳダイオー
ドを構成するＰＭＯＳ４１とスイッチ機能を有するＰＭ
ＯＳ４４との相対位置が入替わっただけであるため、図
６３の回路とほぼ同様の作用、効果を有する。
【０１５３】第３４の実施例 図７１は、本発明の第３４の実施例を示すオート・クリ
ヤー回路の回路図であり、第２８の実施例を示す図６０
中の要素と共通の要素には共通の符号が付されている。
このオート・クリヤー回路では、図６０のＮＭＯＳ６１
のドレイン（第２端子）に第３能動素子（例えば、ＮＭ
ＯＳ）６４のソース（第１端子）が接続され、ドレイン
（第２端子）がＮＭＯＳ６１のゲートに接続されると共
に、抵抗５１及び５４の接続点に接続されている。ＮＭ
ＯＳ６４のゲートは制御信号ＣＳ１が入力される制御信
号入力端子８１に接続され、そのバックゲートがＮＭＯ
Ｓ６１のソース（第１端子）に接続されている。
【０１５４】次に、図７１の動作を、図６１、図６２及
び図７２を参照しつつ説明する。図７２は、図７１の制
御信号入力端子８１に入力される制御信号ＣＳ１、ＰＭ
ＯＳ６２のゲート電圧ＶG 、及び出力端子３３から出力
される出力電圧ＶO の電圧波形図である。図７１におい
て、制御信号入力端子８１に入力される制御信号ＣＳ１
が“Ｈ”のとき、ＮＭＯＳ６４のソース・ドレイン間が
オンするので、第２８の実施例を示す図６０の回路と同
一の動作を行う。そこで、制御信号入力端子８１に
“Ｌ”の制御信号ＣＳ１が入力されるときの動作を以下
主として説明する。図７１において、制御信号入力端子
８１に“Ｈ”の制御信号ＣＳ１を入力した状態で、端子
３１，３２に電源を印加すると、図６１の区間Ａ，Ｂ，
Ｃ，Ｄ，Ｅ、又は図６２の区間Ａ，Ｇ，Ｈ，Ｉに示すよ
うに、出力端子３３から出力される出力電圧ＶO が、
“Ｌ”になった後、“Ｈ”に戻って定常状態となる（図
６１の区間Ｅ、図６２の区間Ｉ）。この状態では、抵抗
５１及びＮＭＯＳ６４，６１を通して流れる電流と、Ｐ
ＭＯＳ６２及び抵抗５２を通して流れる電流とがある。
この電流の合計値は、例えば端子３２に印加されるＶDD
を５Ｖ、端子３１に印加されるＶSSを０Ｖ、ＮＭＯＳ６
１，６４のスレッショルド電圧ＶTNを０．７Ｖ、抵抗５
１と５２を５００ＫΩとすると、約１９μA 程度にな
る。この状態以後の動作を図７２を参照しつつ以下説明
する。
【０１５５】図７２の区間ＡからＢへ移り、“Ｌ”の制
御信号ＣＳ１を制御信号入力端子８１に入力すると、Ｎ
ＭＯＳ６４のソース・ドレイン間がオフするので、ＮＭ
ＯＳ６４，６１を流れる電流がなくなる。すると、コン
デンサ７１に充電されていた蓄積電荷は、抵抗５４，５
１を通してＶDDレベルの端子３２へ放電される。この放
電時間は、例えば、ＶDDを５Ｖ、ＶSSを０Ｖ、ＮＭＯＳ
６１，６４のスレッショルド電圧ＶTNを０．７Ｖ、ＰＭ
ＯＳ６２のスレッショルド電圧ＶTPを０．７Ｖ、抵抗５
１と５４を５００ＫΩ、コンデンサ７１を３pFとし、Ｐ
ＭＯＳ６２のゲート電圧ＶG が電位ＶDD−０．７Ｖまで
上昇したとき、約５．４μS となる。
【０１５６】図７２の区間Ｃにおいて、ゲート電圧ＶG
が電位ＶDD−０．７Ｖ以上に放電すると、ＰＭＯＳ６２
のソース・ドレイン間がオフする。すると、抵抗５２を
通して出力端子３３の出力電圧ＶO が“Ｌ”へ降下す
る。この状態では、ＮＭＯＳ６４のソース・ドレイン間
がオフすると共に、ＰＭＯＳ６２のソース・ドレイン間
がオフするので、図７１の回路には電源電流が全く流れ
なくなる。従って、第２９の実施例を示す図６３の回路
と同様に、図７１の回路を内蔵したＬＳＩ等のスタティ
ック消費電流ＩDDの良品／不良品の判定測定値を低い電
流値（例えば、３μA)まで下げることが可能となる。こ
れにより、信頼性低下の原因となるフォトリソ欠陥等の
不良品を除去することが可能となる。なお、ＮＭＯＳ６
４及びＰＭＯＳ６２が共にオフ状態のときには、出力電
圧ＶO が“Ｌ”になるので、直接、この出力電圧ＶO を
ＬＳＩ等の内部回路へ供給すると、不都合が生じる場合
には、他の制御信号等とのＯＲ論理等をとることによ
り、該ＬＳＩ等の内部回路の所定部分には“Ｌ”の出力
電圧ＶO が供給されないようにする手段を設ければよ
い。その一例を次の第３５と第３６の実施例に示す。
【０１５７】第３５の実施例 図７３は、本発明の第３５の実施例を示すオート・クリ
ヤー回路の回路図であり、第３４の実施例を示す図７１
中の要素と共通の要素には共通の符号が付されている。
このオート・クリヤー回路では、第１４の実施例を示す
図３８の回路と同様に、図７１の出力端子３３に２入力
ＯＲゲート９２の第１入力端子が接続され、制御信号入
力端子８１がインバータ９３を介して該ＯＲゲート９２
の第２入力端子に接続され、その出力側にリセット信号
ＲＳを出力するための出力端子８３が接続されている。
【０１５８】次に、図７３に示すオート・クリヤー回路
の動作を図７４を、参照しつつ説明する。図７４は、図
７３の制御信号入力端子８１に入力される制御信号ＣＳ
１、ＰＭＯＳ６１のゲート電圧ＶG 、出力端子３３の出
力電圧ＶO 、及び出力端子８３から出力されるリセット
信号ＲＳの電圧波形図である。図７４の区間Ａにおい
て、制御信号入力端子８１に“Ｈ”の制御信号ＣＳ１が
入力されると、それがインバータ９３で反転されてＯＲ
ゲート９２が開き、図７３のオート・クリヤー回路が通
常の動作を行い、その出力端子３３から出力された出力
電圧ＶO がＯＲゲート９２を通してリセット信号ＲＳの
形で出力端子８３から出力される。図７４の区間Ｂにお
いて、制御信号入力端子８１に“Ｌ”の制御信号ＣＳ１
が入力されると、出力端子３３から出力電圧ＶO が出力
されるが、インバータ９３によってＯＲゲート９２が閉
じているので、そのＯＲゲート９２の出力が“Ｈ”とな
る。そのため、図７４の区間Ａ，Ｂ，Ｃに示すように、
出力端子８３から出力されるリセット信号ＲＳは“Ｈ”
に保持される。図７４の区間Ｄにおいて、制御信号入力
端子８１に再び“Ｈ”の制御信号ＣＳ１を入力すると、
インバータ９３を通してＯＲゲート９２が開き、出力端
子８３から“Ｌ”のリセット信号ＲＳが出力される。こ
の区間Ｄにおけるリセット信号ＲＳのパルス幅は、第３
４の実施例を示す図７１の回路で説明したように、抵抗
５４及びコンデンサ７１の時定数により決まる。その
後、図７４の区間Ｅにおいて、リセット信号ＲＳが
“Ｈ”になる。この第３５の実施例では、第１４の実施
例を示す図３８の回路と同様に、スタティック消費電流
ＩDDの測定値を、リセット信号ＲＳが出力されないよう
に制御することが可能となる。又、測定終了後、リセッ
ト信号ＲＳが正常に出力されるか否かの測定をすること
も可能となる。
【０１５９】第３６の実施例 図７５は、本発明の第３６の実施例を示すオート・クリ
ヤー回路の回路図であり、第３４の実施例を示す図７１
中の要素と共通の要素には共通の符号が付されている。
このオート・クリヤー回路では、図７３のインバータ９
３を省略し、制御信号ＣＳ２が入力される制御信号入力
端子８２を設け、それが２入力ＯＲゲート９２の第２入
力端子に接続されている。図７６は、図７５の第１，制
御信号入力端子８１，８２に入力される制御信号ＣＳ
１，ＣＳ２、ＰＭＯＳ６２のゲート電圧ＶG 、出力端子
３３から出力される出力電圧ＶO 、出力端子８３から出
力されるリセット信号ＲＳの電圧波形図である。この図
を参照しつつ、図７５の動作を説明する。
【０１６０】図７６の区間Ａにおいて、制御信号入力端
子８１に“Ｈ”の制御信号ＣＳ１が入力されると、図７
５のオート・クリヤー回路は通常の動作を行う。このと
き、制御信号入力端子８２に“Ｌ”の制御信号ＣＳ２が
入力されていると、出力端子３３から出力された出力電
圧ＶO がＯＲゲート９２を介してリセット信号ＲＳの形
で出力端子８３から出力される。図７６の区間Ｂにおい
て、“Ｌ”レベルの制御信号ＣＳ１及び“Ｈ”レベルの
制御信号ＣＳ２が入力されると、出力端子３３から出力
された出力電圧ＶO がＯＲゲート９２へ送られるが、こ
のＯＲゲート９２には“Ｈ”が入力されているので、出
力端子８３から出力されるリセット信号ＲＳは“Ｈ”に
固定される（図７６の区間Ｂ，Ｃ，Ｄ，Ｅ）。図７６の
区間Ｄにおいて、“Ｈ”の制御信号ＣＳ１が入力される
と、出力端子３３の出力電圧ＶO が“Ｈ”レベルへ立上
がるが、制御信号ＣＳ２によってＯＲゲート９２が閉じ
ているので、リセット信号ＲＳは“Ｈ”レベルが維持さ
れる。図７６の区間ＥからＦに移って制御信号ＣＳ２が
“Ｌ”になると、ＯＲゲート９２が開くが、制御信号Ｃ
Ｓ１が“Ｈ”のため、リセット信号ＲＳは“Ｈ”を維持
する。従って、図７６の区間Ｂ，Ｃ，Ｄ，Ｅにおいて
“Ｈ”の制御信号ＣＳ２を入力すれば、リセット信号Ｒ
Ｓを常に“Ｈ”に固定することが可能となる。この第３
６の実施例では、第３５の実施例を示す図７３の回路と
同様に、スタティック消費電流ＩDDの測定値を、出力信
号ＶO が出力されないように制御可能である。又、測定
後、スタティック消費電流ＩDDの測定以前の状態から動
作させることも可能になる。
【０１６１】第３７の実施例 図７７は、本発明の第３７の実施例を示すオート・クリ
ヤー回路の回路図であり、第３４の実施例を示す図７１
中の要素と共通の要素には共通の符号が付されている。
このオート・クリヤー回路では、ＮＭＯＳ６１のゲート
（第３端子）が該ＮＭＯＳ６１のドレイン（第２端子）
に共通接続されている点のみが、図７１の回路と異なっ
ている。このように、このオート・クリヤー回路では、
図７１のＮＭＯＳダイオードを構成するＮＭＯＳ６１の
ゲート配線が異なるだけであるため、図７１の回路とほ
ぼ同様の作用、効果を奏する。
【０１６２】第３８の実施例 図７８は、本発明の第３８の実施例を示すオート・クリ
ヤー回路の回路図であり、第３７の実施例を示す図７７
中の要素と共通の要素には共通の符号が付されている。
このオート・クリヤー回路では、図７７のＮＭＯＳ６１
と６４の接続箇所を交互に置き換えた構成となってい
る。即ち、ＮＭＯＳ６１のドレイン（第２端子）とゲー
ト（第３端子）が共通接続され、それが抵抗５１と５４
の接続点に接続されている。ＮＭＯＳ６１のソース（第
１端子）は、ＮＭＯＳ６４のドレイン（第２端子）に接
続され、該ＮＭＯＳ６４のソース（第１端子）及びバッ
クゲートが、端子３１に接続されている。
【０１６３】このオート・クリヤー回路では、第３７の
実施例を示す図７７のＮＭＯＳダイオードを構成するＮ
ＭＯＳ６１と、スイッチ機能を有するＮＭＯＳ６４との
相対的な接続位置が入替わっただけであるため、図７７
の回路とほぼ同様の作用、効果を奏する。以上説明した
第２９〜第３８の実施例では、図６４、図６８、図７
２、図７４及び図７６の区間Ｂに示すように、スタティ
ック消費電流ＩDDの測定状態設定直後にはまだ電流が流
れているという問題がある。この電流が流れる時間は、
前記実施例で説明したように５．４μS 程度、つまり数
μS 〜数１０μS であり、ＬＳＩ等の測定時間を短縮す
る上で問題となる。そこで、第２１〜第２４の実施例と
同様に、スタティック消費電流ＩDDの測定状態設定直後
から、ＶDD側からＶSS側へ流れる電流を停止する回路構
成を、次の第３９〜第４４の実施例に示す。
【０１６４】第３９の実施例 図７９は、本発明の第３９の実施例を示すオート・クリ
ヤー回路の回路図であり、第２９の実施例を示す図６３
中の要素と共通の要素には共通の符号が付されている。
このオート・クリヤー回路では、図６３に示すＮＭＯＳ
４２のゲート（第３端子）に第４能動素子（例えば、Ｎ
ＭＯＳ）４５のドレイン（第２端子）が接続され、ソー
ス（第１端子）及びバックゲートがＶSSレベルの端子３
２に接続されている。ＮＭＯＳ４５のゲート（第３端
子）は、制御信号入力端子８１に接続されている。次
に、図７９に示すオート・クリヤー回路の動作を、図５
８、図５９、及び図８０を参照しつつ説明する。図８０
は、図７９の制御信号入力端子８１に入力される制御信
号ＣＳ１、ＮＭＯＳ４２のゲート電圧ＶG 、及び出力端
子３３の出力電圧ＶO の電圧波形図である。制御信号入
力端子８１に“Ｌ”の制御信号ＣＳ１を入力した状態
で、端子３１，３２に電源を印加すると、ＰＭＯＳ４４
のソース・ドレイン間がオン、ＮＭＯＳ４５のソース・
ドレイン間がオフするので、第３７の実施例を示す図５
７の回路と同様の動作を行う。そのため、電源の印加に
よって、図５８の区間Ａ，Ｂ，Ｃ，Ｄ，Ｅ又は図５９の
区間Ａ，Ｇ，Ｈ，Ｉに示すように、出力端子３３から出
力される出力電圧ＶO は、“Ｈ”になった後に“Ｌ”に
戻り、定常状態となる。次に、この状態以後の動作を図
８０を参照しつつ、以下説明する。
【０１６５】図８０の区間Ａ〜Ｃにおいて、制御信号入
力端子８１に“Ｈ”の制御信号ＣＳ１を入力すると、Ｐ
ＭＯＳ４４のソース・ドレイン間がオフ、ＮＭＯＳ４５
のソース・ドレイン間がオンする。ＮＭＯＳ４５がオン
すると、ＮＭＯＳ４２のゲート電圧ＶG は端子３２のＶ
SSレベルとなり、該ＮＭＯＳ４２がオフする。ＰＭＯＳ
４４のオフにより、ＰＭＯＳ４１，４４を流れる電源電
流がなくなる。コンデンサ７１に充電されていた蓄積電
荷は、ＮＭＯＳ４５のドレイン・ソース間を通ってＶSS
レベルの端子３２へ放電される。この放電時間は、例え
ばコンデンサ７１が３pF程度であれば、数nSである。そ
のため、第２９〜第３８の実施例に対して約０．１％程
度まで、コンデンサ７１の放電時間を短縮できる。この
とき、ＮＭＯＳ４２のゲート電圧ＶG はＶSSレベル（＝
０Ｖ）となるので、ＮＭＯＳ４２のソース・ドレイン間
がオフしており、抵抗５２を通して出力端子３３の出力
電圧ＶO が“Ｈ”となる。
【０１６６】図８０の区間Ｄにおいて、制御信号入力端
子８１に“Ｌ”の制御信号ＣＳ１を入力すると、ＰＭＯ
Ｓ４４のソース・ドレイン間がオン、ＮＭＯＳ４５のソ
ース・ドレイン間がオフする。これにより、コンデンサ
７１の蓄積電荷がＮＭＯＳ４５を通って放電されている
径路が遮断される。逆に、ＰＭＯＳ４１，４４及び抵抗
５１を通って流れる電源電流が、抵抗５４を通ってコン
デンサ７１へも分流し、該コンデンサ７１への充電が開
始される。そして、ゲート電圧ＶG がＮＭＯＳ４２のス
レッショルド電圧ＶTNを越えると、該ＮＭＯＳ４２のソ
ース・ドレイン間がオンし、出力電圧ＶO が“Ｌ”とな
る。以後、図８０の区間Ｅに示すように、ゲート電圧Ｖ
G が電位ＶDD−ＶTPまで充電されて定常状態となる。
【０１６７】この第３９の実施例では、スタティック消
費電流ＩDDの測定状態設定後、直ちに（例えば、数nS〜
数１０nS後）、測定が可能となるので、スタティック消
費電流ＩDDの測定時間を短縮（例えば、５．４μS ）で
きる。
【０１６８】第４０の実施例 図８１は、本発明の第４０の実施例を示すオート・クリ
ヤー回路の回路図であり、第３２の実施例を示す図６９
中の要素と共通の要素には共通の符号が付されている。
このオート・クリヤー回路では、図６９のＮＭＯＳ４２
のゲート（第３端子）と端子３２との間に、図７９と同
様に第４能動素子（例えば、ＮＭＯＳ）４５が接続され
ている。そのため、第３９の実施例を示す図７９の回路
と同様の作用、効果が得られる。
【０１６９】第４１の実施例 図８２は、本発明の第４１の実施例を示すオート・クリ
ヤー回路の回路図であり、第３３の実施例を示す図７０
中の要素と共通の要素には共通の符号が付されている。
このオート・クリヤー回路では、図７０のＮＭＯＳ４２
のゲート（第３端子）と端子３２との間に、図７９と同
様に第４能動素子（例えば、ＮＭＯＳ）４５が接続され
ている。そのため、図７９の回路と同様の作用、効果が
得られる。
【０１７０】第４２の実施例 図８３は、本発明の第４２の実施例を示すオート・クリ
ヤー回路の回路図であり、第３４の実施例を示す図７１
中の要素と共通の要素には共通の符号が付されている。
このオート・クリヤー回路では、図７１のＶDDレベルの
端子３２に、第４能動素子（例えば、ＰＭＯＳ）６５の
ソース（第１端子）及びバックゲートが接続され、ドレ
イン（第２端子）がＰＭＯＳ６２のゲート（第３端子）
に接続され、さらにゲート（第３端子）が制御信号入力
端子８１に接続されている。図８３に示すオート・クリ
ヤー回路の動作を、図６１、図６２及び図８４を参照し
つつ説明する。図８４は、制御信号入力端子８１に入力
される制御信号ＣＳ１、ＰＭＯＳ６２のゲート電圧
ＶG 、及び出力端子３３の出力電圧ＶO の電圧波形図で
ある。
【０１７１】制御信号入力端子８１に“Ｈ”の制御信号
ＣＳ１を入力した状態で、端子３１，３２に電源を印加
すると、ＮＭＯＳ６４のソース・ドレイン間がオン、Ｐ
ＭＯＳ６５のソース・ドレイン間がオフするので、図６
０の回路と同様の動作を行う。そのため、電源の投入に
よって、図６１の区間Ａ，Ｂ，Ｃ，Ｄ，Ｅ又は図６２の
区間Ａ，Ｇ，Ｈ，Ｉに示すように、出力端子３３の出力
電圧ＶO は“Ｌ”になった後に“Ｈ”に戻り、定常状態
となる。この状態以後の動作を図８４を参照しつつ、以
下説明する。
【０１７２】図８４の区間Ａ〜Ｃにおいて、制御信号入
力端子８１に“Ｌ”の制御信号ＣＳ１を入力すると、Ｎ
ＭＯＳ６４のソース・ドレイン間がオフ、ＰＭＯＳ６５
のソース・ドレイン間がオンする。ＰＭＯＳ６５のオン
により、ＰＭＯＳ６２のゲート電圧ＶG がＶDDレベルと
なるので、該ＰＭＯＳ６２がオフする。又、ＮＭＯＳ６
４のオフにより、抵抗５１及びＮＭＯＳ６４，６１を流
れる電源電流がなくなる。コンデンサ７１に充電された
蓄積電荷は、ＰＭＯＳ６５のドレイン・ソース間を通っ
てＶDDレベルの端子３２へ放電される。この放電時間
は、例えばコンデンサ７１を３pF程度とすれば、数nSで
あり、第２９〜第３８の実施例に対して約０．１％程度
まで、該放電時間を短縮できる。このとき、ゲート電圧
ＶG はＶDDレベルとなるので、ＰＭＯＳ６２のソース・
ドレイン間がオフし、抵抗５２を通して出力端子３３の
出力電圧ＶO が“Ｌ”となる。図８４の区間Ｄにおい
て、制御信号入力端子８１に“Ｈ”の制御信号ＣＳ１を
入力すると、ＮＭＯＳ６４のソース・ドレイン間がオ
ン、ＰＭＯＳ６５のソース・ドレイン間がオフする。そ
のため、コンデンサ７１の充電電荷がＰＭＯＳ６５を通
って放電される経路が遮断される。逆に、抵抗５１及び
ＮＭＯＳ６４，６１を通って流れる電源電流が、抵抗５
４を通ってコンデンサ７１へも分流し、該コンデンサ７
１の充電が開始される。
【０１７３】ＰＭＯＳ６５のドレイン側のゲート電圧Ｖ
G がＰＭＯＳ６２のスレッショルド電圧ＶTP以下になる
と、該ＰＭＯＳ６２のソース・ドレイン間がオンし、出
力端子３３の出力電圧ＶO がＶDDレベル（“Ｈ”）にな
る。以後、図８４の区間Ｅにおいて、ゲート電圧ＶG が
電位ＶSS＋ＶTNまで充電されて定常状態となる。この第
４２の実施例では、第３９の実施例と同様に、スタティ
ック消費電流ＩDDの測定状態設定後、直ちに（例えば、
数nS〜数１０nS後）、測定可能となる。そのため、スタ
ティック消費電流ＩDDの測定時間を短縮（例えば、５．
４μS)できる。
【０１７４】第４３の実施例 図８５は、本発明の第４３の実施例を示すオート・クリ
ヤー回路の回路図であり、第３７の実施例を示す図７７
中の要素と共通の要素には共通の符号が付されている。
このオート・クリヤー回路では、図７７のＶDDレベルの
端子３２とＰＭＯＳ６２のゲート（第３端子）との間
に、図８３と同様の第４能動素子（例えば、ＰＭＯＳ）
６５が接続されている。そのため、図８３と同様の作
用、効果が得られる。
【０１７５】第４４の実施例 図８６は、本発明の第４４の実施例を示すオート・クリ
ヤー回路の回路図であり、第３８の実施例を示す図７８
中の要素と共通の要素には共通の符号が付されている。
このオート・クリヤー回路では、図７８のＶDDレベルの
端子３２とＰＭＯＳ６２のゲート（第３端子）との間
に、図８３と同様に第４能動素子（例えば、ＰＭＯＳ）
６５が接続されている。そのため、図８３の回路と同様
の作用、効果が得られる。
【０１７６】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、第１能動素子の第１端子の電位がそのスレッ
ショルド電圧を越え、かつ第２能動素子の第１端子がそ
のスレッショルド電圧を越えたときに、それらの第１能
動素子及び第２能動素子がオンするので、従来の回路に
比べて第１能動素子又は、第２能動素子のいずれか低い
方のスレッショルド電圧分だけ低い値の電源電位で、出
力端子から出力されるリセット信号が解除される。その
ため、低電圧駆動の回路においても適用できる。第２の
発明によれば、第２能動素子の第３端子に容量手段及び
第３抵抗手段を接続したので、電源の立上がりが急峻な
ときには、リセット信号が解除されるまでの時間がその
容量手段及び第３抵抗手段の時定数に依存するので、電
源の立上がりが急峻な場合であっても確実にリセット信
号を出力できる。
【０１７７】第３の発明よれば、容量手段にダイオード
手段を接続したので、電源の立上がりが急峻であっても
確実にリセット信号を出力できる。しかも、電源の瞬断
等によって瞬間的に電源電位が低下しても、容量手段の
蓄積電荷がダイオード手段によって急速に放電されるた
め、リセット信号を的確に出力することができる。第４
の発明によれば、制御信号入力端子を第１能動素子の第
３端子に接続したので、該制御信号入力端子によって第
１能動素子をオン，オフ制御することにより、消費電流
を低減できる。そのため、このオート・クリヤー回路を
内蔵したＬＳＩ等の内部回路の消費電流の評価を適切に
行うことができる。第５及び第６の発明によれば、第
１，第２能動素子をＰＭＯＳあるいはＮＭＯＳで構成し
たので、簡単な回路構成の電圧制御によって的確にリセ
ット信号を出力できる。
【０１７８】第７の発明によれば、制御信号入力端子に
よって第１能動素子及び第３能動素子のオン，オフ動作
を制御するようにしたので、該第３能動素子のオンによ
って容量手段の蓄積電荷が放電され、第２能動素子がオ
フする。そのため、制御信号入力端子の信号によって消
費電流を０にでき、このオート・クリヤー回路を含んだ
ＬＳＩ等の内部回路の消費電流の評価をより適切に行う
ことができる。第８の発明によれば、制御信号入力端子
によって第１，第３能動素子をオン，オフ制御するよう
にしたので、第８の発明と同様の効果が得られるばかり
か、ダイオード手段を設けたので、瞬間的な電源低下時
においても的確にリセット信号を出力できる。第９及び
第１０の発明によれば、第７あるいは第８の発明と同様
の効果が得られる上に、第１，第２，第３能動素子をＮ
ＭＯＳあるいはＰＭＯＳで構成したので、簡単な回路構
成の電圧制御によってリセット信号を的確に出力でき
る。
【０１７９】第１１の発明によれば、第１抵抗手段及び
第４抵抗手段の分圧電圧によって第２能動素子をオン，
オフ動作させるようにしたので、その分圧比を変えるこ
とにより、第２能動素子をオンするための電圧レベルの
値を変えることができる。従って、リセット信号の解除
される電圧値を任意に変えることが可能となる。第１２
の発明によれば、第３抵抗手段及び容量手段によって積
分された電圧によって第２能動素子をオン，オフ制御す
るようにしたので、電源の立上がりが急峻であっても、
出力端子からリセット信号を確実に出力できる。第１３
の発明によれば、容量手段にダイオード手段を接続した
ので、電源の瞬断等によって瞬間的に電源電圧が低下し
ても、該ダイオード手段によって容量手段の蓄積電荷を
急速に放電でき、的確にリセット信号を出力できる。
【０１８０】第１４及び第１５の発明によれば、第１２
又は第１３の発明と同様の効果が得られる上に、第１，
第２能動素子をＰＭＯＳあるいはＮＭＯＳで構成したの
で、簡単な回路構成の電圧制御によって的確にリセット
信号を出力できる。第１６の発明によれば、第３端子が
制御信号入力端子に接続された第３能動素子を設けたの
で、制御信号入力端子によって第３能動素子をオン，オ
フ制御することにより、第２能動素子のオン，オフ動作
が行える。そのため、オート・クリヤー回路に流れる電
流を０にでき、このオート・クリヤー回路を内蔵したＬ
ＳＩ等におけるフォトリソ欠陥等の検出のためのスタテ
ィック消費電流測定時の測定値を下げることが可能にな
る。第１７及び第１８の発明によれば、第３端子に制御
信号入力端子を接続した第３能動素子を設けたので、第
１６の発明と同様に、第３能動素子のオン，オフ制御に
よって第２能動素子をオン，オフ動作させ、オート・ク
リヤー回路に流れる電流を０にすることができる。第１
９及び第２０の発明によれば、第１６、第１７又は第１
８の発明と同様の効果が得られる上に、第１，第２，第
３能動素子をＰＭＯＳあるいはＮＭＯＳで構成したの
で、簡単な回路構成の電圧制御によって的確なリセット
信号を出力できる。
【０１８１】第２１の発明によれば、制御信号入力端子
によってオン，オフ動作する第３，第４能動素子を設け
たので、第２能動素子が第４能動素子と逆にオン，オフ
動作し、オート・クリヤー回路に流れる電流を０に制御
した直後より、その電流値を０にすることができる。従
って、このオート・クリヤー回路を内蔵したＬＳＩ等の
フォトリソ欠陥等の検出のためのスタティック消費電流
測定時の測定値を下げることが可能となり、該ＬＳＩ等
の信頼性の向上を図ることができる。第２２及び第２３
の発明によれば、制御信号入力端子によりオン，オフ動
作する第３，第４能動素子を設けたので、第２１の発明
と同様に、オート・クリヤー回路に流れる電流を０に制
御した直後より、その電流値を０にすることができる。
【０１８２】第２４及び第２５の発明によれば、第２
１、第２２又は第２３の発明と同様の効果が得られる上
に、第１，第２，第３，第４能動素子をＰＭＯＳあるい
はＮＭＯＳで構成したので、簡単な回路構成の電圧制御
によってリセット信号を的確に出力できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示すオート・クリヤー
回路の回路図である。
【図２】従来のオート・クリヤー回路の回路図である。
【図３】図２の動作を示す電圧波形図である。
【図４】図２の動作を示す他の電圧波形図である。
【図５】図２の動作を示す他の電圧波形図である。
【図６】図１の動作を示す電圧波形図である。
【図７】本発明の第２の実施例を示すオート・クリヤー
回路の回路図である。
【図８】図７の動作を示す電圧波形図である。
【図９】本発明の第３の実施例を示すオート・クリヤー
回路の回路図である。
【図１０】図９の動作を示す電圧波形図である。
【図１１】本発明の第４の実施例を示すオート・クリヤ
ー回路の回路図である。
【図１２】図１１の動作を示す電圧波形図である。
【図１３】本発明の第５の実施例を示すオート・クリヤ
ー回路の回路図である。
【図１４】図１３の動作を示す電圧波形図である。
【図１５】図１３の動作を示す他の電圧波形図である。
【図１６】本発明の第６の実施例を示すオート・クリヤ
ー回路の回路図である。
【図１７】図１６の動作を示す電圧波形図である。
【図１８】図１６の動作を示す他の電圧波形図である。
【図１９】本発明の第７の実施例を示すオート・クリヤ
ー回路の回路図である。
【図２０】図１９の動作を示す電圧波形図である。
【図２１】図１９の動作を示す他の電圧波形図である。
【図２２】本発明の第８の実施例を示すオート・クリヤ
ー回路の回路図である。
【図２３】図２２の動作を示す電圧波形図である。
【図２４】図２２の動作を示す他の電圧波形図である。
【図２５】本発明の第９の実施例を示すオート・クリヤ
ー回路の回路図である。
【図２６】図２５の動作を示す電圧波形図である。
【図２７】図２５の動作を示す他の電圧波形図である。
【図２８】本発明の第１０の実施例を示すオート・クリ
ヤー回路の回路図である。
【図２９】図２８の動作を示す電圧波形図である。
【図３０】図２８の動作を示す他の電圧波形図である。
【図３１】本発明の第１１の実施例を示すオート・クリ
ヤー回路の回路図である。
【図３２】図３１の動作を示す電圧波形図である。
【図３３】図３１の動作を示す他の電圧波形図である。
【図３４】本発明の第１２の実施例を示すオート・クリ
ヤー回路の回路図である。
【図３５】図３４の動作を示す電圧波形図である。
【図３６】図３４の動作を示す他の電圧波形図である。
【図３７】本発明の第１３の実施例を示すオート・クリ
ヤー回路の回路図である。
【図３８】本発明の第１４の実施例を示すオート・クリ
ヤー回路の回路図である。
【図３９】本発明の第１５の実施例を示すオート・クリ
ヤー回路の回路図である。
【図４０】本発明の第１６の実施例を示すオート・クリ
ヤー回路の回路図である。
【図４１】本発明の第１７の実施例を示すオート・クリ
ヤー回路の回路図である。
【図４２】本発明の第１８の実施例を示すオート・クリ
ヤー回路の回路図である。
【図４３】本発明の第１９の実施例を示すオート・クリ
ヤー回路の回路図である。
【図４４】本発明の第２０の実施例を示すオート・クリ
ヤー回路の回路図である。
【図４５】本発明の第２１の実施例を示すオート・クリ
ヤー回路の回路図である。
【図４６】本発明の第２２の実施例を示すオート・クリ
ヤー回路の回路図である。
【図４７】本発明の第２３の実施例を示すオート・クリ
ヤー回路の回路図である。
【図４８】本発明の第２４の実施例を示すオート・クリ
ヤー回路の回路図である。
【図４９】本発明の第２５の実施例を示すオート・クリ
ヤー回路の回路図である。
【図５０】図４９の動作を示す電圧波形図である。
【図５１】図４９の動作を示す他の電圧波形図である。
【図５２】本発明の第２６の実施例を示すオート・クリ
ヤー回路の回路図である。
【図５３】図５２の動作を示す電圧波形図である。
【図５４】図５２の動作を示す他の電圧波形図である。
【図５５】図４９の電源瞬断時の電圧波形図である。
【図５６】図５２の電源瞬断時の電圧波形図である。
【図５７】本発明の第２７の実施例を示すオート・クリ
ヤー回路の回路図である。
【図５８】図５７の動作を示す電圧波形図である。
【図５９】図５７の動作を示す他の電圧波形図である。
【図６０】本発明の第２８の実施例を示すオート・クリ
ヤー回路の回路図である。
【図６１】図６０の動作を示す電圧波形図である。
【図６２】図６０の動作を示す他の電圧波形図である。
【図６３】本発明の第２９の実施例を示すオート・クリ
ヤー回路の回路図である。
【図６４】図６３の動作を示す電圧波形図である。
【図６５】本発明の第３０の実施例を示すオート・クリ
ヤー回路の回路図である。
【図６６】図６５の動作を示す電圧波形図である。
【図６７】本発明の第３１の実施例を示すオート・クリ
ヤー回路の回路図である。
【図６８】図６７の動作を示す電圧波形図である。
【図６９】本発明の第３２の実施例を示すオート・クリ
ヤー回路の回路図である。
【図７０】本発明の第３３の実施例を示すオート・クリ
ヤー回路の回路図である。
【図７１】本発明の第３４の実施例を示すオート・クリ
ヤー回路の回路図である。
【図７２】図７１の動作を示す電圧波形図である。
【図７３】本発明の第３５の実施例を示すオート・クリ
ヤー回路の回路図である。
【図７４】図７３の動作を示す電圧波形図である。
【図７５】本発明の第３６の実施例を示すオート・クリ
ヤー回路の回路図である。
【図７６】図７５の動作を示す電圧波形図である。
【図７７】本発明の第３７の実施例を示すオート・クリ
ヤー回路の回路図である。
【図７８】本発明の第３８の実施例を示すオート・クリ
ヤー回路の回路図である。
【図７９】本発明の第３９の実施例を示すオート・クリ
ヤー回路の回路図である。
【図８０】図７９の動作を示す電圧波形図である。
【図８１】本発明の第４０の実施例を示すオート・クリ
ヤー回路の回路図である。
【図８２】本発明の第４１の実施例を示すオート・クリ
ヤー回路の回路図である。
【図８３】本発明の第４２の実施例を示すオート・クリ
ヤー回路の回路図である。
【図８４】図８３の動作を示す電圧波形図である。
【図８５】本発明の第４３の実施例を示すオート・クリ
ヤー回路の回路図である。
【図８６】本発明の第４４の実施例を示すオート・クリ
ヤー回路の回路図である。
【符号の説明】
３１ 第１電源電位入力端子 ３２ 第２電源電位入力端子 ３３ 出力端子 ４１ ＰＭＯＳ（第１能動素子） ４２ ＮＭＯＳ（第２能動素子） ４３ ＮＭＯＳ（第３能動素子） ４４ ＰＭＯＳ（第３能動素子） ４５ ＮＭＯＳ（第４能動素子） ５１，５２，５３ 抵抗（第１，第２，第３抵抗
手段） ５４ 抵抗（第３抵抗手段） ６１ ＮＭＯＳ（第１能動素子） ６２ ＰＭＯＳ（第２能動素子） ６３ ＰＭＯＳ（第３能動素子） ６４ ＮＭＯＳ（第３能動素子） ６５ ＰＭＯＳ（第４能動素子） ７１ コンデンサ（容量手段） ７２ ダイオード（ダイオード手
段） ８１，８２ 制御信号入力端子 ＣＳ１，ＣＳ２ 制御信号 ＲＳ リセット信号 ＶDD 高電源電位 ＶG ゲート電圧 ＶO 出力電圧 ＶSS 低電源電位 ＶTN ＮＭＯＳのスレッショルド電
圧 ＶTP ＰＭＯＳのスレッショルド電
圧
フロントページの続き (72)発明者 真 康博 東京都港区虎ノ門１丁目７番12号 沖電気 工業株式会社内

Claims (25)

    【特許請求の範囲】
  1. 【請求項１】 第２電源電位入力端子に接続された第３
    端子がスレッショルド電圧以上になると第１電源電位入
    力端子に接続された第１端子と第２端子との間がオン状
    態となる第１能動素子と、 前記第１能動素子の第２端子と前記第２電源電位入力端
    子との間に接続された第１抵抗手段と、 前記第１電源電位入力端子と出力端子との間に接続され
    た第２抵抗手段と、 前記第１能動素子の第２端子に接続された第３端子がス
    レッショルド電圧以上になると前記第２電源電位入力端
    子に接続された第１端子と前記出力端子に接続された第
    ２端子との間がオン状態となる第２能動素子とを、 備えたことを特徴とするオート・クリヤー回路。
  2. 【請求項２】 第２電源電位入力端子に接続された第３
    端子がスレッショルド電圧以上になると第１電源電位入
    力端子に接続された第１端子と第２端子との間がオン状
    態となる第１能動素子と、 前記第１能動素子の第２端子と前記第２電源電位入力端
    子との間に接続された第１抵抗手段と、 前記第１電源電位入力端子と出力端子との間に接続され
    た第２抵抗手段と、 第３端子がスレッショルド電圧以上になると前記第２電
    源電位入力端子に接続された第１端子と前記出力端子に
    接続された第２端子との間がオン状態となる第２能動素
    子と、 前記第１能動素子の第２端子と前記第２能動素子の第３
    端子との間に接続された第３抵抗手段と、 前記第２能動素子の第３端子と前記第２電源電位入力端
    子との間に接続された容量手段とを、 備えたことを特徴とするオート・クリヤー回路。
  3. 【請求項３】 請求項２の第１，第２能動素子、第１，
    第２，第３抵抗素子及び容量手段と、 前記第２能動素子の第３端子と前記第１電源電位入力端
    子との間に接続されたダイオード手段とを、 備えたことを特徴とするオート・クリヤー回路。
  4. 【請求項４】 制御信号入力端子に接続された第３端子
    がスレッショルド電圧以上になると第１電源電位入力端
    子に接続された第１端子と第２端子との間がオン状態と
    なる第１能動素子と、 前記第１能動素子の第２端子と前記第２電源電位入力端
    子との間に接続された第１抵抗手段と、 前記第１電源電位入力端子と出力端子との間に接続され
    た第２抵抗手段と、 前記第１能動素子の第２端子に接続された第３端子がス
    レッショルド電圧以上になると前記第２電源電位入力端
    子に接続された第１端子と前記出力端子に接続された第
    ２端子との間がオン状態となる第２能動素子とを、 備えたことを特徴とするオート・クリヤー回路。
  5. 【請求項５】 請求項１、２、３又は４記載のオート・
    クリヤー回路において、 前記第１能動素子をＰチャンネルＭＯＳＦＥＴ、前記第
    ２能動素子をＮチャンネルＭＯＳＦＥＴ、前記第１，第
    ２，第３端子をそれぞれソース，ドレイン，ゲートと
    し、 前記第１電源電位入力端子に高電位、前記第２電源電位
    入力端子に低電位を印加する構成にしたことを特徴とす
    るオート・クリヤー回路。
  6. 【請求項６】 請求項１、２、３又は４記載のオート・
    クリヤー回路において、 前記第１能動素子をＮチャンネルＭＯＳＦＥＴ、前記第
    ２能動素子をＰチャンネルＭＯＳＦＥＴ、前記第１，第
    ２，第３端子をそれぞれソース，ドレイン，ゲートと
    し、 前記第１電源電位入力端子に低電位、前記第２電源電位
    入力端子に高電位を印加する構成にしたことを特徴とす
    るオート・クリヤー回路。
  7. 【請求項７】 制御信号入力端子に接続された第３端子
    がスレッショルド電圧以上になると第１電源電位入力端
    子に接続された第１端子と第２端子との間がオン状態と
    なる第１能動素子と、 前記第１能動素子の第２端子と前記第２電源電位入力端
    子との間に接続された第１抵抗手段と、 前記第１電源電位入力端子と出力端子との間に接続され
    た第２抵抗手段と、 第３端子がスレッショルド電圧以上になると前記第２電
    源電位入力端子に接続された第１端子と前記出力端子に
    接続された第２端子との間がオン状態となる第２能動素
    子と、 前記第１能動素子の第２端子と前記第２能動素子の第３
    端子との間に接続された第３抵抗手段と、 前記第２能動素子の第３端子と前記第２電源電位入力端
    子との間に接続された容量手段と、 前記制御信号入力端子に接続された第３端子がスレッシ
    ョルド電圧以上になると前記第２電源電位入力端子に接
    続された第１端子と前記第２能動素子の第３端子に接続
    された第２端子との間がオン状態となる第３能動素子と
    を、 備えたことを特徴とするオート・クリヤー回路。
  8. 【請求項８】 請求項７の第１，第２，第３能動素子、
    第１，第２，第３抵抗素子及び容量手段と、 前記第２能動素子の第３端子と前記第１電源電位入力端
    子との間に接続されたダイオード手段とを、 備えたことを特徴とするオート・クリヤー回路。
  9. 【請求項９】 請求項７又は８記載のオート・クリヤー
    回路において、 前記第１能動素子をＰチャンネルＭＯＳＦＥＴ、前記第
    ２，第３能動素子をＮチャンネルＭＯＳＦＥＴ、前記第
    １，第２，第３端子をそれぞれソース，ドレイン，ゲー
    トとし、 前記第１電源電位入力端子に高電位、前記第２電源電位
    入力端子に低電位を印加する構成にしたことを特徴とす
    るオート・クリヤー回路。
  10. 【請求項１０】 請求項７又は８記載のオート・クリヤ
    ー回路において、 前記第１能動素子をＮチャンネルＭＯＳＦＥＴ、前記第
    ２，第３能動素子をＰチャンネルＭＯＳＦＥＴ、前記第
    １，第２，第３端子をそれぞれソース，ドレイン，ゲー
    トとし、 前記第１電源電位入力端子に低電位、前記第２電源電位
    入力端子に高電位を印加する構成にしたことを特徴とす
    るオート・クリヤー回路。
  11. 【請求項１１】 請求項１、２、３、４、５、６、７、
    ８、９又は１０の第１，第２能動素子及び第１，第２抵
    抗手段と、 前記第１能動素子の第２端子と前記第１抵抗手段との間
    に接続された第３抵抗手段とを、備え、 前記第４抵抗手段と前記第１抵抗手段の接続点を前記第
    ２能動素子の第３端子に接続したことを特徴とするオー
    ト・クリヤー回路。
  12. 【請求項１２】 第１電源電位入力端子と第２電源電位
    入力端子に入力される電位差がスレッショルド電圧以上
    になると、該第１電源電位入力端子に接続された第１端
    子と、第３端子に共通接続された第２端子との間がオン
    状態となって該第２端子に電位を発生する第１能動素子
    と、 前記第１能動素子の第２端子と前記第２電源電位入力端
    子との間に接続された第１抵抗手段と、 前記第１電源電位入力端子と出力端子との間に接続され
    た第２抵抗手段と、 第３端子がスレッショルド電圧以上になると前記第２電
    源電位入力端子に接続された第１端子と前記出力端子に
    接続された第２端子との間がオン状態となる第２能動素
    子と、 前記第１能動素子の第２端子と前記第２能動素子の第３
    端子との間に接続された第３抵抗手段と、 前記第２能動素子の第３端子と前記第２電源電位入力端
    子との間に接続され、前記第３抵抗手段と共働して前記
    第１能動素子の第２端子に発生した電位を積分して前記
    第２能動素子の第３端子に与える容量手段とを、 備えたことを特徴とするオート・クリヤー回路。
  13. 【請求項１３】 請求項１２の第１，第２能動素子、第
    １，第２，第３抵抗手段及び容量手段と、 前記第２能動素子の第３端子と前記第１電源電位入力端
    子との間に接続され、前記第１電源電位入力端子と前記
    第２電源電位入力端子間の電位差低下時に前記容量手段
    の蓄積電荷を前記第１電源電位入力端子へ放電するダイ
    オード手段とを、 備えたことを特徴とするオート・ク
    リヤー回路。
  14. 【請求項１４】 請求項１２又は１３のオート・クリヤ
    ー回路において、 前記第１能動素子をＰチャンネルＭＯＳＦＥＴ、前記第
    ２能動素子をＮチャンネルＭＯＳＦＥＴ、前記第１，第
    ２，第３端子をそれぞれソース，ドレイン，ゲートと
    し、 前記第１電源電位入力端子に高電位、前記第２電源電位
    入力端子に低電位を印加する構成にしたことを特徴とす
    るオート・クリヤー回路。
  15. 【請求項１５】 請求項１２又は１３記載のオート・ク
    リヤー回路おいて、 前記第１能動素子をＮチャンネルＭＯＳＦＥＴ、前記第
    ２能動素子をＰチャンネルＭＯＳＦＥＴ、前記第１，第
    ２，第３端子をそれぞれソース，ドレイン，ゲートと
    し、 前記第１電源電位入力端子に低電位、前記第２電源電位
    入力端子に高電位を印加する構成にしたことを特徴とす
    るオート・クリヤー回路。
  16. 【請求項１６】 請求項１３の第１，第２能動素子、第
    １，第２，第３抵抗手段、容量手段及びダイオード手段
    と、 前記第１能動素子の第２端子に第１端子が、前記第１能
    動素子の第３端子に第２端子がそれぞれ接続され、制御
    信号入力端子に接続された第３端子がスレッショルド電
    圧以上になると該第１端子と第２端子間がオン状態とな
    り、該第３端子がスレッショルド電圧未満のときには該
    第１端子と第２端子間がオフ状態となる第３能動素子と
    を、 備えたことを特徴とするオート・クリヤー回路。
  17. 【請求項１７】 請求項１３の第１，第２能動素子、第
    １，第２，第３抵抗手段、容量手段及びダイオード手段
    と、 前記第１能動素子の第２，第３端子と前記第１，第３抵
    抗手段との間に第１端子及び第２端子が直列接続され、
    制御信号入力端子に接続された第３端子がスレッショル
    ド電圧以上になると該第１端子と第２端子間がオン状態
    となり、該第３端子がスレッショルド電圧未満のときに
    は第１端子と第２端子間がオフ状態となる第３能動素子
    とを、 備えたことを特徴とするオート・クリヤー回路。
  18. 【請求項１８】 請求項１３の第１，第２能動素子、第
    １，第２，第３抵抗手段、容量手段及びダイオード手段
    と、 前記第１電源電位入力端子と前記第１能動素子の第１端
    子との間に第１端子及び第２端子が直列接続され、制御
    信号入力端子に接続された第３端子がスレッショルド電
    圧以上になると該第１端子と第２端子間がオン状態とな
    り、該第３端子がスレッショルド電圧未満のときには該
    第１端子と第２端子間がオフ状態となる第３能動素子と
    を、 備えたことを特徴とするオート・クリヤー回路。
  19. 【請求項１９】 請求項１６、１７又は１８記載のオー
    ト・クリヤー回路において、 前記第１，第３能動素子をＰチャンネルＭＯＳＦＥＴ、
    前記第２能動素子をＮチャンネルＭＯＳＦＥＴ、前記第
    １，第２，第３端子をそれぞれソース，ドレイン，ゲー
    トとし、 前記第１電源電位入力端子に高電位、前記第２電源電位
    入力端子に低電位を印加する構成にしたことを特徴とす
    るオート・クリヤー回路。
  20. 【請求項２０】 請求項１６、１７又は１８記載のオー
    ト・クリヤー回路において、 前記第１，第３能動素子をＮチャンネルＭＯＳＦＥＴ、
    前記第２能動素子をＰチャンネルＭＯＳＦＥＴ、前記第
    １，第２，第３端子をそれぞれソース，ドレイン，ゲー
    トとし、 前記第１電源電位入力端子に低電位、前記第２電源電位
    入力端子に高電位を印加する構成にしたことを特徴とす
    るオート・クリヤー回路。
  21. 【請求項２１】 請求項１３の第１，第２能動素子、第
    １，第２，第３抵抗手段、容量手段及びダイオード手段
    と、 前記第１能動素子の第２端子に第１端子が、前記第１能
    動素子の第３端子に第２端子がそれぞれ接続され、制御
    信号入力端子に接続された第３端子がスレッショルド電
    圧以上になると該第１端子と第２端子間がオン状態とな
    り、該第３端子がスレッショルド電圧未満のときには該
    第１端子と第２端子間がオフ状態となる第３能動素子
    と、 前記制御信号入力端子に接続された第３端子の電位によ
    って前記第２電源電位入力端子に接続された第１端子と
    前記第２能動素子の第３端子に接続された第２端子と
    が、前記第３能動素子に対して相補的にオン，オフ状態
    となる第４能動素子とを、 備えたことを、特徴とするオート・クリヤー回路。
  22. 【請求項２２】 請求項１３の第１，第２能動素子、第
    １，第２，第３抵抗手段、容量手段及びダイオード手段
    と、 前記第１能動素子の第２，第３端子と前記第１，第３抵
    抗手段との間に第１端子及び第２端子が直列接続され、
    制御信号入力端子に接続された第３端子がスレッショル
    ド電圧以上になると該第１端子と第２端子間がオン状態
    となり、該第３端子がスレッショルド電圧未満のときに
    は該第１端子と第２端子間がオフ状態となる第３能動素
    子と、 前記制御信号入力端子に接続された第３端子の電位によ
    って前記第２電源電位入力端子に接続された第１端子と
    前記第２能動素子の第３端子に接続された第２端子と
    が、前記第３能動素子に対して相補的にオン，オフ状態
    となる第４能動素子とを、 備えたことを特徴とするオート・クリヤー回路。
  23. 【請求項２３】 請求項１３の第１，第２能動素子、第
    １，第２，第３抵抗手段、容量手段及びダイオード手段
    と、 前記第１電源電位入力端子と前記第１能動素子の第１端
    子との間に第１端子及び第２端子が直列接続され、制御
    信号入力端子に接続された第３端子がスレッショルド電
    圧以上になると該第１端子と第２端子間がオン状態とな
    り、該第３端子がスレッショルド電圧未満のときには該
    第１端子と第２端子間がオフ状態となる第３能動素子
    と、 前記制御信号入力端子に接続された第３端子の電位によ
    って前記第２電源電位入力端子に接続された第１端子と
    前記第２能動素子の第３端子に接続された第２端子と
    が、前記第３能動素子に対して相補的にオン，オフ状態
    となる第４能動素子とを、 備えたことを、特徴とするオート・クリヤー回路。
  24. 【請求項２４】 請求項２１、２２又は２３記載のオー
    ト・クリヤー回路において、 前記第１，第３能動素子をＰチャンネルＭＯＳＦＥＴ、
    前記第２，第４能動素子をＮチャンネルＭＯＳＦＥＴ、
    前記第１，第２，第３端子をそれぞれソース，ドレイ
    ン，ゲートとし、 前記第１電源電位入力端子に高電位、前記第２電源電位
    入力端子に低電位を印加する構成にしたことを特徴とす
    るオート・クリヤー回路。
  25. 【請求項２５】 請求項２１、２２又は２３記載のオー
    ト・クリヤー回路において、 前記第１，第３能動素子をＮチャンネルＭＯＳＦＥＴ、
    前記第２，第４能動素子をＰチャンネルＭＯＳＦＥＴ、
    前記第１，第２，第３端子をそれぞれソース，ドレイ
    ン，ゲートとし、 前記第１電源電位入力端子に低電位、前記第２電源電位
    入力端子に高電位を印加する構成にしたことを特徴とす
    るオート・クリヤー回路。
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