JPH08306696A - 半導体集積回路装置及びその電源供給方法 - Google Patents

Abstract

(57)【要約】 【目的】 半導体集積回路装置に関し、Ｉ／Ｏセル上に
バンプを設けることなく、少ないバンプでＩ／Ｏセルに
効率良く電源を供給する。 【構成】 半導体チップの横方向又は縦方向に並べて配
置された複数のＩ／Ｏセル１２と、Ｉ／Ｏセル１２のい
ずれか一方の辺に配置された複数のＩ／Ｏ用電源バンプ
１３と、Ｉ／Ｏセル１２を挟んでＩ／Ｏ用の電源バンプ
１３に対向して配置されたロジック用の電源バンプ１４
と、Ｉ／Ｏ用の電源バンプ１３とロジック用の電源バン
プとの間に接続されたＩ／Ｏ用メタル配線１５と、この
配線１５とＩ／Ｏセル１２との間に接続された分岐配線
１６とを備えている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体基板上部でマト
リクス状に配置したバンプ（以下エリアバンプという）
を使用して内部回路やＩ／Ｏセルに電源供給する半導体
集積回路装置に関するものである。

【０００２】

【従来の技術】近年、半導体集積回路装置の多ピン化の
対策として、エリアバンプを使用した電源供給方法が提
案されている。この電源供給方法のメリットは、チップ
の真上から内部回路やＩ／Ｏセルに直接電源が供給でき
るので、メインの電源線が細くできる。また、バンプと
多層配線を組み合わせたパッケージを使用すると、ＬＳ
Ｉ装置の基板面のいずれかからも内部回路やＩ／Ｏセル
に電源が供給できる。

【０００３】ところで、特開平５−２１８２０４号には
エリアバンプを適用したスタンダードセル型の半導体集
積回路装置が見られる。この装置によれば、Ｉ／Ｏセル
の上にバンプを１個づつ配置することによって、このバ
ンプがＩ／Ｏセルに近づく。このことを利用して、この
間を太い配線で接続し、大きな電流を通電しようとする
ものである。しかし、スタンダードセル型ではＩ／Ｏセ
ルを内部ゲート領域に設けているのに対して、ゲートア
レイ型では、Ｉ／Ｏセルをチップ周辺領域に配置するこ
とが多い。この目的は、Ｉ／Ｏセルを内部ゲート領域に
配置すると、メモリセルやロジックセルを避けて電源線
や信号線を配線しなくてはならないからである。

【０００４】図５は、スタンダードセルに適用したエリ
アバンプの電源供給方法をゲートアレイに適用した平面
図を示している。図５において、１は半導体基板、２は
半導体基板１の周辺領域で横方向及び縦方向に並べて配
置したＩ／Ｏセル、３はＩ／Ｏセル２に電源を供給する
Ｉ／Ｏ用の電源バンプ、４はメモリやロジック回路等の
内部回路、５は内部回路に電源を供給するロジック用の
電源バンプである。

【０００５】また、電源バンプ３及び５はマトリクス状
に配置され、各バンプ３，５の配置ピッチはＱ１であ
る。Ｉ／Ｏセル２の配置ピッチはＱ２であり、例えば、
Ｑ１は２×Ｑ２の関係に設計されている。このような場
合、電源バンプ３は図５に示すように、Ｉ／Ｏセル２の
１つ置きに２個づつ設けられ、一方の電源バンプ３は隣
接するＩ／Ｏセル２に電源を供給し、他方の電源バンプ
３は真下のＩ／Ｏセルに電源を供給するようになる。

【０００６】

【発明が解決しようとする課題】しかしながら、Ｉ／Ｏ
セル２の上にバンプ３を配置して電源を供給する方法で
は次のような問題がある。 半導体集積回路装置の多ピン化を図るためには、内
部回路５の周辺領域に多くのＩ／Ｏセル２を配置する必
要があるが、このＩ／Ｏセル２の数だけ電源バンプ３が
必要になる。また、Ｉ／Ｏセル２の幅はある程度微細加
工技術によって狭くできるが、バンプ径を小さくするこ
とには限度がある。従って、電源バンプ３の配置ピッチ
Ｑ１は、Ｉ／Ｏセル２の配置ピッチＱ２に比例して狭く
できない。このため、Ｉ／Ｏセル毎に電源バンプ３を配
置することが困難となる。

【０００７】 また、ウエハ状態で半導体基板１を試
験する状態が生じたときに、球形状の電源バンプ３や４
にプローブピンを当てることは大変困難である。そこ
で、試験用パッドを設ける方法が考えられるが、Ｉ／Ｏ
セル上に電源バンプ３を配置する方法では、この電源バ
ンプ３と試験用パッドとを接続する配線が余分に必要と
なる。

【０００８】本発明は、かかる従来例の問題点に鑑み創
作されたものであり、セル上にバンプを設けることな
く、少ないバンプでセルに効率良く電源を供給すること
が可能となる半導体集積回路装置及びその電源供給方法
の提供を目的とする。

【０００９】

【課題を解決するための手段】本発明の第１の半導体集
積回路装置は、その実施例を図１に示すように、内部回
路と、前記内部回路を囲む周辺回路と、前記内部回路の
領域に設けられた複数の第１のバンプと、前記周辺回路
の外側に設けられた複数の第２のバンプと、前記第１の
バンプと第２のバンプとの間を接続した第１の配線と、
前記第１の配線と周辺回路との間を接続した第２の配線
とを備えていることを特徴とする。

【００１０】本発明の第２の半導体集積回路装置はその
実施例を図２に示すように、前記第１のバンプ又は第２
のバンプに隣接して試験パッドが設けられ、前記バンプ
が試験パッドに電気的に接続されていることを特徴とす
る。本発明の第３の半導体集積回路装置はその実施例を
図３に示すように、前記第１の配線は、前記内部回路の
領域に配置された他の第１のバンプに接続されているこ
とを特徴とする。

【００１１】本発明の第３の半導体集積回路装置におい
て、好ましくは、前記第１の配線は、前記内部回路の領
域に配置した他の第１のバンプを経由して前記周辺回路
の外側に配置した他の第２のバンプに接続されているこ
とを特徴とする。本発明の第１〜第３の半導体集積回路
装置において、好ましくは、前記第１のバンプは内部回
路に電源を供給する電源バンプであり、前記第２のバン
プは周辺回路に電源を供給する電源バンプであり、前記
第１の配線及び第２の配線は電源線であることを特徴と
する。

【００１２】本発明の半導体集積回路装置の第１の電源
供給方法は、半導体基板上に内部回路を形成し、前記内
部回路を周辺回路で囲み、前記内部回路の領域に複数の
第１のバンプを配置し、前記周辺回路の外側に複数の第
２のバンプを配置し、前記第１のバンプと第２のバンプ
との間を第１の配線で接続し、かつ、前記第１の配線と
周辺回路との間を第２の配線で接続して前記周辺回路に
電源を供給することを特徴とする。

【００１３】本発明の半導体集積回路装置の第２の電源
供給方法は、前記第１のバンプ間を第３の配線で接続
し、前記第３の配線と内部回路とを第４の配線で接続し
て電源を供給することを特徴とする。し、上記目的を達
成する。

【００１４】

【作 用】本発明の第１の半導体集積回路装置では、従
来例のように周辺回路（Ｉ／Ｏセル）上にバンプを設け
ることなく、周辺回路の外側に複数の第２のバンプが設
けられるので、内部回路の領域に設けた複数の第１のバ
ンプと、周辺回路の外側の第２のバンプとを接続した第
１の配線から周辺回路へ第２の配線を介して電源や信号
が供給できる。

【００１５】このため、従来例のように周辺回路毎に電
源バンプを配置しなくても済むので、第２のバンプの配
置ピッチが周辺回路の配置ピッチに依存しなくなり、周
辺回路の配置ピッチが自由に設定できる。例えば、周辺
回路の配置ピッチを小さくして、内部回路の領域の周辺
に配置する周辺回路の数を増加できる。周辺回路の数が
増加できると、半導体集積回路装置の多ピン化が図れ
る。

【００１６】本発明の第２の半導体集積回路装置では、
第１のバンプ又は第２のバンプに隣接して試験パッドが
設けられ、このバンプが試験パッドに電気的に接続され
ているので、バンプにプローブピンを当てずとも、試験
用パッドにプローブピンを当てて、ウエハ状態で内部回
路やセルが試験できる。本発明の第３の半導体集積回路
装置では、第１の配線が他の第１のバンプに接続されて
いるので、周辺回路と内部回路の間及び内部回路と内部
回路の間で電源を共通して利用できる。また、第１の配
線が他の第１のバンプを経由して他の第２のバンプに接
続されているので、周辺回路の外側の２つの第２のバン
プから周辺回路や内部回路に電源を共通して利用でき
る。

【００１７】

【実施例】次に、図を参照しながら本発明の実施例につ
いて説明をする。図１〜５は本発明の実施例に係る半導
体集積回路装置及びその電源供給方法の説明図である。 （１）第１の実施例の説明 図１は、本発明の第１の実施例に係るゲートアレイの平
面図を示している。図１において、１１は一辺が１５ｍ
ｍ程度の正方形状の半導体基板であり、メモリ回路やロ
ジック回路等が形成された内部ゲート領域と、Ｉ／Ｏセ
ル形成された周辺領域とに区分される。１２は基板１１
の内部ゲート領域を囲む周辺領域でＸ及びＹ方向にそれ
ぞれ一列に並べて配置したＩ／Ｏセルであり、周辺回路
の一例である。Ｉ／Ｏセル１２はメモリ回路やロジック
回路等の内部回路と外部とをインタフェースするもので
あり、実際には基板１１の一辺に対して数百個のＩ／Ｏ
セルが並べられるが、本実施例では説明の都合上、Ｘ及
びＹ方向でそれぞれ１１個（周囲では合計４４個）のＩ
／Ｏセルを並べた場合について説明する。

【００１８】１３はＩ／Ｏセル１２の外側周辺に配置し
たＩ／Ｏ用の電源バンプであり、第１のバンプの一例で
ある。電源バンプ１３は半導体基板１１の周辺領域の各
辺で５個づつ配置されている。１４はＩ／Ｏセル１２を
挟んで電源バンプ１３に対向して配置したロジック用の
電源バンプであり、第２のバンプの一例である。電源バ
ンプで１４は内部ゲート領域内に配置されている。内部
ゲート領域において、５×５の計２５個の電源バンプ１
４はマトリクス状に配置され、Ｉ／Ｏセル１２に近い電
源バンプ１４が電源バンプ１３に接続され、内側の３×
３の計９個の電源バンプ１４は分離されている。各バン
プ１３や１４は球形状のＡｕ（金）やＰｂ（ハンダ）か
ら形成されている。

【００１９】１５は、電源バンプ１３と１４との間に接
続されたＩ／Ｏ用メタル配線であり、第１の配線の一例
である。メタル配線１５はアルミニウムやアルミニウム
合金等の金属配線から形成されている。メタル配線１５
は例えば、半導体基板の最上層に形成する。１６は、メ
タル配線１５とＩ／Ｏセル１２との間に接続された分岐
配線であり、配線１４と同様に金属配線から形成されて
いる。配線１６は配線１５から分岐してＩ／Ｏセル１２
に電源を供給するものであり、本実施例では５本のメタ
ル配線から１１個のＩ／Ｏセル１２に電源を供給するよ
うになる。

【００２０】例えば、電源バンプ１３や１４と多層配線
を組み合わせたＢＧＡ（ボールグリッドアレイ）パッケ
ージを使用すると、合計４５個の電源バンプ１３、１４
から一斉に電源が印加されるので、ＬＳＩ装置の基板面
のいずれかからも、内部回路やＩ／Ｏセル１２に電源が
供給できる。なお、１本のＩ／Ｏ用メタル配線１５は、
真下のＩ／Ｏセル１２に対してはコンタクトホールを介
して接続され、上部又は下部に位置するＩ／Ｏセル１２
に対しては分岐配線１６を介して接続されている。電源
はこれらのコンタクトホールや分岐配線１６を介してＩ
／Ｏセルや内部回路に供給する（第１の電源供給方
法）。１７はＩ／Ｏセル１２に接続される信号用のパッ
ドであり、信号を入力したり、信号を出力する電極であ
る。

【００２１】図１おいて、Ｐ１は各バンプ１３，１４の
配置ピッチであり、Ｐ２はＩ／Ｏセル２の配置ピッチで
ある。本実施例では、Ｐ１は２×Ｐ２の関係に設計して
いるが、Ｐ１は３×Ｐ２としても良い。このようにし
て、本発明の第１の実施例に係るゲートアレイによれ
ば、従来例のようにＩ／Ｏセル１２上に電源バンプを設
けることなく、Ｉ／Ｏセル１２を挟んでＩ／Ｏ用の電源
バンプ１３に対向する位置にロジック用の電源バンプ１
４を設けているので、電源バンプ１３や１４の配置ピッ
チＰ１に依存することなく、Ｉ／Ｏセル１２の配置ピッ
チＰ２を自由に設定できる。また、Ｉ／Ｏ用の電源バン
プ１３とロジック用の電源バンプ１４との間に接続され
たＩ／Ｏ用メタル配線１５からＩ／Ｏセル１２へ分岐配
線１６を介して電源が供給できるので、従来例のように
Ｉ／Ｏセル１２毎に電源バンプを配置しなくても済む。
従って、電源バンプの配置ピッチに比べてＩ／Ｏセル１
２の配置ピッチを小さくできるので、ＸやＹ方向に並べ
るＩ／Ｏセル１２の数を増加できる。このため、ゲート
アレイでの多ピン化が図れる。

【００２２】これにより、少ないバンプでＩ／Ｏセル１
２に効率良く電源を供給することが可能となる。 （２）第２の実施例の説明 図２は、本発明の第２の実施例に係るゲートアレイの構
成図を示している。第２の実施例では第１の実施例と異
なり、Ｉ／Ｏ用の電源バンプ１３に隣接して試験パッド
が設けられるものである。図２において、２１はＩ／Ｏ
用の電源バンプ１３に隣接して設けられた試験パッドで
あり、電源バンプ１３に電気的に接続されている。試験
パッド２１はウエハ試験時にプローブピン２２を当てる
ものであり、金属電極から成る。ウエハ状態での試験方
法については、本発明の特許出願人が先に特許出願（特
開平２−１１７１４７号）した半導体集積回路装置を参
照されたい。

【００２３】試験パッド２１は半導体基板の各周辺領域
に分散して設置すれば良いが、本実施例ではＸ方向に比
べてＹ方向に多くの試験パッド２１を配置している。こ
れについては第３の実施例で述べる。その他の第１の実
施例と同じ記号及び名称のものは、同じ機能を有するた
め、その説明を省略する。このようにして、本発明の第
２の実施例に係るゲートアレイによれば、図２に示すよ
うに、Ｉ／Ｏ用の電源バンプ１３に隣接して試験パッド
２１が設けられ、この電源バンプ１３が試験パッド２１
に電気的に接続されているので、球形状の電源バンプに
プローブピン２２を当てずとも、試験用パッド２１にプ
ローブピン２２を当てて電圧を供給し、ウエハ状態で内
部回路やＩ／Ｏセル１２が試験できる。

【００２４】なお、本実施例では試験パッド２１を電源
バンプ１３に隣接して設ける場合について説明したが、
ロジック用の電源バンプ１４にパッド２１を隣接して設
けても良い。 （３）第３の実施例の説明 図３は、本発明の第３の実施例に係るゲートアレイの構
成図を示している。第３の実施例では第１の実施例と異
なり、Ｘ方向に並んだＩ／Ｏ用の電源バンプ13Ａ、５つ
のロジック用の電源バンプ１４及びＩ／Ｏ用の電源バン
プ13Ｂをメタル配線１５及びメタル配線３１により横方
向に連続して接続するものである。また、本実施例では
Ｙ方向の試験パッド付電源パッド３０の数がＸ方向の試
験パッド付電源パッド３０の数よりも多いのも特徴であ
る。メタル配線１５や３１には多くの内部回路やＩ／Ｏ
セルが接続されるので、電源供給能力を高めるため横方
向のパッド３０の数を増やしている。

【００２５】すなわち、本実施例のゲートアレイでは、
まず、半導体基板１１に内部回路を配置し、内部ゲート
領域にロジック用の電源バンプ１４を配置する。また、
内部ゲート領域を囲む周辺領域に２２個のＩ／Ｏセル１
２を並べて配置し、Ｉ／Ｏセル１２の領域の周辺領域に
２０個のＩ／Ｏ用の電源バンプ１３を配置する。そし
て、Ｉ／Ｏセル１２を挟んで対向するＩ／Ｏ用の電源バ
ンプ13Ａとロジック用の電源バンプ14Ａとの間及び電源
バンプ13Ａと14Ａとの間をそれぞれＩ／Ｏ用メタル配線
１５で接続する。さらに、ロジック用の電源バンプ14Ａ
及び14Ｂに挟まれた３個のロジック用の電源バンプ１４
をメタル配線３１により接続する。

【００２６】例えば、第１の実施例と同様にＢＧＡパッ
ケージを使用すると、合計４５個の電源バンプ１３、１
４から一斉に電源が印加されるので、電源バンプ１４の
真下の内部回路に対しては、コンタクトホールを介して
電源が供給され、電源バンプ１４から離れた内部回路に
対してはメタル配線３１から分岐配線３２を介して電源
が供給できる（第２の電源供給方法）。

【００２７】このようにして、本発明の第３の実施例に
係るゲートアレイによれば、従来例のようにＩ／Ｏセル
１２上に電源バンプを設けることなく、Ｉ／Ｏセル１２
を挟んでＩ／Ｏ用の電源バンプ13Ａに対向する位置にロ
ジック用の電源バンプ14Ａを設けているので、第１の実
施例と同様に、電源バンプ１３や１４の配置ピッチがＩ
／Ｏセル１２の配置ピッチに依存しなくなる。また、メ
タル配線１５に接続されたメタル配線３１から内部回路
へ分岐配線３２を介して電源が供給できるので、内部回
路毎に配置するロジック用の電源バンプ１４の配置ピッ
チが緩和できる。

【００２８】なお、本発明の第３のゲートアレイでは、
ロジック用の電源バンプ１４間がメタル配線３１によっ
て横方向に連続して接続されるので、Ｉ／Ｏセル１２と
内部回路の間及び内部回路と内部回路の間で電源を共通
して利用できる。メタル配線３１が無い場合に比べて、
ＬＳＩ装置の基板面から見た全体の配線抵抗が低下する
ので電圧降下が低減する。また、ＢＧＡパッケージを使
用することによって、ゲートアレイのパッケージの基板
面のいずれかからも、内部回路やＩ／Ｏセル１２に電源
が供給できる。

【００２９】（４）第４の実施例の説明 図４は、本発明の第４の実施例に係るエリアバンプ接合
方式のゲートアレイの構成図を示している。第４の実施
例では第３の実施例と異なり、内部ゲート領域に配置し
たロジック用の電源バンプ１４が他のロジック用の電源
バンプ１４に対して分離されているものである。図４に
おいて、４０はロジック用の電源バンプであり、内部ゲ
ート領域に配置した２５個のロジック用の電源バンプ１
４の１つである。例えば、電源バンプ４０は高速のクロ
ック信号により動作する論理回路等に電源を供給するも
のである。

【００３０】このように本発明の第４の実施例に係るゲ
ートアレイでは、高速で動作する論理回路に電源を供給
する電源バンプ４０と、Ｉ／Ｏセル１２に電源を供給す
る電源バンプ１３を分離することにより、論理回路から
Ｉ／Ｏセル１２へ伝達する恐れのあるノイズが防止でき
る。また、Ｉ／Ｏセル１２から論理回路へ伝達する恐れ
のあるノイズも防止できる。これにより、論理回路やＩ
／Ｏセル１２の誤動作が防止できるので、ゲートアレイ
の信頼性の向上に寄与できる。

【００３１】

【発明の効果】以上説明したように、本発明の半導体集
積回路装置では、周辺回路の外側に複数の第２のバンプ
が設けられるので、内部回路の領域に設けた複数の第１
のバンプと、周辺回路の外側の第２のバンプとを接続し
た第１の配線から周辺回路へ第２の配線を介して電源や
信号が供給できる。

【００３２】従って、周辺回路毎に電源バンプを配置し
なくても済むので、周辺回路の配置ピッチが自由に設定
できる。また、周辺回路の配置ピッチを小さくできるの
で、内部回路の周辺に配置する周辺回路の数を増加で
き、ゲートアレイ等の半導体集積回路装置の多ピン化に
寄与するところが大きい。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るエリアバンプ接合
方式のゲートアレイの構成図である。

【図２】本発明の第２の実施例に係るエリアバンプ接合
方式のゲートアレイの構成図である。

【図３】本発明の第３の実施例に係るエリアバンプ接合
方式のゲートアレイの構成図である。

【図４】本発明の第４の実施例に係るエリアバンプ接合
方式のゲートアレイの構成図である。

【図５】従来例に係るエリアバンプ接合方式のゲートア
レイの構成図である。

【符号の説明】

１１…半導体基板、１２…Ｉ／Ｏセル、１３…Ｉ／Ｏ用
の電源バンプ（第１のバンプ）、１４，４０…ロジック
用の電源バンプ（第２のバンプ）、１５…Ｉ／Ｏ用メタ
ル配線（第１の配線）、１６，３２…分岐配線（第２の
配線）、１７…パッド、２１…試験パッド、２２…プロ
ーブピン、３０…試験パッド付き電源バンプ、３１…メ
タル配線。

Claims (7)

【特許請求の範囲】
1. 【請求項１】 内部回路と、 前記内部回路を囲む周辺回路と、 前記内部回路の領域に設けられた複数の第１のバンプ
   と、 前記周辺回路の外側に設けられた複数の第２のバンプ
   と、 前記第１のバンプと第２のバンプとの間を接続した第１
   の配線と、前記第１の配線と周辺回路との間を接続した
   第２の配線とを備えていることを特徴とする半導体集積
   回路装置。
2. 【請求項２】 前記第１のバンプ又は第２のバンプに隣
   接して試験パッドが設けられ、前記バンプが試験パッド
   に電気的に接続されていることを特徴とする請求項１記
   載の半導体集積回路装置。
3. 【請求項３】 前記第１の配線は、前記内部回路の領域
   に配置された他の第１のバンプに接続されていることを
   特徴とする請求項１記載の半導体集積回路装置。
4. 【請求項４】 前記第１の配線は、前記内部回路の領域
   に配置した他の第１のバンプを経由して前記周辺回路の
   外側に配置した他の第２のバンプに接続されていること
   を特徴とする請求項１記載の半導体集積回路装置。
5. 【請求項５】 前記第１のバンプは内部回路に電源を供
   給する電源バンプであり、前記第２のバンプは周辺回路
   に電源を供給する電源バンプであり、前記第１の配線及
   び第２の配線は電源線であることを特徴とする請求項１
   記載の半導体集積回路装置。
6. 【請求項６】 半導体基板上に内部回路を形成し、前記
   内部回路を周辺回路で囲み、前記内部回路の領域に複数
   の第１のバンプを配置し、前記周辺回路の外側に複数の
   第２のバンプを配置し、前記第１のバンプと第２のバン
   プとの間を第１の配線で接続し、かつ、前記第１の配線
   と周辺回路との間を第２の配線で接続して前記周辺回路
   に電源を供給することを特徴とする半導体集積回路装置
   の電源供給方法。
7. 【請求項７】 前記第１のバンプ間を第３の配線で接続
   し、前記第３の配線と内部回路とを第４の配線で接続し
   て電源を供給することを特徴とする請求項６記載の半導
   体集積回路装置の電源供給方法。