JPH0830994B2 - パワー・ブースト・システムを備えた電圧レギュレータ装置 - Google Patents

パワー・ブースト・システムを備えた電圧レギュレータ装置

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JPH0830994B2
JPH0830994B2 JP2313800A JP31380090A JPH0830994B2 JP H0830994 B2 JPH0830994 B2 JP H0830994B2 JP 2313800 A JP2313800 A JP 2313800A JP 31380090 A JP31380090 A JP 31380090A JP H0830994 B2 JPH0830994 B2 JP H0830994B2
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Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は半導体集積回路に関し、より詳しくはパワー
・ブースト回路を備えた電圧レギュレータ装置に関す
る。
（従来の技術） 電圧レギュレータは、例えば高速ダイナミック・ラン
ダム・アクセス・メモリ・システム等のように、大きな
容量性負荷を所定の期間内に急速に充電すると共に充電
時以外は低電力で作動し得るようにした、高性能システ
ムに使用されている。
従来技術においては、例えば、クロック・ドライバを
プリチャージすることによって、ターン・オン速度を高
速化すると共に待機状態における電力消費を低減するこ
と等が公知となっている。より具体的には、1981年４月
22日付で出願されたS.E.イートン・ジュニアら（S.E.Ea
ton、Jr.et al）による米国特許第443927号には、ブー
ストラップ・キャパシタをプリチャージするための信号
が供給されるようにしたクロック・ジェネレータが開示
されている。1986年11月12日付で出願されたH.ヒダカ
（H.Hidaka）による米国特許第4774691号には、プリチ
ャージ信号を用いて、メモリ内のビット・ライン動作の
開始時のピーク電流を低減することが開示されている。
1978年２月27日付で出願されたP.D.ハーパー（P.D.Harp
ar）による米国特許第4176387号は、デバイスを付勢及
び消勢することによって、電流が或る期間には緩減衰の
電流減衰経路を通ってながれ。別の期間には急速減衰経
路を通って流れるようにした装置を開示している。1966
年12月30日付で出願されたD.モリス（D.Morris）による
米国特許第3437912号は、トリガ回路がスイッチを制御
することによって、充電電流がキャパシタへ選択的に供
給されるようにした、定電圧電源装置を開示している。
（発明が解決しようとする課題） 本発明の目的は、信頼性が高く、互換性が有り、しか
もより安定度の高いオン−チップ低電圧レギュレータ装
置であって、大きな容量性負荷を、外部から供給される
電圧値より低い所定の電圧値に、所定の期間中に急速に
充電することができる一方で、待機期間中をはじめとす
るその他の期間中には非常に僅かな電力しか消費しな
い、優れた性能を有するオン−チップ低電圧レギュレー
タ装置を提供することにある。
（課題を解決するための手段及び作用） 本発明の教示によれば、以下の如き優れた電圧レギュ
レータ装置が提供される。即ちこの電圧レギュレータ装
置は、差動増幅器と、その制御電極が誤差動増幅器の出
力部に結合され通電電極が該差動増幅器の入力部へフィ
ードバックされている出力トランジスタと、その第１通
電電極が該出力トランジスタの前記制御電極に接続され
第２通電電極が固定電位の点に接続されている入力制御
トランジスタとを含んでいる。本発明の好適実施例にお
いては、前記差動増幅器はカレント・ミラーを含むもの
であり、前記出力トランジスタは、その通電電極がこの
電圧レギュレータ装置の出力部であるＮチャネル電界効
果トランジスタであり、また、前記入力制御トランジス
タは、その第２通電電極が正電源電圧端子に接続されて
いるＰチャネル電界効果トランジスタであり、このＰチ
ャネル電界効果トランジスタの制御電極に結合されてい
るドニイバ回路へ入力信号が入力されたならば、このド
ライバ回路が、電源電圧をこの電圧レギュレータ装置か
ら受給するようにしてある。
（実施例） 本発明の以上の目的と特徴と効果、並びに更なる目的
と特徴と効果は、添付図面に図示した本発明の好適実施
例についての、以下のより具体的な説明によって明らか
となる。
図面の第１図を参照して更に詳細に説明すると、同図
には、本発明の電圧レギュレータ装置の実施例が図示さ
れており、この電圧レギュレータ装置は、好ましくは、
相補形金属酸化物半導体（CMOS）技術により集積回路用
半導体基板上に製作されるものであり、また、カレント
・ミラーの形に構成された差動増幅器を含んでおり、こ
の差動増幅器は、Ｐチャネル電界効果トランジスタT1及
びT2と、Ｎチャネル電界効果トランジスタT3、T4及びT5
とを含んでいる。この図面の第１図のCMOS回路では、Ｐ
チャネル電界効果トランジスタは、内部に斜線を引いた
長方形の一側にそのトランジスタのゲート電極、即ち制
御電極を表わす直線をその側辺に平行に描き加えた記号
で表示してあり、また、Ｎチャネル電界効果トランジス
タは、斜線を引かない単なる長方形の一側にそのトラン
ジスタのゲート電極、即ち制御電極を表わす直線を描き
加えた記号で表示してあることに注意されたい。
図面の第１図において、トランジスタT3は、トランジ
スタT1とT5との間に介装されており、それらのトランジ
スタT1、T5と直列に接続されている。またトランジスタ
T1は、正電圧電源端子Vccに接続されており、この電源
端子Vccの電圧は好ましくは5.0ボルトである。またトラ
ンジスタT5は、固定電位の点に接続されており、この固
定電位の点は好ましくは接地点である。トランジスタT1
の制御電極は、トランジスタT1とT3との間の共通接続点
である節点Ａに接続されている。トランジスタT3及びT5
の夫々の制御電極はいずれも基準電圧端子Vrefに接続さ
れており、この基準電圧端子Vrefの電圧は3.5ボルトと
するのが好ましく、また、この電圧は適当な任意の電圧
源から供給するようにすれば良い。トランジスタT2とT4
も同様に互いに直列に接続されており、トランジスタT2
は電源端子Vccに接続されており、一方、トランジスタT
4はトランジスタT3とT5との間の共通接続点に接続され
ている。Ｎチャネル電界効果トランジスタである出力ト
ランジスタT6は、そのゲート電極、即ち制御電極が差動
増幅器10の出力に、即ちトランジスタT2とT4との間の共
通接続点である節点Ｂに接続されており、更にこのトラ
ンジスタT6は、そのドレイン電極が電源端子Vccに、そ
してソース電極がトランジスタT4のゲート電極、即ち制
御電極に接続されており、これによってフィードバック
回路を構成している。出力トランジスタT6のソース電極
は更に、その電圧が約3.5ボルトの出力端子Voutにも接
続されており、この出力端子Voutは、5.0ボルトで動作
するように設計されている他の回路（例えば差動増幅器
10等）と同一のチップ上に形成されていながらそれ自身
は3.5ボルトで動作するように設計されている大電流高
速回路のための、オン−チップ低電圧電源端子として働
く出力端子である。
図面の第１図に示した、この出力端子Voutを電源端子
として使用する低電圧オン−チップ回路はバッファ回路
として形成されているドライバ回路12にあり、この回路
12は第１インバータI1と第２インバータI2とを備えてお
り、第１インバータI1は、互いに直列に接続されたＰチ
ャネル電界効果トランジスタT7とＮチャネル電界効果ト
ランジスタT8とを含んでおり、また、第２インバータ12
は、互いに直列に接続されたＰチャネル電界効果トラン
ジスタT9とＮチャネル電界効果トランジスタT10とを含
んでいる。トランジスタT7とT9の夫々のソース電極はい
ずれも出力端子Voutに接続されており、一方、トランジ
スタT8とT10の夫々のソース電極はいずれも、例えば接
地点等の基準電位の点に接続されている。第１インバー
タI1の節点Ｃにおける出力は、第２インバータI2のトラ
ンジスタT9とT10の双方のゲート電極、即ち接続電極に
接続されている。第２インバータI2の節点Ｄにおける出
力は、キャパシタCLで表示した大きな容量性負荷に接続
されている。入力端子Vinは、遅延回路14の入力部に接
続されており、この遅延回路14の出力部は第１インバー
タI1のトランジスタT7とT8の夫々のゲート電極、即ち制
御電極に接続されている。
入力端子Vinには更に、単安定なマルチバイブレータ
回路、即ちシングルショット・マルチバイブレータ回路
16の入力部が接続されており、このマルチバイブレータ
回路16の出力部は、バッファ段であるインバータ段18に
接続されている。インバータ段18は、互いに直列に接続
されたＰチャネル電界効果トラジスタT11とＮチャネル
電界効果トランジスタT12とを含んでおり、トランジス
タT11のソースは電源端子Vccに接続されており、トラン
ジスタT12のソースは例えば接地点等の基準電位の点に
接続されている。トランジスタT11のゲート電極、即ち
制御電極は、例えば接地点等の基準電位の点に接続され
ており、一方、トランジスタT12のゲート電極、即ち制
御電極は、単安定マルチバイブレータ回路16の出力部に
接続されている。Ｐチャネル電界効果トランジスタとし
て示されている、大電力制御のための制御トランジスタ
T13は、そのソース電極が電源端子Vccに、ドレイン電極
が出力トランジスタT6のゲート電極に、そしてそのトラ
ンジスタT13のゲート電極、即ち制御電極がインバータ
段18の節点Ｅにおける出力に、夫々接続されている。
第１図に示す、差動増幅器10と出力トランジスタT6と
から成る基本的な電圧レギュレータの動作は周知のとお
りである。任意の適当な電圧源からの、例えば3.5ボル
トの基準電圧が基準端子Vrefに供給されると、出力端子
Voutの電圧が約3.5ボルトに安定するというものであ
る。出力端子Voutの電圧が低下したときには、Ｎチャネ
ル・トランジスタT4がターン・オフを開始し、それによ
って節点Ｂの電圧が上昇するため、Ｎチャネル・トラン
ジスタT6がより強くターン・オンする。また、これと同
時に、Ｎチャネル・トランジスタT3を通って流れる電流
も増大することになり、その理由は、トランジスタT5が
シンク・トランジスタとして、即ち電流源として機能す
るからである。これにより節点Ａの電圧か低下するた
め、Ｐチャネル・トランジスタT2がより強くターン・オ
ンし、そしてそれによって、Ｎチャネル出力トランジス
タT6が更により強くターン・オンすることになる。こう
して、この出力トランジスタT6がより大きな電流を出力
端子Voutへ供給するようになるため、出力端子Voutの電
圧を上昇させることができるのである。一方、出力端子
Voutの電圧が上昇したときには、Ｎチャネル・トランジ
スタT4がより強いターン・オンを開始し、それによって
節点Ｂの電圧が低下すると、Ｎチャネル出力トランジス
タT6がターン・オフを開始する。この動作が連鎖して行
くことにより、最終的には出力端子Voutの電圧が端子Vr
efの基準電圧の値と同一ないし略々同一の値に安定す
る。
以上の基本的な電圧レギュレータ回路は、大電流即ち
大電力を出力端子Voutに供給することは可能であるが、
現在要求されている性能水準からみれば、出力端子Vout
に対して大電力が要求された時刻から、この基本的なレ
ギュレータ回路がその必要な大電力を供給することが可
能となる時刻までの経過時間は、長過ぎると言わざるを
得ない。現在及び将来における半導体集積回路は、その
ような長い遅延を許容し得ないものである。それゆえ本
発明の教示によれば、以上の電圧レギュレータ装置に、
大電力制御のための制御トランジスタT13を負荷するこ
とによって、差動増幅器10とトランジスタT6とから成る
基本的な電圧レギュレータ回路によって可能な時間より
も、はるかに短時間のうちに、大電力即ち大電流を出力
端子Voutへ供給できるようにしている。
本発明のパワー・ブースト・システムを備えた電圧レ
ギュレータの動作をより良く理解するためには、第１図
に示した回路図と共に、図面の第２図に示すパルス・プ
ログラムを参照されたい。この第２図に示すパルス・プ
ログラムの時刻t0では、基準端子Vrefの電圧は3.5ボル
トであり、また出力端子Voutの電圧も、差動増幅器10と
トランジスタT6とから成る基本的な電圧レギュレータに
関連して上で説明した動作の仕方によって同じ3.5ボル
トで安定している。節点Ｅの電圧、従って大電力制御ト
ランジスタT13のゲート電極（即ち制御電極）の電圧
は、インバータ段18のトランジスタT11がオン状態にあ
ることから、ハイである約5.0ボルトになっており、そ
のためこの制御トランジスタT13はターン・オフされて
いる。更に、時刻t0においては、入力端子Vinの電圧は
ローである０ボルトになっており、そのため、大きな容
量性負荷CLの両端間の電圧、即ち節点Ｄの電圧は、ロー
である０ボルトとなっており、また、差動増幅器10の節
点Ｂの電圧は約4.3ボルトとなっている。この4.3ボルト
という電圧値は、3.5ボルトに、待機中に出力端子Vout
の電圧を約3.5ボルトに維持しておけるよう出力トラン
ジスタT6をターン・オンさせておくのに充分な値の該出
力トランジスタT6のスレショルド電圧値を加えた値であ
る。
負荷CLを高電圧、即ち約3.5ボルトに充電すべきとき
には、時刻t1において入力端子Vinの電圧を3.5ボルトに
上昇させることによって単安定マルチバイブレータ回
路、即ちシングルショット・マルチバイブレータ回路16
をターン・オンさせる。すると、このマルチバイブレー
タ回路16が、所定の時間だけ、インバータ段18のＮチャ
ネル・トランジスタT12をターン・オンさせてこのイン
バータ段18の節点Ｅにおける電圧を低下させ、それによ
って大電制御トランジスタT13をターン・オンさせる。
この制御トランジスタT13がターン・オンしたならば、
差動増幅器10の節点Ｂにおける電圧が急速に上昇し、そ
れによって出力トランジスタT6が急速に強くターン・オ
ンし、これによって出力端子Voutに大きな電流が供給さ
れるようになり、従ってこの出力端子Voutに結合されて
いる大きな容量性負荷CLに、大きな電流が供給されるよ
うになる。そして、図面の第２図に実線で示すように負
荷CLの電圧が急速に上昇する。この後、単安定マルチバ
イブレータ回路16の出力電圧はその初期状態であるロー
状態に復帰し、それに伴なって節点Ｅの電圧も約5.0ボ
ルトに復帰し、それによって大電力制御トランジスタT1
3がターン・オフされる。こうして制御トランジスタT13
かオフ状態になったならば、再び、差動増幅器10が出力
トランジスタT6の制御を行なうようになる。
入力端子Vinに入力される入力信号即ちパルスは、単
安定マルチバイブレータ回路16の入力端子へ供給される
と共に、遅延回路14の入力部へも供給されることに注意
されたい。この遅延回路14内における所定の遅延の後
に、高電圧が第１インバータI1へ供給され、すると、こ
の高電圧の供給によって第１インバータI1のＮチャネル
・トランジスタT8がターン・オンするため、節点Ｃの電
圧が低下し、それによってＰチャネル・トランジスタT9
がターン・オンし、出力端子Voutが大きな容量性負荷CL
に接続されるようになる。遅延回路14における遅延時間
は、次のような長さのものとすべきであることを理解さ
れたい。即ち、Ｐチャネル・トランジスタである制御ト
ランジスタT13によって、Ｎチャネル・トランジスタで
ある出力トランジスタT6が強くターン・オンされてか
ら、非常に短い時間の経過後に、第２インバータI2のＰ
チャネル・トランジスタT9がターン・オンするような遅
延時間とすべきである。また、節点Ｅにおけるパルスの
幅で図示されている、単安定マルチバイブレータ回路16
によって発生されるパルスの幅、即ち、第２図のパルス
・プログラムにおける時刻t1と時刻t2との間の時間差
は、負荷CLを3.5ボルトに完全充電するのに充分なだけ
の大きさを持つものであることも理解されたい。入力端
子Vinの電圧は、少なくとも、負荷キャパシタCLに対す
る充電が行なわれている期間中は、ハイ状態に留まって
いるようにすべきである。
第２図に実線で示すように、大きな容量性負荷CLは、
時刻t1と時刻t2との間に3.5ボルトにまで完全充電さ
れ、この時間の長さは例えば５ナノ秒を超えることのな
い長さである。これに対して、差動増幅器10と出力トラ
ンジスタT6とから成る公知の基本的な電圧レギュレータ
によってこの負荷CLを3.5ボルトにまで完全充電するた
めの所要時間は、時刻t1から時刻t3までであり、この時
間は、第２図のグラフCLに破線で示すように、例えば10
ナノ秒もの長さになることがある。このように、差動増
幅器10と出力トランジスタT6とから成る基本的な電圧レ
ギュレータ回路では、負荷CLを完全に充電するまでによ
り長い時間が必要とされるが、その原因は差動増幅器10
の節点Ｂにおける電圧を上昇させるのに時間がかかるこ
とにある。このことは、節点Ｂの電圧のグラフにおける
破線の、時刻t1から時刻t3までの間の部分によって示す
とおりであり、この部分の長さが、10ナノ秒程度になる
ことがあるのである。基本的な電圧レギュレータ回路の
みが用いられる場合に、出力端子Voutの電圧が3.5ボル
トのレベルにまで完全に回復するための所要時間は、図
面の第２図のVoutのグラフに、同様に時刻t1から時刻t3
までの破線によって示すとおりである。ここで注意すべ
きことは、非常に大きな容量性負荷CLによって非常に大
きな充電量が要求されることから、本発明の装置であっ
ても、その出力端子Voutの電圧が時刻t1と時刻t3との間
において幾分の低下を生じているということであるが、
しかしながらこの電圧の低下は一般的な場合には0.2ボ
ルトを超えることはなく、従って、容量性負荷が同様に
大きなものである場合に差動増幅器10と出力トランジス
タT6とから成る基本的な電圧レギュレータ回路の出力端
子Voutに見られるような、しばしば少なくとも0.8ボル
トにもなる電圧の低下と比較して、本発明のこの電圧の
低下は非常に小さなものとなっている。負荷CLが完全に
充電された後には、節点Ｂの電圧は約4.3ボルトに、即
ち、出力端子Voutの電圧に出力トランジスタT6のスレシ
ョルド電圧を加えた電圧に復帰するが、一方、出力端子
Voutの電圧は約3.5ボルトに安定したままであり、従っ
て容量性負荷の両端間の電圧も3.5ボルトを維持し、こ
の状態は入力端子Vinの電圧状態が変化するまで維持す
る。そしてその電圧状態が変化したならば、容量性負荷
CLは、ドライバ回路12の第２インバータ12のＮチャネル
・トランジスタT10を介して接地電位へ放電される。
ここでは、出力端子Voutに接続される回路として、容
量性負荷CLに接続されたドライバ回路12を示したが、し
かしながら、この出力端子Voutには、入力信号ないし入
力パルスの入力により開始される或る特定の期間にその
充電を行なうべき、任意の容量性負荷を結合し得ること
が理解されよう。尚、この場合の入力信号ないし入力パ
ルスは、充電すべき回路と、出力トランジスタを急速に
強くターン・オンさせるための回路との双方へ供給され
るものである。更には、差動増幅器としてはカレント・
ミラー回路を用いたものを示したが、出力端子Voutに結
合されている回路を充電するための大電流が必要とされ
ていない期間には出力端子Voutの電圧を安定させておけ
るような適当な増幅器であれば、任意のものを使用し得
ることが理解されよう。
同様に、Ｎチャネル出力トランジスタT6も例えばＰチ
ャネル電界効果トランジスタ等をはじめとする、他のタ
イプのトランジスタに代えることができることにも注意
されたい。出力トランジスタをＰチャネル・トランジス
タとした場合には、このＰチャネル出力トランジスタの
ゲート電極、即ち制御電極の接続位置を節点Ｂから節点
Ａへ変更し、更に、制御トランジスタT13をＮチャネル
電界効果トランジスタとした上でそのドレイン電極をこ
のＰチャネル出力トランジスタT6のゲート電極、即ち制
御電極に、またソース電極を例えば接地点等の固定電位
の点に接続し、そして更に、出力端子Voutに結合されて
いる負荷回路が大きな充電電流を必要としたときに、そ
のＮチャネル制御トランジスタT13をターン・オンする
ための適当な回路を備えるようにすれば良い。
以上から理解されるように、ここに提供する、パワー
・ブースト・システムを備えた電圧レギュレータは、チ
ップ上の外部電源の電圧より低い電圧を有する出力電圧
端子から、大きな充電電流を供給したいという要求に応
えるものであると共に、その充電電流を容量性負荷へ急
速に供給し、しかも、待機状態にある期間中は、極めて
僅かな電力しか消費しないものである。
本発明をその実施例に基づいて具体的に図示し説明し
たが、当業者であれば、本発明の概念並びに範囲から逸
脱することなく様々な形態上の変更並びに細部の変更を
成し得るということを理解されたい。
【図面の簡単な説明】
第１図は、本発明の電圧レギュレータ装置の実施例の回
路図、 第２は、第１図の装置が動作しているときの該装置内の
様々な点に発生する電圧を時間に対してプロットしたパ
ルス・プログラムである。 10…差動増幅器、12…ドライバ回路、14…遅延回路、16
…単安定マルチバイブレータ回路、18…インバータ段、
T1,T2,T7,T9、T11…Ｐチャネル電界効果トランジスタ、
T3、T4、T5、T8、T10、T12…Ｎチャネル電界効果トラン
ジスタ、T6…出力トランジスタ（Ｎチャネル電界効果ト
ランジスタ）、T13…制御トランジスタ（Ｐチャネル電
界効果トランジスタ）、I1…第１インバータ、I2…第２
インバータ、CL…容量性負荷。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭64−65610（ＪＰ，Ａ) 特開 昭59−8033（ＪＰ，Ａ) 実開 昭55−22875（ＪＰ，Ｕ)

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】動作電位及び基準電位の間に接続され、そ
    して基準電圧入力端子、帰還電圧入力端子及び出力端子
    を有する差動増幅回路と、上記帰還電圧入力端子に接続
    された第１通電電極、上記動作電位に接続された第２通
    電電極及び上記出力端子に接続された制御電極を有する
    出力トランジスタとを有し、上記基準電圧入力端子の基
    準電圧と同じ電圧を上記第１通電電極に生じる電圧レギ
    ュレータ装置において、 制御電極、上記出力トランジスタの制御電極に接続され
    た第１通電電極及び上記動作電位に接続された第２通電
    電極を有する制御トランジスタと、 上記出力トランジスタの上記第１通電電極及び上記基準
    電位の間に接続され、そして電圧入力端子及び電圧出力
    端子を有し、上記電圧入力端子に付勢電圧が印加されな
    いときに上記電圧出力端子を上記出力トランジスタの上
    記第１通電電極から切り離し、そして上記付勢電圧が印
    加されたときに上記電圧出力端子を上記出力トランジス
    タの上記第１通電電極に接続するドライバ回路と、 該ドライバ回路の上記電圧出力端子及び上記基準電位の
    間に接続された負荷キャパシタと、 制御信号が印加される入力端子、上記制御トランジスタ
    の上記制御電極に接続された第１出力端子、及び上記ド
    ライバ回路の上記電圧入力端子に接続された第２出力端
    子を有し、上記制御信号が印加されないときに、上記制
    御トランジスタを非導通にする電圧を上記第１出力端子
    に発生すると共に上記ドライバ回路の上記電圧入力端子
    への上記付勢電圧を発生せず、そして上記制御信号が印
    加されたときに、上記制御トランジスタを導通にする電
    圧を上記第１出力端子に発生すると共に上記ドライバ回
    路の上記電圧入力端子への上記付勢電圧を発生する制御
    回路とを有することを特徴とする上記電圧レギュレータ
    装置。
  2. 【請求項２】上記制御回路は、 上記制御信号に応答して出力パルスを発生する単安定マ
    ルチバイブレータ回路と、 上記動作電位及び上記基準電位の間に直列接続された第
    １及び第２トランジスタを有するインバータ回路であ
    り、上記第１トランジスタの制御電極は上記基準電位に
    接続され、上記第２トランジスタの制御電極は上記単安
    定マルチバイブレータ回路の出力に接続され、そして上
    記第１及び第２トランジスタの直列接続点が上記制御ト
    ランジスタの上記制御電極に接続された上記インバータ
    回路と、 上記制御信号に応答して上記ドライバ回路の上記電圧入
    力端子への上記付勢電圧を発生する遅延回路とを有する
    ことを特徴とする請求項１記載の電圧レギュレータ装
    置。
  3. 【請求項３】上記第１トランジスタ及び上記制御トラン
    ジスタはｐチャネルFETであり、そして上記第２トラン
    ジスタ及び上記出力トランジスタはｎチャネルFETであ
    ることを特徴とする請求項２記載のレギュレータ装置。
  4. 【請求項４】上記ドライバ回路は、 上記出力トランジスタの上記第１通電電極及び上記基準
    電位の間に直列接続された第３トランジスタ及び第４ト
    ランジスタ、並びに上記出力トランジスタの上記第１通
    電電極及び上記基準電位の間に直列接続された第５トラ
    ンジスタ及び第６トランジスタを有し、上記第３及び第
    ４トランジスタの制御電極は上記遅延回路の出力に接続
    され、上記第３及び第４トランジスタの直列接続点は上
    記第５及び第６トランジスタの制御電極に接続され、そ
    して上記第５及び第６トランジスタの直列接続点に上記
    負荷キャパシタが接続されていることを特徴とする請求
    項２記載の電圧レギュレータ装置。
  5. 【請求項５】上記第３及び第５トランジスタはｐチャネ
    ルFETであり、そして上記第４及び第６トランジスタは
    ｎチャネルFETであることを特徴とする請求項４記載の
    電圧レギュレータ装置。
JP2313800A 1989-12-20 1990-11-19 パワー・ブースト・システムを備えた電圧レギュレータ装置 Expired - Lifetime JPH0830994B2 (ja)

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