JPH0831003B2 - バス占有回路 - Google Patents
バス占有回路Info
- Publication number
- JPH0831003B2 JPH0831003B2 JP1259815A JP25981589A JPH0831003B2 JP H0831003 B2 JPH0831003 B2 JP H0831003B2 JP 1259815 A JP1259815 A JP 1259815A JP 25981589 A JP25981589 A JP 25981589A JP H0831003 B2 JPH0831003 B2 JP H0831003B2
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- JP
- Japan
- Prior art keywords
- bus
- cpu
- circuit
- common bus
- signal
- Prior art date
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- Expired - Lifetime
Links
- 239000000872 buffer Substances 0.000 claims description 13
- 238000012790 confirmation Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Landscapes
- Multi Processors (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はCPU（マイクロプロセッサ）周辺回路の制御
に関し、特に複数のCPUが単独のバスを共用するマルチ
プロセッサシステムのバス調停回路に関するものであ
る。
に関し、特に複数のCPUが単独のバスを共用するマルチ
プロセッサシステムのバス調停回路に関するものであ
る。
マルチCPUシステムにおいては、複数のCPUが同一のバ
ス（共通バス）を使用するが、マルチCPUシステムに使
用される各CPU盤の内、同一時刻に共通バスを占有でき
るのは１枚だけであるから、共通バス上でのデータの衝
突を避けるための調整回路が何らかの形で必要になる。
ス（共通バス）を使用するが、マルチCPUシステムに使
用される各CPU盤の内、同一時刻に共通バスを占有でき
るのは１枚だけであるから、共通バス上でのデータの衝
突を避けるための調整回路が何らかの形で必要になる。
バス調停の方法としては、すべてのCPU盤から独立し
た調停盤を使用する方法と、各CPU盤内に調停回路を追
加する方法があるが、いずれも基本的な考え方として
は、以下の様な動作を行う。なお、以下の本文中の「ア
サート」及び「ネゲート」という用語は、信号の「正論
理（アクティブHigh」、「負論理（アクティブLow）」
に無関係に、「アサート」は信号を「真」またはアクテ
ィブにし、「ネゲート」は信号を「偽」または非アクテ
ィブにすることを意味する。
た調停盤を使用する方法と、各CPU盤内に調停回路を追
加する方法があるが、いずれも基本的な考え方として
は、以下の様な動作を行う。なお、以下の本文中の「ア
サート」及び「ネゲート」という用語は、信号の「正論
理（アクティブHigh」、「負論理（アクティブLow）」
に無関係に、「アサート」は信号を「真」またはアクテ
ィブにし、「ネゲート」は信号を「偽」または非アクテ
ィブにすることを意味する。
すなわち、バス調停回路はバスが使用中かどうかを常
に監視しており、どれかのCPUがバスを使用（占有）し
ようとしてバス占有要求を発生したとき、既に他のCPU
によってバスが使用中であれば先のCPUにバス占有を待
たせ、バスが空いたら待たせてあったCPUにバスの使用
を許可する。許可されたCPUはバス使用許可信号を調停
回路から受け取ると、アドレス確定信号（Address Stro
be:AS）をアサートしてバスを占有するし、データの送
受信を行う。CPU盤内のバスすなわち内部バスはトライ
ステートバッファを介して共通バスと接続されていて、
通常バスを使用しないCPU盤の共通バス側はハイインピ
ーダンスになっており、調停回路によってバス使用を許
可されたCPU盤のみが内部バスを共通バスに接続する。
に監視しており、どれかのCPUがバスを使用（占有）し
ようとしてバス占有要求を発生したとき、既に他のCPU
によってバスが使用中であれば先のCPUにバス占有を待
たせ、バスが空いたら待たせてあったCPUにバスの使用
を許可する。許可されたCPUはバス使用許可信号を調停
回路から受け取ると、アドレス確定信号（Address Stro
be:AS）をアサートしてバスを占有するし、データの送
受信を行う。CPU盤内のバスすなわち内部バスはトライ
ステートバッファを介して共通バスと接続されていて、
通常バスを使用しないCPU盤の共通バス側はハイインピ
ーダンスになっており、調停回路によってバス使用を許
可されたCPU盤のみが内部バスを共通バスに接続する。
第４図は各CPU盤に調停回路を持つ従来例を示す図で
ある。第４図において、点線の左側がCPU盤、右側が共
通バス側である。ASはCPUの出力するアドレスが確定し
たことを示すアドレス確定信号、DSは同じくデータ確定
信号である。EXTREQは共通バス使用の要求信号である。
４および５はトライステートバッファで、入力Ｇが“L"
のとき、内部バスと共通バスが接続され、Ｇが“H"のと
き、共通バス側はハイインピーダンスとなる。４入力NA
ND6はマルチCPU調停用で、その出力BGSが他のCPU盤のBG
x入力に接続される（第３図参照）。すなわち、４入力N
AND6のすべての入力が“H"のときのみBGSがアサートに
なり、そのCPU盤が共通バスを使用できる。そのようなC
PU盤は唯一しか存在し得ないので、データが共通バス上
で衝突する事が避けられる。
ある。第４図において、点線の左側がCPU盤、右側が共
通バス側である。ASはCPUの出力するアドレスが確定し
たことを示すアドレス確定信号、DSは同じくデータ確定
信号である。EXTREQは共通バス使用の要求信号である。
４および５はトライステートバッファで、入力Ｇが“L"
のとき、内部バスと共通バスが接続され、Ｇが“H"のと
き、共通バス側はハイインピーダンスとなる。４入力NA
ND6はマルチCPU調停用で、その出力BGSが他のCPU盤のBG
x入力に接続される（第３図参照）。すなわち、４入力N
AND6のすべての入力が“H"のときのみBGSがアサートに
なり、そのCPU盤が共通バスを使用できる。そのようなC
PU盤は唯一しか存在し得ないので、データが共通バス上
で衝突する事が避けられる。
第３図は３枚のCPU盤がマルチCPUとして動作する場合
の接続例である。
の接続例である。
第４図に示す回路ではAS信号がネゲートになると、直
ちにバスが開放され、バッファの出力がハイインピーダ
ンスとなる。一見問題無い様に思われるが、高速のCPU
を使用した場合、ASまたはDS信号がアサート後ネゲイト
され、１つのサイクルが終了した後、すぐに次のサイク
ルが始まり、ASあるいはDSがアサートされる事を考慮し
なければならない。実例を上げると、32bitCPU MC68020
（モトローラ）をクロック20MHzで使用した場合、AS（D
S）がネゲイトになっている期間は最小38nSとなってい
る。すなわちAD（DS）ネゲイト後38nS以内に共通バス上
のAS（DS）が完全にネゲイトになっていないと、次のサ
イクルのAS（DS）信号との区別がつかなくなり、誤動作
してしまう事になる。ところがＧバス上のAS（DS）信号
（GASまたはGDS）は他のCPU盤と並列に接続され、抵抗
でプルアップされるのが通例であるが、もしAS（DS）が
完全にネゲートになる前にトライステートバッファ４の
ゲートが閉じられ、GAS（GDS）がハイインピーダンスに
なったとすると、GAS（GDS）は抵抗のプルアップの働き
でのみネゲート（“H"）になろとする。今、バスライン
の容量がＣ（Ｆ）、プルアップ抵抗Ｒ（Ω）、Ｅ（Ｖ）
でプルアップしているとすると、ハイインピーダンスに
なった瞬間の電圧が最悪0Vであったとするならば、ｔ
（Ｓ）の後の電圧は Et＝Ｅ（１−EXP（−t/CR））であるから、仮にＥ＝5
V、Ｃ＝100pF、Ｒ＝2kΩとすると、Etがスレッショルド
電圧の2.4Vに達するまでの時間は約130nSとなり、完全
に次のサイクルに重なっていることになる。
ちにバスが開放され、バッファの出力がハイインピーダ
ンスとなる。一見問題無い様に思われるが、高速のCPU
を使用した場合、ASまたはDS信号がアサート後ネゲイト
され、１つのサイクルが終了した後、すぐに次のサイク
ルが始まり、ASあるいはDSがアサートされる事を考慮し
なければならない。実例を上げると、32bitCPU MC68020
（モトローラ）をクロック20MHzで使用した場合、AS（D
S）がネゲイトになっている期間は最小38nSとなってい
る。すなわちAD（DS）ネゲイト後38nS以内に共通バス上
のAS（DS）が完全にネゲイトになっていないと、次のサ
イクルのAS（DS）信号との区別がつかなくなり、誤動作
してしまう事になる。ところがＧバス上のAS（DS）信号
（GASまたはGDS）は他のCPU盤と並列に接続され、抵抗
でプルアップされるのが通例であるが、もしAS（DS）が
完全にネゲートになる前にトライステートバッファ４の
ゲートが閉じられ、GAS（GDS）がハイインピーダンスに
なったとすると、GAS（GDS）は抵抗のプルアップの働き
でのみネゲート（“H"）になろとする。今、バスライン
の容量がＣ（Ｆ）、プルアップ抵抗Ｒ（Ω）、Ｅ（Ｖ）
でプルアップしているとすると、ハイインピーダンスに
なった瞬間の電圧が最悪0Vであったとするならば、ｔ
（Ｓ）の後の電圧は Et＝Ｅ（１−EXP（−t/CR））であるから、仮にＥ＝5
V、Ｃ＝100pF、Ｒ＝2kΩとすると、Etがスレッショルド
電圧の2.4Vに達するまでの時間は約130nSとなり、完全
に次のサイクルに重なっていることになる。
本発明の目的は前記課題を解決したバス占有回路を提
供することにある。
供することにある。
前記目的を達成するため、本発明に係るバス占有回路
は、バス調停回路と、トライステートバッファと、遅延
回路とを有し、同一の共通バスに接続された複数のCPU
盤のうち一のCPU盤のみが共通バスを占有可能なマルチC
PUに使用されるバス占有回路であって、 バス調停回路は、一つのCPU盤の共通バス占有要求が
共通バスで他のCPU盤との衝突を阻止するものであり、 トライステートバッファは、前記バス調停回路の制御
信号によって開閉され低地のCPU盤を共通バスに接続す
るものであり、 遅延回路は、CPUの共通バス占有要求が終了した後、
バス調停回路の制御信号が完全にネゲイトされてから一
定の遅延をおいて前記トライステートバッファのゲート
を閉じてバス上のデータを一定時間確保するものであ
る。
は、バス調停回路と、トライステートバッファと、遅延
回路とを有し、同一の共通バスに接続された複数のCPU
盤のうち一のCPU盤のみが共通バスを占有可能なマルチC
PUに使用されるバス占有回路であって、 バス調停回路は、一つのCPU盤の共通バス占有要求が
共通バスで他のCPU盤との衝突を阻止するものであり、 トライステートバッファは、前記バス調停回路の制御
信号によって開閉され低地のCPU盤を共通バスに接続す
るものであり、 遅延回路は、CPUの共通バス占有要求が終了した後、
バス調停回路の制御信号が完全にネゲイトされてから一
定の遅延をおいて前記トライステートバッファのゲート
を閉じてバス上のデータを一定時間確保するものであ
る。
本発明のバス占有回路は、マルチCPU動作を行うCPUシ
ステムにおいて各CPU盤の内部バスを外部の共通バスに
接続する３ステートのバスバッファの開閉信号に遅延回
路を挿入し、そのCPUが共通バス占有を終了した後、CPU
の出力するアドレス確定信号がネゲイトした後少し時間
をおいてからバスバッファを閉じるようにすることによ
り、GASのネゲイトは抵抗のプルアップの働きによら
ず、CPU自身の高速度な立ち上がり速度にネゲイトさ
れ、その後でバッファを閉じるようにして、上述した問
題を解決している。
ステムにおいて各CPU盤の内部バスを外部の共通バスに
接続する３ステートのバスバッファの開閉信号に遅延回
路を挿入し、そのCPUが共通バス占有を終了した後、CPU
の出力するアドレス確定信号がネゲイトした後少し時間
をおいてからバスバッファを閉じるようにすることによ
り、GASのネゲイトは抵抗のプルアップの働きによら
ず、CPU自身の高速度な立ち上がり速度にネゲイトさ
れ、その後でバッファを閉じるようにして、上述した問
題を解決している。
以下、本発明の一実施例を図により説明する。
第１図は本発明の一実施例を示す構成図であり、点線
の右側が共通バスに接続される部分、左側がCPU盤であ
る。
の右側が共通バスに接続される部分、左側がCPU盤であ
る。
図において、１はCPUの出力するアドレスが確定した
ことを示す信号、２は同じくデータの確定信号、３は外
部共通バスの要求信号、４及び５はトライステートバッ
ファ、６は４入力NANDである。７はスフトレジスタで、
Ｄ入力がCKの立ち上がりでシフトされ、２段シフトされ
たところがQBに入力され、共通バスの占有要求の終了の
みを遅延させる遅延回路８を構成する。共通バス側のBG
S、BG0〜BG2はマルチCPU制御用の信号で、第３図に示す
ように他のCPU盤と接続される。
ことを示す信号、２は同じくデータの確定信号、３は外
部共通バスの要求信号、４及び５はトライステートバッ
ファ、６は４入力NANDである。７はスフトレジスタで、
Ｄ入力がCKの立ち上がりでシフトされ、２段シフトされ
たところがQBに入力され、共通バスの占有要求の終了の
みを遅延させる遅延回路８を構成する。共通バス側のBG
S、BG0〜BG2はマルチCPU制御用の信号で、第３図に示す
ように他のCPU盤と接続される。
第２図は本発明の動作を示すタイムチャートである。
ＡおよびＢは共通バス側のアドレス（データ）確定信号
（GAS、GDS）で、Ａは本発明によるもの、Ｂは従来方式
によるものである。
ＡおよびＢは共通バス側のアドレス（データ）確定信号
（GAS、GDS）で、Ａは本発明によるもの、Ｂは従来方式
によるものである。
第１図において、遅延回路８のシフトレジスタ７の働
きにより、AS信号がアサートするときは遅延されず、ネ
ゲートのみ遅延される。
きにより、AS信号がアサートするときは遅延されず、ネ
ゲートのみ遅延される。
第２図のタイムチャートはASが連続してアサートした
場合のタイミングを示している。Ａは本発明のGAS、Ｂ
は従来の回路によるGAS信号である。Ｂはネゲートの所
で波形がなまっており、次のサイクルにずれ込んでいる
が、遅延回路８の働きによりASネゲイトとほぼ同時にネ
ゲイトしている。
場合のタイミングを示している。Ａは本発明のGAS、Ｂ
は従来の回路によるGAS信号である。Ｂはネゲートの所
で波形がなまっており、次のサイクルにずれ込んでいる
が、遅延回路８の働きによりASネゲイトとほぼ同時にネ
ゲイトしている。
〔発明の効果〕 以上説明したように本発明のバス占有回路は、バス調
停回路に挿入した遅延回路の働きにより、アドレス（デ
ータ）確定信号が完全にネゲイトになってからバスを開
け渡すことにより、バス開放と同時にGAS（GDS）信号を
完全にネゲイトし、マルチCPUシステムにおいて高速のC
PUを使用した場合にも制御信号をバスサイクルごとに完
全に分離し、誤動作のないシステムを実現できるという
効果がある。
停回路に挿入した遅延回路の働きにより、アドレス（デ
ータ）確定信号が完全にネゲイトになってからバスを開
け渡すことにより、バス開放と同時にGAS（GDS）信号を
完全にネゲイトし、マルチCPUシステムにおいて高速のC
PUを使用した場合にも制御信号をバスサイクルごとに完
全に分離し、誤動作のないシステムを実現できるという
効果がある。
第１図は本発明の一実施例を示す構成図、第２図は本発
明の動作を示すタイムチャート、第３図はマルチCPUシ
ステムの構成を示す図、第４図は従来例を示す構成図で
ある。 １…CPUが出力するアドレスが確定したことを示す信号 ２…データの確定信号 ３…外部共通バスの要求信号 4,5…トライステートバッファ ６…４入力NAND、７…シフトレジスタ ８…遅延回路
明の動作を示すタイムチャート、第３図はマルチCPUシ
ステムの構成を示す図、第４図は従来例を示す構成図で
ある。 １…CPUが出力するアドレスが確定したことを示す信号 ２…データの確定信号 ３…外部共通バスの要求信号 4,5…トライステートバッファ ６…４入力NAND、７…シフトレジスタ ８…遅延回路
Claims (1)
- 【請求項１】バス調停回路と、トライステートバッファ
と、遅延回路とを有し、同一の共通バスに接続された複
数のCPU盤のうち一のCPU盤のみが共通バスを占有可能な
マルチCPUに使用されるバス占有回路であって、 バス調停回路は、一のCPU盤の共通バス占有要求が共通
バスで他のCPU盤との衝突を阻止するものであり、 トライステートバッファは、前記バス調停回路の制御信
号によって開閉され低地のCPU盤を共通バスに接続する
ものであり、 遅延回路は、CPUの共通バス占有要求が終了した後、バ
ス調停回路の制御信号が完全にネゲイトされてから一定
の遅延をおいて前記トライステートバッファのゲートを
閉じてバス上のデータを一定時間確保するものであるこ
とを特徴とするバス占有回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1259815A JPH0831003B2 (ja) | 1989-10-04 | 1989-10-04 | バス占有回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1259815A JPH0831003B2 (ja) | 1989-10-04 | 1989-10-04 | バス占有回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03121517A JPH03121517A (ja) | 1991-05-23 |
| JPH0831003B2 true JPH0831003B2 (ja) | 1996-03-27 |
Family
ID=17339384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1259815A Expired - Lifetime JPH0831003B2 (ja) | 1989-10-04 | 1989-10-04 | バス占有回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831003B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102361389A (zh) * | 2011-05-10 | 2012-02-22 | 上海磁浮交通发展有限公司 | 基于vme总线的多cpu变流器同步控制系统及其同步方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62187954A (ja) * | 1986-02-14 | 1987-08-17 | Fujitsu Ltd | バス制御回路 |
-
1989
- 1989-10-04 JP JP1259815A patent/JPH0831003B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03121517A (ja) | 1991-05-23 |
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