JPH08310073A - プリンタ制御装置 - Google Patents
プリンタ制御装置Info
- Publication number
- JPH08310073A JPH08310073A JP7119823A JP11982395A JPH08310073A JP H08310073 A JPH08310073 A JP H08310073A JP 7119823 A JP7119823 A JP 7119823A JP 11982395 A JP11982395 A JP 11982395A JP H08310073 A JPH08310073 A JP H08310073A
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- JP
- Japan
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- print information
- microprocessor
- storage buffer
- information storage
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- Prior art date
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Abstract
(57)【要約】
【目的】 ソフトウェアの物量低減、印刷情報転送処理
速度の高速化、印刷情報格納用バッファの容量の有効利
用を図ることのできるプリンタ制御装置を提供する。 【構成】 印刷情報格納用バッファ３内全てに印刷情報
が書かれる時のマイクロプロセッサ２による書き込み動
作において、フルフラグが真となり、この信号をマイク
ロプロセッサ制御回路７が受信し、マイクロプロセッサ
２へのレディ信号を偽とし、書き込み動作を終了しない
ままマイクロプロセッサ２を待機させ、この状態におい
て、描画用プロセッサ４が印刷情報格納用バッファ３よ
り印刷情報を読み出すと印刷情報格納用バッファ３内に
空きができるので、フルフラグが偽となり、この信号を
マイクロプロセッサ制御回路７が受信しマイクロプロセ
ッサ２へのレディ信号を真とし、書き込み動作を再開す
る。
速度の高速化、印刷情報格納用バッファの容量の有効利
用を図ることのできるプリンタ制御装置を提供する。 【構成】 印刷情報格納用バッファ３内全てに印刷情報
が書かれる時のマイクロプロセッサ２による書き込み動
作において、フルフラグが真となり、この信号をマイク
ロプロセッサ制御回路７が受信し、マイクロプロセッサ
２へのレディ信号を偽とし、書き込み動作を終了しない
ままマイクロプロセッサ２を待機させ、この状態におい
て、描画用プロセッサ４が印刷情報格納用バッファ３よ
り印刷情報を読み出すと印刷情報格納用バッファ３内に
空きができるので、フルフラグが偽となり、この信号を
マイクロプロセッサ制御回路７が受信しマイクロプロセ
ッサ２へのレディ信号を真とし、書き込み動作を再開す
る。
Description
【０００１】
【産業上の利用分野】本発明は、プリンタ制御装置に関
するものである。
するものである。
【０００２】
【従来の技術】図３に従来のプリンタ制御装置における
印刷情報格納用バッファへの書き込み動作のブロック図
を示す。ホストＣＰＵ１からの印刷情報は、マイクロプ
ロセッサ２により印刷情報格納用バッファ３に書き込ま
れた後、描画プロセッサ４により読み出されてフルビッ
トマップメモリ５に印刷パターンとして書き込まれる。
印刷情報格納用バッファ３は、バッファ内に印刷情報が
書かれていないことを示すエンプティフラグと、バッフ
ァ内に印刷情報が半分書き込まれたことを示すハーフフ
ルフラグと、バッファ内全てに印刷情報が書き込まれた
ことを示すフルフラグとを有し、割り込み制御回路６は
前記３種類のフラグの中のハーフフルフラグが真となる
と、マイクロプロセッサ２に割り込み要求を行う。割り
込み要求を受けたマイクロプロセッサ２は、ハーフフル
フラグが偽となるまで印刷情報格納用バッファ３への書
き込み動作を停止する。一方、描画プロセッサ４は、マ
イクロプロセッサ２の印刷情報格納用バッファ３への書
き込みが禁止されている間も印刷情報格納用バッファ３
から印刷情報の読み出しを行っているため、印刷情報格
納用バッファ３のハーフフルフラグは偽となる。ハーフ
フルフラグが偽になったことをマイクロプロセッサ２が
認識すると、マイクロプロセッサ２は印刷情報格納用バ
ッファ３への書き込み動作をハーフフルフラグが真とな
るまで行う。
印刷情報格納用バッファへの書き込み動作のブロック図
を示す。ホストＣＰＵ１からの印刷情報は、マイクロプ
ロセッサ２により印刷情報格納用バッファ３に書き込ま
れた後、描画プロセッサ４により読み出されてフルビッ
トマップメモリ５に印刷パターンとして書き込まれる。
印刷情報格納用バッファ３は、バッファ内に印刷情報が
書かれていないことを示すエンプティフラグと、バッフ
ァ内に印刷情報が半分書き込まれたことを示すハーフフ
ルフラグと、バッファ内全てに印刷情報が書き込まれた
ことを示すフルフラグとを有し、割り込み制御回路６は
前記３種類のフラグの中のハーフフルフラグが真となる
と、マイクロプロセッサ２に割り込み要求を行う。割り
込み要求を受けたマイクロプロセッサ２は、ハーフフル
フラグが偽となるまで印刷情報格納用バッファ３への書
き込み動作を停止する。一方、描画プロセッサ４は、マ
イクロプロセッサ２の印刷情報格納用バッファ３への書
き込みが禁止されている間も印刷情報格納用バッファ３
から印刷情報の読み出しを行っているため、印刷情報格
納用バッファ３のハーフフルフラグは偽となる。ハーフ
フルフラグが偽になったことをマイクロプロセッサ２が
認識すると、マイクロプロセッサ２は印刷情報格納用バ
ッファ３への書き込み動作をハーフフルフラグが真とな
るまで行う。
【０００３】
【発明が解決しようとする課題】上記従来技術では印刷
情報転送において、印刷情報格納用バッファ３の容量が
半分しか使えず、しかも、書き込み制御をソフトウェア
による割り込み制御で行っており処理時間が長く効率が
悪いため、印刷速度の速いプリンタには適用できないと
いう欠点があった。
情報転送において、印刷情報格納用バッファ３の容量が
半分しか使えず、しかも、書き込み制御をソフトウェア
による割り込み制御で行っており処理時間が長く効率が
悪いため、印刷速度の速いプリンタには適用できないと
いう欠点があった。
【０００４】本発明の目的は、ソフトウェアの物量低
減、印刷情報転送処理速度の高速化、印刷情報格納用バ
ッファの容量の有効利用を図ることのできるプリンタ制
御装置を提供することにある。
減、印刷情報転送処理速度の高速化、印刷情報格納用バ
ッファの容量の有効利用を図ることのできるプリンタ制
御装置を提供することにある。
【０００５】
【課題を解決するための手段】上記の目的は、ホストＣ
ＰＵから受信した印刷情報を編集するマイクロプロセッ
サと、前記マイクロプロセッサが編集した印刷情報をド
ットパターンに展開する描画用プロセッサと、前記各プ
ロセッサがアクセス可能な印刷情報格納用バッファを有
するプリンタ制御装置において、前記印刷情報格納用バ
ッファからフルフラグを出力する手段と、前記フルフラ
グに基づき前記マイクロプロセッサによる印刷情報格納
用バッファへの印刷情報の書き込み動作を制御する手段
を設けることにより達成される。
ＰＵから受信した印刷情報を編集するマイクロプロセッ
サと、前記マイクロプロセッサが編集した印刷情報をド
ットパターンに展開する描画用プロセッサと、前記各プ
ロセッサがアクセス可能な印刷情報格納用バッファを有
するプリンタ制御装置において、前記印刷情報格納用バ
ッファからフルフラグを出力する手段と、前記フルフラ
グに基づき前記マイクロプロセッサによる印刷情報格納
用バッファへの印刷情報の書き込み動作を制御する手段
を設けることにより達成される。
【０００６】
【作用】本発明のプリンタ制御装置によれば、マイクロ
プロセッサの印刷情報格納用バッファへの書き込み制御
は、フルフラグが真になるとマイクロプロセッサの書き
込み動作を制御するレディ信号が偽となり、マイクロプ
ロセッサ制御回路からマイクロプロセッサへ出力され
る。マイクロプロセッサは、レディ信号が偽となったこ
とを認識し、印刷情報格納用バッファへの書き込みを停
止する。また、フルフラグが偽になるとマイクロプロセ
ッサ制御回路からマイクロプロセッサへ出力されるレデ
ィ信号は真となり、マイクロプロセッサの印刷格納用バ
ッファの書き込みが再開されるように動作する。
プロセッサの印刷情報格納用バッファへの書き込み制御
は、フルフラグが真になるとマイクロプロセッサの書き
込み動作を制御するレディ信号が偽となり、マイクロプ
ロセッサ制御回路からマイクロプロセッサへ出力され
る。マイクロプロセッサは、レディ信号が偽となったこ
とを認識し、印刷情報格納用バッファへの書き込みを停
止する。また、フルフラグが偽になるとマイクロプロセ
ッサ制御回路からマイクロプロセッサへ出力されるレデ
ィ信号は真となり、マイクロプロセッサの印刷格納用バ
ッファの書き込みが再開されるように動作する。
【０００７】
【実施例】図１に本発明のプリンタ制御装置における印
刷情報格納用バッファ周辺のブロック図を示し、図２に
印刷情報格納用バッファ全てに印刷情報が書かれた時の
マイクロプロセッサ２による書き込み動作のタイミング
チャートを示す。印刷情報格納用バッファ３内全てに印
刷情報が書かれる時のマイクロプロセッサ２による書き
込み動作において、フルフラグが真となり、この信号を
マイクロプロセッサ制御回路７が受信し、マイクロプロ
セッサ２へのレディ信号を偽とし、書き込み動作を終了
しないままマイクロプロセッサ２を待機させる。上記の
状態において、描画プロセッサ４が印刷情報格納用バッ
ファ３から印刷情報を読み出すと、印刷情報格納用バッ
ファ３内に空きができるのでフルフラグが偽となり、こ
の信号をマイクロプロセッサ制御回路７が受信しマイク
ロプロセッサ２へのレディ信号を真とし、書き込み動作
を再開する。
刷情報格納用バッファ周辺のブロック図を示し、図２に
印刷情報格納用バッファ全てに印刷情報が書かれた時の
マイクロプロセッサ２による書き込み動作のタイミング
チャートを示す。印刷情報格納用バッファ３内全てに印
刷情報が書かれる時のマイクロプロセッサ２による書き
込み動作において、フルフラグが真となり、この信号を
マイクロプロセッサ制御回路７が受信し、マイクロプロ
セッサ２へのレディ信号を偽とし、書き込み動作を終了
しないままマイクロプロセッサ２を待機させる。上記の
状態において、描画プロセッサ４が印刷情報格納用バッ
ファ３から印刷情報を読み出すと、印刷情報格納用バッ
ファ３内に空きができるのでフルフラグが偽となり、こ
の信号をマイクロプロセッサ制御回路７が受信しマイク
ロプロセッサ２へのレディ信号を真とし、書き込み動作
を再開する。
【０００８】
【発明の効果】本発明によれば、マイクロプロセッサに
よる印刷情報格納用バッファへの印刷情報の書き込み
が、ハードウェアのみで構成されるマイクロプロセッサ
制御回路により可能となるため、ソフトウェアの物量低
減、印刷情報転送処理速度の向上が実現できる。また、
印刷情報格納用バッファのフルフラグを使用するため、
バッファの容量の有効利用が実現できる。
よる印刷情報格納用バッファへの印刷情報の書き込み
が、ハードウェアのみで構成されるマイクロプロセッサ
制御回路により可能となるため、ソフトウェアの物量低
減、印刷情報転送処理速度の向上が実現できる。また、
印刷情報格納用バッファのフルフラグを使用するため、
バッファの容量の有効利用が実現できる。
【図面の簡単な説明】
【図１】本発明のプリンタ制御装置の印刷情報転送回路
ブロック図である。
ブロック図である。
【図２】本発明の印刷情報格納用バッファの満杯状態時
のマイクロプロセッサの書き込み動作タイミングチャー
トである。
のマイクロプロセッサの書き込み動作タイミングチャー
トである。
【図３】従来のプリンタ制御装置の印刷情報転送回路ブ
ロック図である。
ロック図である。
２はマイクロプロセッサ、３は印刷情報格納用バッフ
ァ、４は描画プロセッサ、５はフルビットマップメモ
リ、７はマイクロプロセッサ制御回路である。
ァ、４は描画プロセッサ、５はフルビットマップメモ
リ、７はマイクロプロセッサ制御回路である。
Claims (1)
- 【請求項１】ホストＣＰＵから受信した印刷情報を編集
するマイクロプロセッサと、前記マイクロプロセッサが
編集した印刷情報をドットパターンに展開する描画用プ
ロセッサと、前記各プロセッサがアクセス可能な印刷情
報格納用バッファを有するプリンタ制御装置において、 前記印刷情報格納用バッファからフルフラグを出力する
手段と、前記フルフラグに基づき前記マイクロプロセッ
サによる印刷情報格納用バッファへの印刷情報の書き込
み動作を制御する手段を設けたことを特徴とするプリン
タ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7119823A JPH08310073A (ja) | 1995-05-18 | 1995-05-18 | プリンタ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7119823A JPH08310073A (ja) | 1995-05-18 | 1995-05-18 | プリンタ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08310073A true JPH08310073A (ja) | 1996-11-26 |
Family
ID=14771140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7119823A Withdrawn JPH08310073A (ja) | 1995-05-18 | 1995-05-18 | プリンタ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08310073A (ja) |
-
1995
- 1995-05-18 JP JP7119823A patent/JPH08310073A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020806 |