JPH0831456B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPH0831456B2
JPH0831456B2 JP4305303A JP30530392A JPH0831456B2 JP H0831456 B2 JPH0831456 B2 JP H0831456B2 JP 4305303 A JP4305303 A JP 4305303A JP 30530392 A JP30530392 A JP 30530392A JP H0831456 B2 JPH0831456 B2 JP H0831456B2
Authority
JP
Japan
Prior art keywords
layer
aluminum
conductor tracks
insulating
deposited
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP4305303A
Other languages
English (en)
Other versions
JPH05218017A (ja
Inventor
アドリアヌス ヘンリクス アントニウス ムトサエルス コルネリス
アドリアヌス マリア ウォルテルス ロベルタス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Koninklijke Philips NV
Koninklijke Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koninklijke Philips NV, Koninklijke Philips Electronics NV filed Critical Koninklijke Philips NV
Publication of JPH05218017A publication Critical patent/JPH05218017A/ja
Publication of JPH0831456B2 publication Critical patent/JPH0831456B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/063—Manufacture or treatment of conductive parts of the interconnections by forming conductive members before forming protective insulating material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/071—Manufacture or treatment of dielectric parts thereof
    • H10W20/074—Manufacture or treatment of dielectric parts thereof of dielectric parts comprising thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H10W20/077—Manufacture or treatment of dielectric parts thereof of dielectric parts comprising thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers on sidewalls or on top surfaces of conductors

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体本体の表面上に
アルミニウム含有層を堆積し、このアルミニウム含有層
をエッチングして複数個の導体トラックを形成し、次い
で絶縁性アルミニウム化合物の層を堆積した後にこの層
を容積低減処理によって前記導体トラックまで除去して
導体トラックの間に前記絶縁性アルミニウム化合物を設
け、その後、前記絶縁性アルミニウム化合物の上に絶縁
材料層を堆積し、この層を前記アルミニウム含有層まで
エッチングして接点窓を形成し、前記導体トラックを局
部的に接触させることにより、半導体装置を製造する方
法に関するものである。
【０００２】
【従来の技術】上述の方法により、半導体本体の表面の
上で、導体トラックが横方向で酸化アルミニウムまたは
窒化アルミニウムのような絶縁性アルミニウム化合物に
よって互いに絶縁されている平面金属化構造が実現され
る。従来、このような平面金属化構造は、半導体本体の
表面上にアルミニウム層を堆積し、次いでこのアルミニ
ウム層を陽極酸化処理して局部的に酸化アルミニウムに
転化することによって、製造されている。
【０００３】このような湿式陽極酸化処理は完全には異
方的に行われないので、アルミニウム層の横方向におけ
る酸化は厚さ方向における酸化とほぼ同じ速さで進行す
る。その結果、集積密度の極めて大きい集積回路（VLS
I）に使用するのに適した導体トラックは、このような
方法では製造することができなかった。上述の方法で
は、複数個の導体トラックをエッチングにより形成し、
次いで導体トラックの間の空間に絶縁性アルミニウム化
合物を充填する。このようにして、上述のような集積回
路に適した平面金属化構造を実際に製造することができ
る。
【０００４】アルミニウム含有層は純アルミニウム層で
あってもよく、あるいは１種または２種以上の他の元素
を少量アルミニウムに添加してその性質を改善したアル
ミニウム含有層であってもよい。普通は、例えば、ケイ
素基板からのケイ素がアルミニウム含有層に溶解するの
を防止するために数重量％のケイ素を添加し、このアル
ミニウム含有層におけるエレクトロマイグレーション効
果を抑制するために数重量％の銅を添加するのが普通で
ある。しかし、これらの添加元素は上述の陽極酸化処理
を困難にする。例えば、銅はシュウ酸に溶解するので、
望ましくない多孔質酸化アルミニウム層が形成する。
【０００５】欧州特許（EP-A）第241,729 号( 米国特許
第4,767,724 号) 明細書は、冒頭に記載した方法におい
て、先ず堆積した酸化アルミニウム層を平坦にして、該
層が半導体本体の表面にほぼ平行に延在する平坦な表面
を有するようにすることを開示している。次いで、この
酸化アルミニウム層を導体トラックまでエッチング除去
する。このようにして平坦な表面を有する金属化構造が
得られる。
【０００６】次いで、この表面上に比較的薄い酸化アル
ミニウム層および比較的厚い酸化ケイ素層を堆積する。
比較的薄い酸化アルミニウム層は、酸化ケイ素層に接点
窓をエッチングにより形成する際に、エッチングストッ
パとして作用する。酸化ケイ素層に接点窓をエッチング
により形成した後に、接点窓の内側の薄い酸化アルミニ
ウム層をエッチング除去する。
【０００７】この既知方法によって、集積密度の極めて
大きい集積回路（VLSI）に使用するのに適した導体トラ
ックを製造することができるが、この既知方法にはいく
つかの欠点がある。すなわち、堆積した酸化アルミニウ
ム層を平坦にし、次いで平坦になった酸化アルミニウム
層をアルミニウム導体トラックまでエッチング除去する
のは、制御が困難な処理である。酸化アルミニウムは塩
化ホウ素を含有するプラズマ中でエッチングする。エッ
チング処理の終了時点で酸化アルミニウムがアルミニウ
ム導体トラックから丁度除去された場合には、これらの
導体トラックも上述のプラズマ中でエッチングされる。
このようなエッチング処理は半導体本体の全表面につい
てみて何処でも等しい速さで行われる訳ではないので、
導体パターンは局部的に望ましくない程度まで強くエッ
チングされることがある。同様な問題は、エッチングス
トッパとして作用しかつ酸化ケイ素層のエッチング後に
接点窓の内側になお存在する比較的薄い酸化アルミニウ
ム層をエッチング除去しようとする場合にも起る。
【０００８】
【発明が解決しようとする課題】本発明の目的は従来方
法における上述の欠点を解決することにある。
【０００９】
【課題を解決するための手段】本発明は、冒頭に記載し
た半導体装置の製造方法において、前記絶縁性アルミニ
ウム化合物の層を堆積する前に、前記導体トラックに前
記絶縁材料層と同じ材料からなる頂部層を設け、前記絶
縁性アルミニウム化合物の層を堆積した後に、前記頂部
層の材料を実質的に除去しない研摩処理によって、前記
絶縁性アルミニウム化合物を再び前記頂部層まで除去す
ることを特徴とすることによって、上述の目的を達成す
る。
【００１０】表面における凹凸はこの研摩処理によって
消失する。従って、先ず絶縁性アルミニウム化合物の層
を平坦にする工程は不必要になり、この層は研摩処理に
よって除去される。頂部層の材料は研摩処理によって実
質的に除去されないので、容積低減作用は頂部層に到達
した時点で自動的に止まる。そこで導体トラックの間に
存在する絶縁性アルミニウム化合物はこれらの導体トラ
ックによって保護される。このようにして、頂部層を有
する導体トラックと該導体トラック間に位置する絶縁性
アルミニウム化合物とによって逐次区切られ、かつ実質
的に平坦な表面を有する構造物が生成する。
【００１１】この平面構造物の上に、酸化ケイ素、窒化
ケイ素、またはオキシ窒化ケイ素のような絶縁材料の層
を堆積し、次いでこの層に接点窓（コンタクトホール）
をエッチングにより形成する。このようなコンタクトホ
ールをエッチングにより形成するのに使用される通常の
エッチング処理は、アルミニウムおよびアルミニウム化
合物の上で自動的に止まるのが普通である。従って、本
発明方法を使用する場合には、酸化ケイ素層の下に特別
なエッチングストッパ層を設ける必要はない。
【００１２】アルミニウム含有層から導体トラックを形
成した後に、頂部層を設けることができる。しかし、ア
ルミニウム含有層から導体トラックを形成する前に、ア
ルミニウム含有層に前記頂部層と同じ材料からなる層を
設け、その後、先ず前記頂部層と同じ材料からなる層を
エッチングし、次いでアルミニウム含有層をエッチング
して導体トラックのパターンを形成することにより、頂
部層を有する導体パターンを形成するのが好ましい。従
って、導体トラックのパターンを先ず頂部層に、次いで
アルミニウム含有層に形成するのが好ましい。頂部層に
設けたパターンはアルミニウム含有層をパターン化する
ためのエッチングマスクとして使用することができる。
この結果、有機成分を含有していないマスクを使用し
て、アルミニウム含有層をエッチングしてパターンを形
成することができる。このようにして、アルミニウム含
有層の上における望ましくない重合体の形成が回避され
る。
【００１３】なお、頂部層としては、導体トラック上に
堆積する絶縁材料層と同じ材料、例えば酸化ケイ素から
なる層を堆積するのが好ましい。この場合には、上側の
絶縁材料層をアルミニウム含有層までエッチングして接
点窓を形成し、導体トラックを局部的に接触させる際
に、接点窓の区域において、アルミニウム導体トラック
の頂部層も自動的にエッチング除去される。従って接点
窓を形成するためのエッチング操作によって、同時に導
体トラックを接点窓内で露出させることができるという
特別な作用効果が達成される。
【００１４】上述のエッチングマスクとして作用させる
には、厚さ１０〜100 nmの酸化ケイ素頂部層を堆積する
のが好ましい。酸化ケイ素の頂部層は、酸化ケイ素粉末
を含有しかつリン酸のような酸によってph値を３〜５に
したスリを使用して研摩処理を行う場合には、この研摩
処理中に実質的に除去されることはない。
【００１５】
【実施例】次に、本発明を図面を参照して実施例につい
て説明する。図１〜６は本発明の半導体装置の製造方法
における逐次の段階を示す。先ず、半導体本体２の表面
１の上にアルミニウム含有層３を堆積し、この層３をエ
ッチングして導体トラック４を形成する。このために、
アルミニウム含有層３に常法によりホトレジストマスク
５を設け、次いでアルミニウム含有層３を普通の塩素含
有プラズマ中でエッチングする。
【００１６】アルミニウム含有層３は純アルミニウム層
であってもよく、あるいは１種または２種以上の他の元
素を少量アルミニウムに添加してその性質を改善したア
ルミニウム含有層であってもよい。普通は、例えば、ケ
イ素基板からのケイ素がアルミニウム含有層に溶解する
のを防止するために数重量％のケイ素を添加し、このア
ルミニウム含有層におけるエレクトロマイグレーション
効果を抑制するために数重量％の銅を添加するのが普通
である。
【００１７】次いで、酸化アルミニウムまたは窒化アル
ミニウムのような絶縁性アルミニウム化合物６の層７
を、例えば通常ＣＶＤ（化学的気相蒸着) 法またはスパ
ッタ堆積法によって堆積し、次いで層７を容積低減処理
によって再び導体トラック４まで除去することにより、
絶縁性アルミニウム化合物６を導体トラック４と４との
間に堆積する。
【００１８】このようにして、半導体本体２の表面１の
上で、アルミニウム導体トラック４が横方向で絶縁アル
ミニウム化合物６によって互いに絶縁されている平面金
属化構造が実現される。従来、このような平面金属化構
造は、半導体本体の表面上にアルミニウム層を堆積し、
次いでこのアルミニウム層を陽極酸化処理、例えばシュ
ウ酸中で陽極酸化処理して局部的に酸化アルミニウムに
転化することによって、製造されている。
【００１９】このような湿式陽極酸化処理は完全には異
方的に行われないので、アルミニウム層の横方向におけ
る酸化は厚さ方向における酸化とほぼ同じ速さで進行す
る。従って、集積密度の極めて大きい集積回路（VLSI）
に使用するのに適した導体トラックは、このような方法
では製造することができなかった。複数個の導体トラッ
クをエッチングにより形成し、次いで導体トラックの間
の空間に絶縁性アルミニウム化合物を充填する。上述の
方法によって、上述のような集積回路に適した平面金属
化構造を実際に製造することができる。
【００２０】本発明においては、絶縁性アルミニウム化
合物６の層７を堆積する前に、導体トラック４に頂部層
８を設け、前記堆積の後に頂部層８を実質的に除去する
ことができない研磨処理によって、絶縁性アルミニウム
化合物の層７を再び頂部層８まで除去する。表面９にお
ける凸凹はこの研摩処理によって消失する。従って、ア
ルミニウム化合物６を研磨処理によって除去する前に、
絶縁性アルミニウム化合物６の層７を平坦にする必要は
ない。
【００２１】頂部層８の材料は研摩処理によって実質的
に除去されないので、材料の容積の低減は頂部層８に到
達した時点で自動的に止まる。そこで導体トラック４と
４との間に存在する絶縁性アルミニウム化合物６はこれ
らの導体トラック４によって保護される。このようにし
て、頂部層８を有する導体トラック４および該導体トラ
ック４と４との間に位置するアルミニウム化合物６によ
って区切られ、ほぼ平坦な表面10を有する構造が生成す
る。
【００２２】この平面構造の上に、絶縁材料層11、例え
ば酸化ケイ素、窒化ケイ素、またはオキシ窒化ケイ素の
絶縁材料層を堆積し、次いで絶縁材料層11の上にホトマ
スク12を設け、その後に絶縁材料層11に接点窓（コンタ
クトホール)13 、14をエッチングによって形成する。こ
のようなコンタクトホールを形成する通常のエッチング
処理は、アルミニウムおよびアルミニウム化合物の位置
で自動的に止まるのが普通である。従って、本発明方法
を使用する場合には、酸化ケイ素層の下に特別なエッチ
ングストッパ層を設ける必要はない。
【００２３】図５には２種のコンタクトホールを示す。
左側のコンタクトホール13は導体トラック４および絶縁
性アルミニウム化合物６の上に重なり、頂部層８の一部
はなお酸化ケイ素層11の下に存在する。右側のコンタク
トホール14は導体トラック４の両側の絶縁性アルミニウ
ム化合物６の上に重なり、頂部層８はこの導体トラック
から完全に除去されている。
【００２４】そこで、導体トラック４と絶縁材料層11上
に設けた第２パターンの導体トラック15とを、接点窓1
3、14を介して局部的に接触させることができる。この
パターンは、例えば、常法でチタン−タングステン合金
の障壁層16にアルミニウム層17として形成される。
【００２５】アルミニウム含有層３から導体トラック４
を形成する前に、頂部層８を形成する材料からなる層18
をアルミニウム含有層３に設け、アルミニウム含有層３
とこの層18の両方から導体トラック４を形成するのが好
ましい。
【００２６】従って、導体トラック４のパターンを、先
ず層18に形成し、その後にアルミニウム含有層３に形成
する。そこで、層18に設けられたパターンを、アルミニ
ウム含有層３をパターン化する際のエッチングマスクと
して使用することができる。従って、有機成分を含有し
ていないマスクを使用してエッチングすることによっ
て、アルミニウム含有層３をパターンに形成することが
できる。アルミニウム含有層３の上における望ましくな
い重合体の形成は、このようにして回避される。
【００２７】なお、導体トラック４上に堆積する絶縁材
料層11と同じ材料からなる層18を堆積するのが好まし
い。層18および層11は両方とも例えば酸化ケイ素から作
る。上側の絶縁材料層11に接点窓13、14をエッチングに
より形成している間に、導体トラック４上の頂部層８は
接点窓13、14の区域において自動的にエッチング除去さ
れる。
【００２８】厚さ10〜100 nmの酸化ケイ素の頂部層８を
堆積して上述のエッチングマスクとして作用させるのが
好ましい。酸化ケイ素の頂部層８は、酸化ケイ素粉末を
含有しかつリン酸のような酸によってph３〜４にしたス
ラリを使用して研磨処理を行なう場合には、この研磨処
理中に実際上除去されることはない。
【図面の簡単な説明】
【図１】本発明方法の一例における逐次の段階の第１段
階を示す説明図である。
【図２】本発明方法の一例における逐次の段階の第２段
階を示す説明図である。
【図３】本発明方法の一例における逐次の段階の第３段
階を示す説明図である。
【図４】本発明方法の一例における逐次の段階の第４段
階を示す説明図である。
【図５】本発明方法の一例における逐次の段階の第５段
階を示す説明図である。
【図６】本発明方法の一例における逐次の段階の第６段
階を示す説明図である。
【符号の説明】
１ 半導体本体の表面 ２ 半導体本体 ３ アルミニウム含有層（純アルミニウム層） ４ 導体トラック ６ 絶縁性アルミニウム化合物（酸化アルミニウム、窒
化アルミニウム） ７ 絶縁性アルミニウム化合物の層 ８ 頂部層 ９ 絶縁性アルミニウム化合物層の表面 １０ ほぼ平坦な表面 １１ 絶縁材料層（酸化ケイ素層）（上側の絶縁材料
層） １２ ホトレジストマスク １３，１４ 接点窓（コンタクトホール） １５ 導体トラック １６ 障壁層（チタン−タングステン層） １７ アルミニウム層 １８ 頂部層８を形成する材料からなる層（絶縁材料層
11と同じ材料からなる層）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ロベルタス アドリアヌス マリア ウォ ルテルス オランダ国 5621 ベーアー アインドー フェンフルーネヴァウツウェッハ １ (56)参考文献 特開 昭62−265724（ＪＰ，Ａ) 特開 平３−142833（ＪＰ，Ａ) 特開 平２−278822（ＪＰ，Ａ) 特開 平３−205828（ＪＰ，Ａ)

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 半導体本体の表面上にアルミニウム含有
    層を堆積し、このアルミニウム含有層をエッチングして
    複数個の導体トラックを形成し、次いで絶縁性アルミニ
    ウム化合物の層を堆積した後にこの層を容積低減処理に
    よって前記導体トラックまで除去して導体トラックの間
    に前記絶縁性アルミニウム化合物を設け、その後、前記
    絶縁性アルミニウム化合物の上に絶縁材料層を堆積し、
    この層を前記アルミニウム含有層までエッチングして接
    点窓を形成し、前記導体トラックを局部的に接触させる
    ことにより、半導体装置を製造するに当たり、 前記絶縁性アルミニウム化合物の層を堆積する前に、前
    記導体トラックに前記絶縁材料層と同じ材料からなる頂
    部層を設け、 前記絶縁性アルミニウム化合物の層を堆積した後に、前
    記頂部層の材料を実質的に除去しない研摩処理によっ
    て、前記絶縁性アルミニウム化合物を再び前記頂部層ま
    で除去することを特徴とする半導体装置の製造方法。
  2. 【請求項２】 前記アルミニウム含有層から前記導体ト
    ラックを形成する前に、前記アルミニウム含有層に前記
    頂部層と同じ材料の層を設け、その後、先ず前記頂部層
    と同じ材料の層をエッチングし、次いで前記アルミニウ
    ム含有層をエッチングして前記導体トラックのパターン
    を形成することにより、前記頂部層を有する導体パター
    ンを形成することを特徴とする請求項１記載の方法。
  3. 【請求項３】 酸化ケイ素の頂部層を堆積することを特
    徴とする請求項１記載の方法。
  4. 【請求項４】 厚さ１０〜100 nmの前記酸化ケイ素頂部
    層を堆積することを特徴とする請求項３記載の方法。
  5. 【請求項５】 酸化ケイ素粉末を含有しかつ酸によって
    ph値を３〜５にしたスラリを使用して、前記研摩処理を
    行うことを特徴とする請求項１〜４のいずれか一つの項
    に記載の方法。
  6. 【請求項６】 スラリを所望のph値にする酸がリン酸で
    あることを特徴とする請求項５記載の方法。
JP4305303A 1991-11-19 1992-11-16 半導体装置の製造方法 Expired - Lifetime JPH0831456B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
NL91203001:2 1991-11-19
EP91203001 1991-11-19

Publications (2)

Publication Number Publication Date
JPH05218017A JPH05218017A (ja) 1993-08-27
JPH0831456B2 true JPH0831456B2 (ja) 1996-03-27

Family

ID=8208016

Family Applications (1)

Application Number Title Priority Date Filing Date
JP4305303A Expired - Lifetime JPH0831456B2 (ja) 1991-11-19 1992-11-16 半導体装置の製造方法

Country Status (3)

Country Link
US (1) US5399235A (ja)
JP (1) JPH0831456B2 (ja)
DE (1) DE69217838T2 (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5532191A (en) * 1993-03-26 1996-07-02 Kawasaki Steel Corporation Method of chemical mechanical polishing planarization of an insulating film using an etching stop
US5486493A (en) * 1994-02-25 1996-01-23 Jeng; Shin-Puu Planarized multi-level interconnect scheme with embedded low-dielectric constant insulators
US5451543A (en) * 1994-04-25 1995-09-19 Motorola, Inc. Straight sidewall profile contact opening to underlying interconnect and method for making the same
US5534462A (en) * 1995-02-24 1996-07-09 Motorola, Inc. Method for forming a plug and semiconductor device having the same
US5710078A (en) * 1996-06-03 1998-01-20 Vanguard International Semiconductor Corporation Method to improve the contact resistance of bit line metal structures to underlying polycide structures
US5851913A (en) * 1996-06-05 1998-12-22 Advanced Micro Devices, Inc. Method for forming a multilevel interconnect structure of an integrated circuit by a single via etch and single fill process
US6107183A (en) 1996-07-10 2000-08-22 Micron Technology, Inc. Method of forming an interlevel dielectric
GB2323704B (en) * 1997-03-24 2001-10-24 United Microelectronics Corp Self-aligned unlanded via metallization
US6081033A (en) 1997-07-29 2000-06-27 Micron Technology, Inc. Interconnections for semiconductor circuits
US5899735A (en) * 1997-09-19 1999-05-04 Vanguard International Semiconductor Corporation Method for making low-resistance contacts between polysilicon and metal silicide on semiconductor integrated circuits
US6187672B1 (en) * 1998-09-22 2001-02-13 Conexant Systems, Inc. Interconnect with low dielectric constant insulators for semiconductor integrated circuit manufacturing
DE102013219342A1 (de) * 2013-09-26 2015-03-26 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur Strukturierung von Schichten oxidierbarer Materialien mittels Oxidation sowie Substrat mit strukturierter Beschichtung

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4116714A (en) * 1977-08-15 1978-09-26 International Business Machines Corporation Post-polishing semiconductor surface cleaning process
US4954423A (en) * 1985-08-06 1990-09-04 Texas Instruments Incorporated Planar metal interconnection for a VLSI device
US4789648A (en) * 1985-10-28 1988-12-06 International Business Machines Corporation Method for producing coplanar multi-level metal/insulator films on a substrate and for forming patterned conductive lines simultaneously with stud vias
US4767724A (en) * 1986-03-27 1988-08-30 General Electric Company Unframed via interconnection with dielectric etch stop
US4839311A (en) * 1987-08-14 1989-06-13 National Semiconductor Corporation Etch back detection
JPH0799145B2 (ja) * 1988-03-24 1995-10-25 日本碍子株式会社 ルーツ形ポンプ用ヒステリシスマグネットカップリング
GB2220298A (en) * 1988-06-29 1990-01-04 Philips Nv A method of manufacturing a semiconductor device
US4954142A (en) * 1989-03-07 1990-09-04 International Business Machines Corporation Method of chemical-mechanical polishing an electronic component substrate and polishing slurry therefor
JPH03142833A (ja) * 1989-10-27 1991-06-18 Sony Corp 半導体装置の製造方法
US5169491A (en) * 1991-07-29 1992-12-08 Micron Technology, Inc. Method of etching SiO2 dielectric layers using chemical mechanical polishing techniques
US5187121A (en) * 1991-12-18 1993-02-16 International Business Machines Corporation Process for fabrication of a semiconductor structure and contact stud
US5302551A (en) * 1992-05-11 1994-04-12 National Semiconductor Corporation Method for planarizing the surface of an integrated circuit over a metal interconnect layer

Also Published As

Publication number Publication date
DE69217838D1 (de) 1997-04-10
DE69217838T2 (de) 1997-08-21
US5399235A (en) 1995-03-21
JPH05218017A (ja) 1993-08-27

Similar Documents

Publication Publication Date Title
US6040243A (en) Method to form copper damascene interconnects using a reverse barrier metal scheme to eliminate copper diffusion
JP2739853B2 (ja) 半導体装置の製造方法及びエッチング方法
JPH10189733A (ja) 多孔性誘電体の金属被覆法
JPH0682759B2 (ja) 導電性スタツドの形成方法
JPH0831456B2 (ja) 半導体装置の製造方法
JPH0766942B2 (ja) 多層相互接続導体パターン製造方法
JPH0653337A (ja) 半導体装置の製造方法
JPS5893255A (ja) 半導体装置の製造方法
JPH10284600A (ja) 半導体装置及びその製造方法
US20030087514A1 (en) Hard mask damascene process used to form a semiconductor device
JP2573621B2 (ja) 電気的相互接続部の製造方法
US6204096B1 (en) Method for reducing critical dimension of dual damascene process using spin-on-glass process
JPH11312734A (ja) 半導体ウエハの絶縁層バイア内の銅層への接点を形成する方法及び構造
US5763324A (en) Method of manufacturing a semiconductor device with improved uniformity of buried conductor in contact holes
JP2001284355A (ja) 半導体装置およびその製造方法
JP3239460B2 (ja) 接続孔の形成方法
US5930670A (en) Method of forming a tungsten plug of a semiconductor device
JP3606272B2 (ja) 配線構造の形成方法
JPH07106277A (ja) 半導体装置の製造方法
JP3592209B2 (ja) 半導体装置の製造方法
EP0543449B1 (en) Method of manufacturing a semiconductor device with aluminium tracks mutually insulated in lateral direction by an aluminium compound
JP2004031637A (ja) 配線構造の形成方法
JP3331672B2 (ja) 半導体装置の製造方法
JPH1140566A (ja) Ｃｕ配線の形成方法およびＣｕ配線構造体
JPH0831930A (ja) 半導体装置の製造方法