JPH08314587A - 省電力電源回路 - Google Patents

省電力電源回路

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JPH08314587A
JPH08314587A JP7115616A JP11561695A JPH08314587A JP H08314587 A JPH08314587 A JP H08314587A JP 7115616 A JP7115616 A JP 7115616A JP 11561695 A JP11561695 A JP 11561695A JP H08314587 A JPH08314587 A JP H08314587A
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cpu
power
peripheral
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JP7115616A
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Mitsuhiro Watanabe
光洋 渡邊
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NEC Corp
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Abstract

(57)【要約】 【目的】 現在、電池を使用した機器ではＣＰＵに数種
類の電源モードを持たせ、ＣＰＵを使用しない時には省
電力モードにし、電力を押さえている。また、これとは
別に周辺チップに関しては省電力モードにする際に、Ｃ
ＰＵの電源モードに直接関係させず、周辺用のレジスタ
を持たせモードを変更させている。本来、周辺の動作の
状態はＣＰＵの動作を主体として、これに密接にかかわ
ってくるために、周辺の電源モードはＣＰＵのモードに
合せたほうがよい。本発明は、ＣＰＵの電源モードと周
辺の電源モードを合せることでより効率的に省電力を実
現する。 【構成】 第１の手段としては、ＣＰＵに電源モードの
ステータスを出力する機構を持たせ、このステータスを
もとに初期設定で決められた周辺回路および周辺機器の
電源コントロールを行う。第２の手段としては、ＣＰＵ
に外部信号により電源モードを移行する機構を持たせ
て、周辺回路および周辺機器からの要求信号に応じて、
ＣＰＵの電源モードをコントロールする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、省電力電源回路に関
し、特に、ＣＰＵを搭載し、バッテリを主体として駆動
させる装置において、消費電力を抑える方向にコントロ
ールする省電力電源装置に関する。
【０００２】
【従来の技術】従来において、パーソナルコンピュータ
などはデスクトップを主体とし、外部のＡＣ電源等から
電力を供給されており、バッテリと違い細かく消費電力
を押さえるという概念はあまりなかった。しかるに、現
在ではコンピュータ機器がラップトップタイプ、ノート
タイプ、システム手帳サイズと順次小型化されてきてお
り、自由に持ち運びできるようになってきた。
【０００３】そのために、ＡＣ電源の無い場所での使用
形態が増えてきており、それに合わせて充電式のバッテ
リを基本電源とした機器が増えている。
【０００４】バッテリを主体とした機器では、使ってい
る最中にバッテリがなくなり、作業ができなくなるとい
うことが発生するので、消費電力が大きいと長時間使用
することができず大変不便である。
【０００５】そのためには消費電力を抑え込む方法が必
要になる。
【０００６】第１には消費電力の少ないコンポーネント
を使い、全体の消費電力を抑え込む方法がある。
【０００７】第２にはＣＰＵが電源コントローラに値を
設定して、周辺機器の電源を入れたり、切ったりして消
費電力を抑える方法がある。
【０００８】第３にはキー入力など外部入力が一定期間
ないときに、システム全体の電源を落とすなどして間欠
的に電源を落とすことで、コンピュータの使用できる時
間を実質的に増やす方法がある。
【０００９】第４にはＣＰＵとＯＳを複合化して考え、
ＯＳにＣＰＵの動作状況を演算させ動作状況に応じてＣ
ＰＵおよびシステムのクロック周波数を変化させる方法
がある。
【００１０】上記第１の方法は全体の消費電力を下げる
ためにコンポーネントに消費電力の小さいものを使う、
という方法である。
【００１１】システム全体の消費電力を下げるには、ま
ず第１に部品に消費電力の小さいものを使用するという
ことから始まる。
【００１２】そのあとで、今度はその部品がアクテイブ
になっていない期間中に、いかに消費電力を抑えるかと
いうことを考える。
【００１３】そのなかで、第２、第３、第４の手段によ
り消費電力を抑えるという方法が考え出される。そうい
った意味で、まず第一に考えられる方法である。
【００１４】上記第２の方法としては、半導体の集積回
路において、外部からのパワーダウン信号に対し集積回
路内部でパワーダウンを行える機構を持たせ、回路の動
作停止を行うことで消費電力を抑える方法（特開昭６０
−２５４４８７号公報に開示された半導体集積回路）、
ＣＰＵからアクセス可能なパワーコントロールレジスタ
を持ち、このレジスタの所定のビットの状態に応じてク
ロック発振器に対する電源供給を許可／禁止するスイッ
チ手段をもち、このレジスタに値を設定することで消費
電力を抑える方法（特開平２−２０１５１６号公報に開
示されたパワーセーブ方式）、ＣＰＵを含む複数の機能
部への電源供給を各個々に停止させるパワーセーブ制御
レジスタを設け、個別に電源の供給または停止を制御す
る方法（特開平０５−３２４１３９号公報に開示された
ＭＣＵのパワーダウン制御方法）、が提案されている。
【００１５】上記第３の方法では、アプリケーションプ
ログラムからの入力要求に対応してカウントするインタ
ーバルタイマのカウントに応じて一定期間キー入力が無
いと低電力モードに移行し、消費電力を抑える方法（特
開平４−１２５７１８号公報に記載された省電力制御方
法）、一定期間キー入力が無いとＣＰＵの動作クロック
周波数を切り替えて消費電力を抑える方法（特開平４−
１３０５１０号公報に記載された情報処理装置の省電力
方式）がある。
【００１６】第４の方法では、ＯＳにＣＰＵの動作頻度
を演算させ頻度に応じてＣＰＵおよびシステムのクロッ
ク周波数を変化させ、動作頻度が低い時はクロック周波
数を落としてＣＰＵを停止させる方向に働かせ消費電力
を抑える方法（特開平３−２１０６１７号公報に開示さ
れたポータブルコンピュータ用リアルタイム省電力方法
及び装置）などがある。
【００１７】
【発明が解決しようとする課題】しかしながら、上記手
段において、まず第１の手段では、消費電力の小さい部
品といっても限界があり、特に周辺回路の多いシステム
については、いくら消費電力が小さくても一度に動作さ
せていては消費電力が蓄積してシステム的には大きな電
力を消費することになる。
【００１８】そこで各周辺回路についての電源コントロ
ールが必要になる。
【００１９】第２の手段においては、ＣＰＵがスリープ
モードなどで停止状態にある時には、ＣＰＵがレジスタ
を設定して周辺の電源をコントロールする方法のため
に、ＣＰＵが停止状態になってしまっては消費電力のコ
ントロールができなくなってしまう。例えば携帯電話な
どの無線機器では消費電力を抑えることのほかに、電波
を送受信している間のノイズ低減のために電波を送受信
している間はＣＰＵなどのノイズ元は停止した状態にし
たい。
【００２０】この時、第２の手段ではＣＰＵが停止して
しまっては、次にＣＰＵを動作させる手段が無いために
こういった場合には適さない。
【００２１】第３の手段においては、キー入力に対して
の省電力は解決するが、複数の外部機器が接続されてい
る場合には、コントロールがうまくいかなくなる。
【００２２】なぜなら、これらの発明はキー入力のみに
特定化しているので、その他の機器が接続されている場
合の手段を考えていないためである。
【００２３】例えばＤＭＡをデータの転送手段としてい
る場合には、ＣＰＵが非動作状態、かつ一定期間キー入
力が無いという状態が存在し得るからである。
【００２４】この場合、ＤＭＡの転送が終了していない
のにキー入力が一定期間入ってこないという状態が存在
し、その時には周辺が動作しているにもかかわらず全体
のクロック周波数を落とすか、または電源を切るなどす
るために周辺の動作状態が無視されるからである。
【００２５】第４の手段においては、省電力のコントロ
ールをＯＳが行なうために、ＯＳが変わってしまうとそ
の度にコントロールプログラムを書き換えなければなら
ない。
【００２６】また、第４の手段では省電力を行うために
ＣＰＵの動作状態に応じてＣＰＵに対してのクロック周
波数のコントロールを行うが、周辺の動作状態に応じた
消費電力のコントロールについては考えていない。
【００２７】本発明は従来の上記実情に鑑がみてなされ
たものであり、従って本発明の目的は、従来の技術に内
在する上記諸課題を解決し、電源コントロール部に対し
て初期設定をし、その設定条件に合わせて電源コントロ
ール部がＣＰＵの電源モードに合わせて自動的に周辺機
器の電源コントロールおよびシステムクロック周波数な
どをコントロールすることを可能とした新規な省電力電
源回路を提供することにある。
【００２８】また本発明の他の目的は、周辺機器の動作
状態を電源コントロール部が監視し、状態に応じて周辺
の機器の電源コントロール、及びシステムクロック周波
数のコントロールを行うことを可能とした新規な省電力
電源回路を提供することにある。
【００２９】
【課題を解決するための手段】上記目的を達成するため
に、本発明では第１の発明としては、ＣＰＵに電源モー
ドのステータスを出力する機構を持たせる。
【００３０】このステータスをもとに電源コントロール
部に与えられた初期設定値とＣＰＵの動作状態をもと
に、周辺回路および周辺機器の電源コントロール、及び
クロック周波数のコントロールを行い全体の消費電力を
抑える。
【００３１】本発明による第２の発明としては、ＣＰＵ
に外部信号により電源モードを移行する機構を持たせ
て、周辺回路および周辺機器に設けた電源コントロール
部からの要求信号に応じて、ＣＰＵの電源モードをコン
トロールする。
【００３２】周辺の電源コントロール部では周辺の動作
状態から予め設定された値に従って、周辺回路および周
辺機器の電源コントロール、及びクロック周波数を変化
させ全体の消費電力を抑える。
【００３３】または、電源コントロール部の設定値を変
えられるようにしておき、外部接続機器の種類に応じて
周辺回路および周辺機器の電源コントロール、及びクロ
ック周波数を変化させ全体の消費電力を抑える。
【００３４】
【実施例】以下に本発明をその好ましい各実施例につい
て図面を参照しながら詳細に説明する。
【００３５】本発明では第１、第２の発明と共にＣＰＵ
自体に自分の消費電力をコントロールするための電源モ
ードを持っており、このモードを変えることでＣＰＵの
電力消費に関する内部状態が変化するものとする。
【００３６】第１に、ＣＰＵの電源モードを変化させる
ことで、周辺の回路または周辺機器をコントロールする
手段について説明する。
【００３７】まず、第１の発明におけるＣＰＵと周辺を
含んだ全体ブロック構成を図１、図２に示す。
【００３８】図１は、第１の発明による第１の実施例を
示し、ＣＰＵ部と周辺部のバスが同一バス上にある場合
についての本第１の発明におけるブロック構成を示して
おり、図２は、第１の発明による第２の実施例を示し、
ＣＰＵ部と周辺部のバスが分けられている場合について
の本第１の発明におけるブロック構成を示している。
【００３９】前者、即ち第１の発明による第１の実施例
は、主に廉価な低ビットのバス幅しか持たない、マイク
ロコンピュータなどに採用されており、後者、即ち第１
の発明による第２の実施例は主にＤＳＰやＣＩＳＣ、Ｒ
ＩＳＣ系のＣＰＵなどに採用されている。
【００４０】本発明における効果は、ＣＰＵに設けられ
た電源コントロール部と周辺部に設けられた電源コント
ロール部の相互関係のみによって成り立つために、デー
タをアクセスするバスの方式には依存しない。
【００４１】そのために、どちらのバス方式でも変わら
ないので、この中では前者、即ち第１の発明による第１
の実施例について説明を行う。
【００４２】図１において、ＣＰＵ部１は、本発明に使
用されるＣＰＵを表しており、命令解読、演算、レジス
タ制御を行うＣＰＵ演算処理部１１、演算レジスタ１
２、汎用レジスタ、プログラマブルカウンタ、ステータ
スレジスタ、命令レジスタ等を含む各種コントロールレ
ジスタ１３の他に、ＣＰＵ部１の電源モードの設定及び
制御を行う電源モード制御レジスタ１４で構成されてい
る。
【００４３】電源モード制御レジスタ１４は、例えば図
３に示されるように構成され、ＣＰＵ演算処理部１１か
らの電源コントロールに関する制御情報を受け取るレジ
スタ１４０１と、このレジスタ１４０１の設定値によ
り、ＣＰＵ演算処理部１１の内部で使用するクロックの
周波数を変化させるクロック制御部１４０２と、ＣＰＵ
演算処理部１１の内部ブロックの電源投入及び切断を行
う内部電源制御部１４０３、及びレジスタ１４０１の設
定値から、ＣＰＵ内部が現在どの電源状態にあるか判定
し、内部状態をＣＰＵ外部に知らせる、ＣＰＵ内部状態
出力機構１４０４からなる。
【００４４】図２の電源モード制御レジスタ５４も電源
モード制御レジスタ１４と同様の機能を有している。
【００４５】各部はＭＡＩＮＡＢＵＳ（主アドレスバ
ス）３、ＭＡＩＮＤＢＵＳ（主データバス）４に接続さ
れており、ＣＰＵ演算処理部１１は、各種コントロール
レジスタ１３内の命令レジスタより出力されるＣＰＵ演
算処理部１１に対する命令を解読して様々な演算処理を
行う。
【００４６】この命令レジスタの中に電源モードを設定
する記述があった場合には、ＣＰＵ演算処理部１１は電
源モード制御レジスタ１４にＣＰＵモードを設定する。
ＣＰＵはこのモードに合わせて各種電源モードに入ると
共に外部に電源モードのステータス信号を出力する。
【００４７】周辺部２は、本発明を使用する際に接続さ
れる周辺部の回路、周辺回路Ａ２１、周辺回路Ｂ２２、
周辺回路ｎ２３、及び周辺部の機器、周辺機器Ａ２４、
周辺回路Ｂ２５、周辺回路ｍ２６、そしてこれらの周辺
回路、周辺機器の電源またはクロックを制御する電源コ
ントロールブロック２７から構成される。
【００４８】電源コントロールブロック２７は、例えば
図４に示されるように構成され、電源モード制御レジス
タ１４から出力されるステータスを解析する電源モード
解析部２７０１と、この解析結果から周辺回路の電源を
切断及び投入する優先順位を決定する優先順位決定部
（周辺回路）２７０２、及び周辺回路の電源を入り切り
するスイッチの役割を果たす周辺回路電源制御部２７０
３、周辺回路と同様に周辺機器に対して優先順位を決定
する優先順位決定部（周辺機器）２７０４、周辺機器電
源制御部２７０５からなる。
【００４９】図２の電源コントロールブロック６７も電
源コントロールブロック２７と同様の機能を有してい
る。
【００５０】電源コントロールブロック２７は、電源モ
ード制御レジスタ１４より出力される電源モードステー
タスをもとに初期設定で決められた“ＯＮ”、“ＯＦ
Ｆ”情報を周辺回路２１〜２３、周辺機器２４〜２６等
の各周辺ブロックに出力する。各周辺ブロックの電源端
子には図５に示されるような電子スイッチにより電力が
供給されている。
【００５１】電源コントロールブロック２７は、この電
子スイッチのコントロール端子１０３に“ＯＮ”、“Ｏ
ＦＦ”のコントロール信号を与え、供給電源端子１０２
から供給される入力電力を、電源出力１０４の出力端子
に出力するかどうかをコントロールする。
【００５２】ここでＣＰＵの電源モードを次のように定
義する。 ・Ｆｕｌｌ・・・ＣＰＵの機能の全てが動作することが
可能な状態 ・Ｄｏｗｎ・・・ＣＰＵのクロックスピードを落として
動作している状態、ＣＰＵに対する割り込みで“Ｆｕｌ
ｌ”状態になる ・Ｓｌｅｅｐ・・割り込み以外は停止していル状態、割
り込みで“Ｆｕｌｌ”状態となる ・Ｄｉｅ・・・・ＣＰＵ完全停止、リセット信号で立ち
上がる 電源モードの遷移状態を図６に示す。
【００５３】それぞれのモードの消費電力は次のように
なっている。
【００５４】Ｆｕｌｌ＞Ｄｏｗｎ＞Ｓｌｅｅｐ＞Ｄｉｅ またＦｕｌｌ状態に遷移する時間は次のようになってい
る。
【００５５】Ｄｏｗｎ＜Ｓｌｅｅｐ＜Ｄｉｅ また、この場合にはＣＰＵ電源モードステータスとして
外部に２ｂｉｔ出力する。
【００５６】周辺側についてはＣＰＵの電源モードをも
とに“Ｆｕｌｌ”１１０、“Ｄｏｗｎ”１１１、“Ｓｌ
ｅｅｐ”１１２、“Ｄｉｅ”１１３のそれぞれの場合の
動作状態をまず決める。
【００５７】一例を次に示す。
【００５８】“Ｆｕｌｌ”の場合には、ＣＰＵの全ての
機能が使えるために、周辺回路２１〜２３、周辺機器２
４〜２６のすべての周辺ブロックを動作状態とする。
【００５９】“Ｄｏｗｎ”の場合には、ＣＰＵがクロッ
クを落として動作しているために、ＣＰＵのクロックに
よるノイズの影響を受ける無線等の送受信時に使用す
る。
【００６０】“Ｓｌｅｅｐ”の場合には、ＣＰＵが割り
込み以外に受け付けない状態になっているために、周辺
も動作停止状態にしておく。
【００６１】スイッチ、タイマ、タッチパネル等の外部
入力をトリガとしてモードを遷移させる。
【００６２】“Ｄｉｅ”はＣＰＵが完全に停止している
状態である。
【００６３】この“Ｄｉｅ”状態の時に、ＣＰＵなしで
も動作できる周辺ブロックだけ生かしておく。
【００６４】例えば、カレンダクロック等でアラーム機
能を待たせた場合には、ある日時の予定に対しアラーム
を鳴らすといったことをする。
【００６５】この場合には予定時刻になったら、カレン
ダクロックがＣＰＵをリセットし直すことで、ＣＰＵを
動作させる。ＣＰＵは立ち上がった時点でカレンダクロ
ックのステータスに従ってアラームに対する動作を行
う。
【００６６】このようにＣＰＵの電源モードに対して周
辺の状態を割り当てておき、ＣＰＵの電源モード制御レ
ジスタ１４を操作し、変化させることで周辺のモードも
変化させる。
【００６７】次に第２の発明として、周辺回路、および
周辺機器の電源状態によってＣＰＵの電源モードをコン
トロールする手段、及び周辺の電源コントロールする手
段について説明する。
【００６８】第２の発明による第１、第２の実施例にお
けるＣＰＵと周辺を含んだ全体ブロック構成を図７、図
８に示す。
【００６９】図７は第２の発明による第１の実施例を示
し、ＣＰＵ部と周辺部のバスが同一バス上にある場合に
ついての本発明におけるブロック構成図であり、図８は
第２の発明による第２の実施例を示し、ＣＰＵ部と周辺
部のバスが分けられている場合についての本発明におけ
るブロック構成図である。
【００７０】図７、図８のそれぞれのブロックの機能は
図１、図２と同じ機能を持ち、電源モード制御入力１２
０４と電源コントロールブロック１２１７、電源モード
制御入力１３０４、電源コントロールブロック１３１７
が図１、図２と機能が異なっている。
【００７１】図７の電源モード制御入力１２０４は、図
９に示されるように構成され、周辺部に存在する電源モ
ードコントロールブロック１２１７からのステータス信
号を受けこれを解析する電源モード解析部１２０４０１
と、この解析部の結果からＣＰＵ内部で使用するシステ
ムクロック等の周波数の制御を行うクロック制御部１２
０４０２、ＣＰＵ内部ブロックの電源投入及び切断を行
う内部電源制御部１２０４０３、電源モード解析部１２
０４０１の解析結果からＣＰＵの電源モードが現在どの
状態にあるかを示す電源モードステータスレジスタ１２
０４０４からなる。電源モードステータスレジスタ１２
０４０４の値をＣＰＵ演算処理部１２０１が読み出すこ
とで、現在の自分の電源状態を知ることができる。
【００７２】図８の電源モード制御入力１３０４も電源
モード制御入力１２０４と同様の機能を有している。
【００７３】図７における電源コントロールブロック１
２１７は、図１０に示されている如く、周辺回路・周辺
機器の電源投入・切断の情報を書き込むレジスタ１２１
７０１と、このレジスタ１２１７０１の値から、周辺部
の各ブロックに供給する電源の投入・切断を行うスイッ
チの役割を果たす周辺回路電源制御部１２１７０１、周
辺機器電源制御１２１７０３からなり、この各々の電源
制御の状態から周辺部の電源の内部状態を外部に知らせ
ることのできる周辺部内部状態出力機構１２１７０４を
有している。
【００７４】周辺部内部状態出力機構１２１７０４のス
テータスは電源モード制御入力で参照することができ、
ＣＰＵ部はこのステータスからＣＰＵ内部の電源モード
を決定する。
【００７５】図８の電源コントロールブロック１３１７
も電源コントロールブロック１２１７と同様の機能を有
している。
【００７６】電源モード制御入力１２０４、１３０４は
外部入力信号によりＣＰＵの電源状態等の内部状態を変
化させられる。電源コントロールブロック１２１７、１
３１７は周辺回路１２１１〜１２１３、１３１１〜１３
１３、周辺機器１２１４〜１２１６、１３１４〜１３１
６の電源状態を変化させるレジスタであり、このレジス
タに電源状態を書き込むことでこれらの各周辺ブロック
の電源“ＯＮ”、“ＯＦＦ”を行う。
【００７７】または初期設定において予め上記周辺回
路、周辺機器等の周辺部のステータス状態を決めてお
き、これらの周辺部の動作終了信号をもとに、この終了
信号のパターンによって電源コントロールレジスタのコ
ントロール状態を変化できるように設定しておく。
【００７８】このようにすれば、外部機器の状態により
自動的に各部の電源状態を変化させることができる。
【００７９】例として周辺回路１２１１〜１２１３、１
３１１〜１３１３、周辺機器１２１４〜１２１６、１３
１４〜１３１６等の周辺部は次のような入出力機能を持
っているとする。
【００８０】・ボタンスイッチ ・ディスプレイ ・電話（無線） ・カレンダクロック 電源の状態を中心とした周辺部の遷移状態の例を図１１
に示す。
【００８１】図１１では、各種演算等を行っている“Ｆ
ｕｌｌ”の状態、無線の送受信を行っている“無線送受
信”状態、ある一定時間何も入力がない場合の省電力モ
ードである“ディスプレイオフ”、全体の動作は停止し
ており、カレンダ−クロックのアラームの発生を持って
いる状態である“カレンダ−アラーム信号”待ちの各状
態と遷移をそれぞれ示している。
【００８２】それぞれの状態は表１に示すきかっけで遷
移を行う。
【００８３】
【表１】
【００８４】このような状態が存在する場合には、電源
モードコントロール信号は２ｂｉｔ必要とする。
【００８５】動作の仕方を次に示す。
【００８６】まず、周辺チップの電源コントロールブロ
ック１２１７、１３１７を自分の目的のモードに設定す
る。
【００８７】電源コントロールブロック１２１７、１３
１７は周辺の各ブロックの状態を変更するとともの電源
モードコントロール信号のステータスを変化させる。
【００８８】ＣＰＵブロック１２０、１３０は、この信
号を電源モード制御入力１２０４、１３０４で受けステ
ータスに合わせ、ＣＰＵの内部モードを変化させる。
【００８９】ＣＰＵの内部モードは図６と同じような状
態を持っているものとし、コントロール信号により各状
態に遷移する。
【００９０】
【発明の効果】以上説明したように、本発明によれば、
ＣＰＵの電源モードと周辺機器の電源モードを合わせる
ことで、ＣＰＵを主体とした場合にはＣＰＵに適した電
源モードと周辺のコントロールができ、周辺を主体とし
た場合には周辺の電源状態に合わせてＣＰＵの電源モー
ドを作ることで、効率的に省電力を行なうことができ
る。
【図面の簡単な説明】
【図１】第１の発明による第１の実施例を示し、本発明
をＣＰＵを主体とした単一バスの場合に適用した全体ブ
ロック構成図である。
【図２】第１の発明による第２の実施例を示し、本発明
をＣＰＵを主体とした複合バスの場合に適用した全体ブ
ロック構成図である。
【図３】図１に示した電源モード制御レジスタの具体例
を示す機能ブロック構成図である。
【図４】図１に示した電源コントロールブロックの具体
例を示す機能ブロック構成図である。
【図５】本発明における電源用電子スイッチの構成例を
示す回路図である。
【図６】本発明におけるＣＰＵを主体とした電源モード
の遷移の例を示す図である。
【図７】第２の発明による第１の実施例を示し、本発明
を周辺を主体とした単一バスの場合に適用した全体ブロ
ック構成図である。
【図８】第２の発明による第２の実施例を示し、本発明
を周辺を主体とした複合バスの場合に適用した全体ブロ
ック構成図である。
【図９】図７に示した電源モード制御入力の具体例を示
す機能ブロック構成図である。
【図１０】図７に示した電源コントロールブロックの具
体例を示す機能ブロック構成図である。
【図１１】本発明における周辺を主体とした電源モード
の遷移の例を示す図である。
【符号の説明】 １、５、１２０、１３０…ＣＰＵ部 ２、６、１２１、１３１…周辺部 ３、８、１２２、１３２…ＭＡＩＮＡＢＵＳ ４、９、１２３、１３３…ＭＡＩＮＤＢＵＳ ７、１３６…バス幅変換部 １０、１３４…ＰＥＲＩＦＥＲＡＬＡＢＵＳ １１′、１３５…ＰＥＲＩＦＥＲＡＬＤＢＵＳ １４、５４…電源モード制御レジスタ ２７、６７、１２１７、１３１７…電源コントロールブ
ロック １２０４、１３０４…電源モード制御入力

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 ＣＰＵと周辺装置とを有し、前記ＣＰＵ
    は内部電源の状態を設定できるレジスタと、該レジスタ
    に設定された設定値により内部電源の状態を変化させる
    機構とを持ち、その変化した状態を外部に知らせること
    ができる出力機構を備え、 前記周辺装置の周辺回路、及び周辺機器は前記ＣＰＵの
    外部に出力されたステータス信号により、該周辺装置の
    電源状態、及びクロック状態を変化させる制御手段を有
    する、 ことを特徴とした省電力電源回路。
  2. 【請求項２】 前記レジスタ、前記内部電源の状態を変
    化させる機構及び前記出力機構は電源モード制御レジス
    タであり、前記制御手段は電源コントロールブロックで
    あって、前記電源モード制御レジスタにより該電源コン
    トロールブロックが制御されることを更に特徴とする請
    求項１に記載の省電力電源回路。
  3. 【請求項３】 ＣＰＵと周辺装置とを有し、該周辺装置
    は周辺の各回路、及び機器の電源状態、またはクロック
    周波数を変化させる電源コントロールブロックを持ち、
    該電源コントロールブロックの設定値により前記周辺装
    置の電源状態を変化させる機構を持ち、 前記ＣＰＵは前記電源コントロールブロックから出力さ
    れる外部入力信号により、該ＣＰＵの内部の電源状態を
    変化させることのできる機構を有し、 前記ＣＰＵ及び周辺装置の組み合わせで該周辺装置の動
    作状態から、該周辺装置に与える電力を供給したり、切
    断したりする、 ことを特徴とした省電力電源回路。
  4. 【請求項４】 前記ＣＰＵ内部の電源状態を変化させる
    ことのできる機構は電源モード制御入力手段であり、該
    電源モード制御入力手段の内容は前記電源コントロール
    ブロックに設定されたデータにより制御されることを更
    に特徴とする請求項３に記載の省電力電源回路。
  5. 【請求項５】 前記周辺装置に電源コントロールブロッ
    クを存在させ、周辺の前記周辺装置の各ブロックのステ
    ータス信号から前記電源コントロールブロックが、電源
    接続状態の最適化を行い、各周辺ブロック、及びＣＰＵ
    の電源を制御し、周辺装置に与える電力を供給したり、
    切断したりすることを更に特徴とする請求項１または３
    のいずれか一項に記載の省電力電源回路。
  6. 【請求項６】 外部信号によりプログラム可能な電源コ
    ントロールブロックを持ち、該電源コントロールブロッ
    クに対し設定値を変えることで、各ブロックに対する電
    源の接続状態を変化させ、前記周辺装置及び前記ＣＰＵ
    に与える電力を供給したり、切断したりすることを更に
    特徴とする請求項１、３、５のいずれか一項に記載の省
    電力電源回路。
  7. 【請求項７】 前記ＣＰＵと前記周辺装置のバスが同一
    バス上にあることを更に特徴とする請求項１または３の
    いずれか一項に記載の省電力電源回路。
  8. 【請求項８】 前記ＣＰＵと前記周辺装置のバスが分け
    られることを更に特徴とする請求項１または３のいずれ
    か一項に記載の省電力電源回路。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6826705B2 (en) 2000-12-13 2004-11-30 Matsushita Electric Industrial Co., Ltd. Power control device for processor
JP2007200221A (ja) * 2006-01-30 2007-08-09 Toshiba Corp 電子機器
US7340623B2 (en) 2003-03-10 2008-03-04 Matsushita Electric Industrial Co., Ltd. Power-save computing apparatus and method, a power-save computing program and a program product
JP2008165535A (ja) * 2006-12-28 2008-07-17 Fujitsu Ltd 電源制御回路，電源制御装置，電源制御システム，および情報処理装置

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3689549B2 (ja) * 1997-02-17 2005-08-31 キヤノン株式会社 情報処理装置及びその状態管理方法
KR100215849B1 (ko) * 1997-02-28 1999-08-16 구본준 파워 서스팬드 처리장치
US5919264A (en) * 1997-03-03 1999-07-06 Microsoft Corporation System and method for using data structures to share a plurality of power resources among a plurality of devices
JPH10307653A (ja) * 1997-05-09 1998-11-17 Toshiba Corp コンピュータシステムおよびサウンドコントローラ並びにそれらに適用されるパワーダウン制御方法
KR200215119Y1 (ko) * 1997-12-01 2001-03-02 윤종용 절전동작모드를위한기준신호발생회로를구비하는전원공급장치
US6134666A (en) * 1998-03-12 2000-10-17 Cisco Technology, Inc. Power supervisor for electronic modular system
US6256682B1 (en) * 1998-05-06 2001-07-03 Apple Computer, Inc. Signaling of power modes over an interface bus
JP2000020187A (ja) * 1998-07-07 2000-01-21 Fujitsu Ltd 情報処理装置及び電力制御方法並びに記録媒体
US6304823B1 (en) 1998-09-16 2001-10-16 Microchip Technology Incorporated Microprocessor power supply system including a programmable power supply and a programmable brownout detector
US7225088B2 (en) * 1998-09-16 2007-05-29 Microchip Technology Incorporated Programmable power supply and brownout detector for electronic equipment
JP2000148310A (ja) * 1998-11-04 2000-05-26 Nec Yonezawa Ltd 携帯用情報機器の選択型電源供給システム
US6272642B2 (en) * 1998-12-03 2001-08-07 Intel Corporation Managing a system's performance state
JP2001069666A (ja) * 1999-08-26 2001-03-16 Fujitsu Ltd 電子装置及び回路ボード
JP3496589B2 (ja) * 1999-09-21 2004-02-16 日本電気株式会社 情報処理装置
US7000078B1 (en) * 1999-10-01 2006-02-14 Stmicroelectronics Ltd. System and method for maintaining cache coherency in a shared memory system
KR100603926B1 (ko) 1999-10-25 2006-07-24 삼성전자주식회사 여러 전원 관리 상태를 갖는 컴퓨터 시스템을 위한 전원 공급 제어 회로 및 그의 제어 방법
US6748545B1 (en) * 2000-07-24 2004-06-08 Advanced Micro Devices, Inc. System and method for selecting between a voltage specified by a processor and an alternate voltage to be supplied to the processor
US6996727B1 (en) * 2000-08-28 2006-02-07 Cypress Semiconductor Corp. Power supply for universal serial bus interface with programmable bus pullup resistor
KR100371181B1 (ko) * 2000-11-28 2003-02-06 엘지전자 주식회사 휴대용 기기의 절전방법
JP3888070B2 (ja) * 2001-02-23 2007-02-28 株式会社ルネサステクノロジ 消費電力制御インタフェースを有する論理回路モジュール及び該モジュールを記憶した記憶媒体
US6865683B2 (en) * 2001-05-21 2005-03-08 Microsoft Corporation System and method for powering down a mobile device
US7103788B1 (en) 2001-10-31 2006-09-05 Microsoft Corporation Selective suspension of bus devices
FI115562B (fi) 2002-03-27 2005-05-31 Nokia Corp Menetelmä ja järjestelmä tehonkulutuksen määrittämiseksi elektroniikkalaitteen yhteydessä ja elektroniikkalaite
US6901523B2 (en) * 2002-06-14 2005-05-31 Dell Products L.P. Method and apparatus for information handling system sleep regulation
EP1445684A1 (en) * 2003-02-04 2004-08-11 Culture.com Technology (Macau) Ltd Energy-saving electronic device and energy-saving method for use with same
JP2005011166A (ja) 2003-06-20 2005-01-13 Renesas Technology Corp 情報処理装置
US8237386B2 (en) * 2003-08-15 2012-08-07 Apple Inc. Methods and apparatuses for operating a data processing system
US7134029B2 (en) * 2003-11-06 2006-11-07 International Business Machines Corporation Computer-component power-consumption monitoring and control
TWI248568B (en) * 2004-05-24 2006-02-01 Avision Inc Power-saving system of computer peripheral apparatus
US20080056051A1 (en) * 2006-08-31 2008-03-06 Peter Mayer Memory with memory banks and mode registers and method of operating a memory
US8028195B2 (en) * 2007-12-18 2011-09-27 International Business Machines Corporation Structure for indicating status of an on-chip power supply system
US7917806B2 (en) * 2007-12-18 2011-03-29 International Business Machines Corporation System and method for indicating status of an on-chip power supply system
US8312299B2 (en) * 2008-03-28 2012-11-13 Packet Digital Method and apparatus for dynamic power management control using serial bus management protocols
TW201009562A (en) * 2008-08-18 2010-03-01 Asustek Comp Inc Computer with power-saving state control and control method thereof
US8769329B1 (en) * 2011-08-19 2014-07-01 Integrated Device Technology, Inc. Power management system and method for peripheral devices
CN104063014A (zh) * 2013-03-22 2014-09-24 纬创资通股份有限公司 便携式计算机设备
US20140330989A1 (en) * 2013-05-01 2014-11-06 International Business Machines Corporation Intelligent Power Strip
JP6877901B2 (ja) * 2016-07-04 2021-05-26 キヤノン株式会社 情報処理装置、情報処理方法およびプログラム

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60254487A (ja) * 1984-05-30 1985-12-16 Mitsubishi Electric Corp 半導体集積回路
US4785406A (en) * 1986-09-17 1988-11-15 Advanced Micro Devices, Inc. Quad exchange power controller
JPH02201516A (ja) * 1989-01-31 1990-08-09 Toshiba Corp パワーセーブ方式
US5218704A (en) * 1989-10-30 1993-06-08 Texas Instruments Real-time power conservation for portable computers
JPH0648454B2 (ja) * 1990-09-17 1994-06-22 株式会社ピーエフユー 省電力制御装置
JPH04130510A (ja) * 1990-09-21 1992-05-01 Hitachi Ltd 情報処理装置の省電力方式
US5230074A (en) * 1991-01-25 1993-07-20 International Business Machines Corporation Battery operated computer power management system
JPH05324139A (ja) * 1992-01-16 1993-12-07 Intel Corp Ｍｃｕのパワーダウン制御方式
US5632038A (en) * 1994-02-22 1997-05-20 Dell Usa, L.P. Secondary cache system for portable computer
US5625807A (en) * 1994-09-19 1997-04-29 Advanced Micro Devices System and method for enabling and disabling a clock run function to control a peripheral bus clock signal
US5606704A (en) * 1994-10-26 1997-02-25 Intel Corporation Active power down for PC card I/O applications

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6826705B2 (en) 2000-12-13 2004-11-30 Matsushita Electric Industrial Co., Ltd. Power control device for processor
US7584367B2 (en) 2000-12-13 2009-09-01 Panasonic Corporation Power control device for processor
US8041965B2 (en) 2000-12-13 2011-10-18 Panasonic Corporation Power control device for processor
US8645727B2 (en) 2000-12-13 2014-02-04 Panasonic Corporation Power control device for processor
US9250670B2 (en) 2000-12-13 2016-02-02 Socionext Inc. Power control device for processor
US9507396B2 (en) 2000-12-13 2016-11-29 Socionext Inc. Power control device for processor
US7340623B2 (en) 2003-03-10 2008-03-04 Matsushita Electric Industrial Co., Ltd. Power-save computing apparatus and method, a power-save computing program and a program product
JP2007200221A (ja) * 2006-01-30 2007-08-09 Toshiba Corp 電子機器
JP2008165535A (ja) * 2006-12-28 2008-07-17 Fujitsu Ltd 電源制御回路，電源制御装置，電源制御システム，および情報処理装置
US7992012B2 (en) 2006-12-28 2011-08-02 Fujitsu Limited Power source control circuit, power source control device, power source control system, and information processing device

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