JPH0831465B2 - バイポ−ラトランジスタの形成方法 - Google Patents
バイポ−ラトランジスタの形成方法Info
- Publication number
- JPH0831465B2 JPH0831465B2 JP61230593A JP23059386A JPH0831465B2 JP H0831465 B2 JPH0831465 B2 JP H0831465B2 JP 61230593 A JP61230593 A JP 61230593A JP 23059386 A JP23059386 A JP 23059386A JP H0831465 B2 JPH0831465 B2 JP H0831465B2
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- Japan
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- layer
- opening
- region
- semiconductor layer
- insulating layer
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Description
【発明の詳細な説明】 〔概要〕 バイポーラトランジスタの寄生容量、寄生抵抗を減ら
して動作速度を向上するためのエミッタベース容量（C
EB）、ベースコレクタ容量（CBC）、コレクタ基板容量
（CCS）、内部ベース抵抗（Rb0）、外部ベース抵抗（R
bb）を低減する方法として、選択エピタキシャル成長と
多結晶半導体層の酸化による膜厚の増大、すなわち酸化
による多結晶半導体層の開口幅の減少を利用した工程を
提起する。
して動作速度を向上するためのエミッタベース容量（C
EB）、ベースコレクタ容量（CBC）、コレクタ基板容量
（CCS）、内部ベース抵抗（Rb0）、外部ベース抵抗（R
bb）を低減する方法として、選択エピタキシャル成長と
多結晶半導体層の酸化による膜厚の増大、すなわち酸化
による多結晶半導体層の開口幅の減少を利用した工程を
提起する。
本発明は高速バイポーラトランジスタの形成方法に関
する。
する。
バイポーラトランジスタはMOSトランジスタに比し高
速素子であるため、高速の論理集積回路、記憶集積回
路、線型集積回路等に多く利用されている。
速素子であるため、高速の論理集積回路、記憶集積回
路、線型集積回路等に多く利用されている。
バイポーラトランジスタの高速性を実現するために、
前記のCEB、CBC、CCS、Rb0、Rbb等を低減する試みが種
々行われているが、ここでは従来例として通常の構造の
トランジスタについて説明する。
前記のCEB、CBC、CCS、Rb0、Rbb等を低減する試みが種
々行われているが、ここでは従来例として通常の構造の
トランジスタについて説明する。
第２図は従来例によるバイポーラトランジスタの断面
図である。
図である。
図において、21はｐ型の半導体基板、22はn+型の高不
純物濃度の埋込層、23はｎ型エピタキシャル成長層でコ
レクタ領域を構成し、24はｐ型の素子分離領域、25はｐ
型の不純物導入層でベース領域を構成し、26はｎ型の不
純物導入層でエミッタ領域を構成し、27はn+型のコレク
タコンタクト領域、28,29,30は導電層よりなり、それぞ
れコレクタ、ベース、エミッタ電極を構成し、31は絶縁
層である。
純物濃度の埋込層、23はｎ型エピタキシャル成長層でコ
レクタ領域を構成し、24はｐ型の素子分離領域、25はｐ
型の不純物導入層でベース領域を構成し、26はｎ型の不
純物導入層でエミッタ領域を構成し、27はn+型のコレク
タコンタクト領域、28,29,30は導電層よりなり、それぞ
れコレクタ、ベース、エミッタ電極を構成し、31は絶縁
層である。
このような構造のトランジスタにおいては、通常エピ
タキシャル成長層23の底面と表面間にパターンシフトが
存在するため、リソグラフィ工程の目合わせ用の別のマ
ークを形成する等の必要があった。
タキシャル成長層23の底面と表面間にパターンシフトが
存在するため、リソグラフィ工程の目合わせ用の別のマ
ークを形成する等の必要があった。
また、ベース電極29とエミッタ電極30間の絶縁距離を
確保するため、ベース領域25はエミッタ領域26よりかな
り大きくしなければならない。しかしトランジスタ作用
にあずかる真性トランジスタ領域（動作領域）はエミッ
タ領域26の直下の領域のみで、それ以外の領域はベース
電極引出し用のものであり、高速化のためにはその大き
さはできるだけ小さいことが望ましい。
確保するため、ベース領域25はエミッタ領域26よりかな
り大きくしなければならない。しかしトランジスタ作用
にあずかる真性トランジスタ領域（動作領域）はエミッ
タ領域26の直下の領域のみで、それ以外の領域はベース
電極引出し用のものであり、高速化のためにはその大き
さはできるだけ小さいことが望ましい。
従来例によるバイポーラトランジスタにおいては、 （１） ベース領域を機能的に必要とする大きさより大
きくしなければならず、高集積化の制約となり、さらに
動作速度を制限する。
きくしなければならず、高集積化の制約となり、さらに
動作速度を制限する。
（２） エピタキシャル成長層の底面と表面間のパター
ンシフトが存在するため、パターンの微細加工を阻害し
ていた。
ンシフトが存在するため、パターンの微細加工を阻害し
ていた。
等の欠点を有し、高速、高集積バイポーラトランジス
タの形成を困難にしていた。
タの形成を困難にしていた。
上記の問題点の解決は、一導電型半導体層のコレクタ
領域上に他導電型半導体層のベース領域を形成し、 該ベース領域上に耐酸化絶縁層を形成し、該耐酸化絶
縁層を覆って多結晶半導体層を成長し、該多結晶半導体
層を開口して該耐酸化絶縁層を露出し、 該多結晶半導体層の開口部を酸化して開口幅を狭く
し、該開口部より該耐酸化絶縁層をエッチングし、該耐
酸化絶縁層を開口してベース領域を露出し、 該開口部に選択成長により一導電型半導体層を埋め込
んでエミッタ領域を形成する工程 を含むバイポーラトランジスタの形成方法により達成さ
れる。
領域上に他導電型半導体層のベース領域を形成し、 該ベース領域上に耐酸化絶縁層を形成し、該耐酸化絶
縁層を覆って多結晶半導体層を成長し、該多結晶半導体
層を開口して該耐酸化絶縁層を露出し、 該多結晶半導体層の開口部を酸化して開口幅を狭く
し、該開口部より該耐酸化絶縁層をエッチングし、該耐
酸化絶縁層を開口してベース領域を露出し、 該開口部に選択成長により一導電型半導体層を埋め込
んでエミッタ領域を形成する工程 を含むバイポーラトランジスタの形成方法により達成さ
れる。
前記コレクタ領域が、基板上に絶縁層を被着し、トラ
ンジスタ形成領域の該絶縁層を開口し、該開口部に選択
成長により一導電型半導体層を埋め込んで形成され、か
つ、前記ベース領域が、該コレクタ領域を覆って基板全
面に他導電型半導体層をエピタキシャル成長して形成さ
れる場合は、一層効果的である。
ンジスタ形成領域の該絶縁層を開口し、該開口部に選択
成長により一導電型半導体層を埋め込んで形成され、か
つ、前記ベース領域が、該コレクタ領域を覆って基板全
面に他導電型半導体層をエピタキシャル成長して形成さ
れる場合は、一層効果的である。
本発明はつぎの作用を利用して高速化をはかったもの
である。
である。
（１） 多結晶半導体層の酸化による体積の膨張を利用
して、エミッタ領域形成用開口部のマスク寸法より開口
幅を小さく形成することにより、非常に微細なエミッタ
領域が形成できる。従ってCEB、Rb0が低減される。
して、エミッタ領域形成用開口部のマスク寸法より開口
幅を小さく形成することにより、非常に微細なエミッタ
領域が形成できる。従ってCEB、Rb0が低減される。
（２） エミッタ領域の寸法が小さいことに合わせてベ
ース領域の寸法が小さくなり、CBC、Rbbが低減する。
ース領域の寸法が小さくなり、CBC、Rbbが低減する。
（３） 選択エピタキシャルを用いて、微細な開口部に
コレクタ領域を形成するためCCSが低減する。
コレクタ領域を形成するためCCSが低減する。
以上のように、微細エミッタ領域が形成でき、かつベ
ースコンタクトをベース領域の側壁より引出すことがで
き、ベース領域を必要最低限度に小さく形成することが
できるため、寄生容量と寄生抵抗を低減し、高速化が可
能となる。
ースコンタクトをベース領域の側壁より引出すことがで
き、ベース領域を必要最低限度に小さく形成することが
できるため、寄生容量と寄生抵抗を低減し、高速化が可
能となる。
また、通常の全面エピタキシャル工程を使用しないた
め、パターンシフトがなく、微細化加工に適したプロセ
スである。
め、パターンシフトがなく、微細化加工に適したプロセ
スである。
第１図（１）〜（５）は製造工程順に示した本発明に
よるバイポーラトランジスタの断面図である。
よるバイポーラトランジスタの断面図である。
第１図（１）において、１は半導体基板で面指数（11
1）のｐ型の珪素（Si）基板、11は層抵抗20Ω／口、厚
さ1.5μｍのn+型埋込層で、砒素イオン（As+）をエネル
ギ60KeV、ドーズ量1016cm-2で注入して形成する。
1）のｐ型の珪素（Si）基板、11は層抵抗20Ω／口、厚
さ1.5μｍのn+型埋込層で、砒素イオン（As+）をエネル
ギ60KeV、ドーズ量1016cm-2で注入して形成する。
つぎに絶縁層として基板全面に化学気相成長（CVD）
による厚さ１μｍの二酸化珪素（SiO2）層２を成長す
る。
による厚さ１μｍの二酸化珪素（SiO2）層２を成長す
る。
CVD−SiO2はモノシラン（SiH4）と一酸化窒素（NO）
の混合ガスを2Torrに減圧して800℃で熱分解して成長す
る。
の混合ガスを2Torrに減圧して800℃で熱分解して成長す
る。
つぎに、通常のリソグラフィ工程によりパターニング
して、開口幅ａが1.7μｍのコレクタ領域形成用開口部
を形成する。
して、開口幅ａが1.7μｍのコレクタ領域形成用開口部
を形成する。
つぎに、Siの選択エピタキシャル成長により開口部内
にのみ、コレクタ領域として厚さ１μｍ、キャリア濃度
５×1016cm-3のｎ−Si層３を堆積する。
にのみ、コレクタ領域として厚さ１μｍ、キャリア濃度
５×1016cm-3のｎ−Si層３を堆積する。
ここで、エピタキシャル成長時にドーピングを行いｎ
型化する。
型化する。
Siの選択エピタキシャル成長は、反応ガスとして二塩
化シラン（SiH2Cl2）とドーピングガスを用い、これを8
0Torrに減圧して1100℃で水素還元法により行う。
化シラン（SiH2Cl2）とドーピングガスを用い、これを8
0Torrに減圧して1100℃で水素還元法により行う。
つぎに、エピタキシャル−ポリSiw成長により、単結
晶Si層上には単結晶Siを、絶縁層上にはポリSiを成長さ
せる。すなわち、基板全面に通常のエピタキシャル成長
により、コレクタ領域のｎ−Si層３上にはベース領域と
して厚さ1000〜2000Åの単結晶のｐ−Si層4A、SiO2層２
上には厚さ1000〜2000Åのｐ−ポリSi層4Bを成長する。
晶Si層上には単結晶Siを、絶縁層上にはポリSiを成長さ
せる。すなわち、基板全面に通常のエピタキシャル成長
により、コレクタ領域のｎ−Si層３上にはベース領域と
して厚さ1000〜2000Åの単結晶のｐ−Si層4A、SiO2層２
上には厚さ1000〜2000Åのｐ−ポリSi層4Bを成長する。
エピタキシャル−ポリSi成長は、反応ガスとしてSiH4
を用い、これを760Torr、1050℃で熱分解して行う。
を用い、これを760Torr、1050℃で熱分解して行う。
ドープはエピタキシャル成長時に硼素（Ｂ）を１×10
18cm-3ドープするか、あるいは、エピタキシャル成長後
硼素イオン（B+）をエネルギ40KeV、ドーズ量1014cm-2
で注入する。
18cm-3ドープするか、あるいは、エピタキシャル成長後
硼素イオン（B+）をエネルギ40KeV、ドーズ量1014cm-2
で注入する。
ｐ−ポリSi層4BはさらにB+を高濃度に注入して、ベー
スコンタクト領域とする。
スコンタクト領域とする。
この際のB+の注入条件はエネルギ60KeV、ドーズ量10
16cm-2である。
16cm-2である。
第１図（２）において、CVD法により窒化珪素（Si
3N4）層を基板全面に被着し、パターニングしてベース
領域のｐ−Si層4A上に、耐酸化絶縁層として厚さ500〜1
000ÅのSi3N4層５を形成する。
3N4）層を基板全面に被着し、パターニングしてベース
領域のｐ−Si層4A上に、耐酸化絶縁層として厚さ500〜1
000ÅのSi3N4層５を形成する。
CVD−Si3N4は、SiH4とアンモニア（NH3）の混合ガス
を3Torrに減圧して800〜900℃で熱分解して成長する。
を3Torrに減圧して800〜900℃で熱分解して成長する。
つぎに、Si3N4層５を覆って、CVD法により、厚さ3000
Å、Ｂドープでキャリア濃度１×1020cm-3のｐ−ポリSi
層６と、厚さ3000ÅのSiO2層７を順次成長する。
Å、Ｂドープでキャリア濃度１×1020cm-3のｐ−ポリSi
層６と、厚さ3000ÅのSiO2層７を順次成長する。
第１図（３）において、通常のリソグラフィを用い
て、Si3N4層５上のSiO2層７とｐ−ポリSi層６を開口幅
ｂを0.5μｍに開口する。
て、Si3N4層５上のSiO2層７とｐ−ポリSi層６を開口幅
ｂを0.5μｍに開口する。
第１図（４）において、Si3N4層５をマスクにしてｐ
−ポリSi層６を熱酸化し、開口部に厚さｃが0.3μｍのS
iO2層6Aを形成する。
−ポリSi層６を熱酸化し、開口部に厚さｃが0.3μｍのS
iO2層6Aを形成する。
この際、ｐ−ポリSi層６の酸化による膨張により開口
幅の幅ｄは約0.2μｍとなる。
幅の幅ｄは約0.2μｍとなる。
酸化条件は900℃のウエット酸素（O2）で熱酸化を行
う。
う。
第１図（５）において、狭くなった開口部の底に露出
したSi3N4層５を熱燐酸（H3PO4）でエッチングして除去
してベース領域のｐ−Si層4Aを露出する。
したSi3N4層５を熱燐酸（H3PO4）でエッチングして除去
してベース領域のｐ−Si層4Aを露出する。
つぎに、開口部内に、エミッタ領域としてｎ−ポリSi
層８を成長する。
層８を成長する。
エミッタ領域のドープは例えば、As+をエネルギ100Ke
V、ドーズ量1016cm-2で注入し、1000℃でエミッタドラ
イブを行って形成する。
V、ドーズ量1016cm-2で注入し、1000℃でエミッタドラ
イブを行って形成する。
以上でトランジスタの主要部の形成を終わり、この後
は通常の工程によりエミッタ領域８の上にエミッタ電極
を、ｐ−ポリSi層６上を開口してベース電極を、n+型埋
込層11上を開口してコレクタ電極を形成する。
は通常の工程によりエミッタ領域８の上にエミッタ電極
を、ｐ−ポリSi層６上を開口してベース電極を、n+型埋
込層11上を開口してコレクタ電極を形成する。
以上詳細に説明したように本発明によれば、ベース領
域を機能的に必要十分な大きさまで縮小でき、動作速度
を向上したプレーナ型バイポーラトランジスタの形成方
法が得られる。
域を機能的に必要十分な大きさまで縮小でき、動作速度
を向上したプレーナ型バイポーラトランジスタの形成方
法が得られる。
第１図（１）〜（５）は製造工程順に示した本発明によ
るバイポーラトランジスタの断面図、 第２図は従来例によるバイポーラトランジスタの断面図
である。 図において、 １は半導体基板でｐ型のSi基板、 11はn+型埋込層、 ２は絶縁層でSiO2層、 ３はコレクタ領域でｎ−Si層、 4Aはベース領域でｐ−Si層、 4Bはｐ−ポリSi層、 ５は耐酸化絶縁層でSi3N4層、 ６はｐ−ポリSi層、 ７はSiO2層、 ８はエミッタ領域でｎ−ポリSi層 である。
るバイポーラトランジスタの断面図、 第２図は従来例によるバイポーラトランジスタの断面図
である。 図において、 １は半導体基板でｐ型のSi基板、 11はn+型埋込層、 ２は絶縁層でSiO2層、 ３はコレクタ領域でｎ−Si層、 4Aはベース領域でｐ−Si層、 4Bはｐ−ポリSi層、 ５は耐酸化絶縁層でSi3N4層、 ６はｐ−ポリSi層、 ７はSiO2層、 ８はエミッタ領域でｎ−ポリSi層 である。
Claims (2)
- 【請求項１】一導電型半導体層のコレクタ領域上に他導
電型半導体層のベース領域を形成し、 該ベース領域上に耐酸化絶縁層を形成し、該耐酸化絶縁
層を覆って多結晶半導体層を成長し、該多結晶半導体層
を開口して該耐酸化絶縁層を露出し、 該多結晶半導体層の開口部を酸化して開口幅を狭くし、
該開口部より該耐酸化絶縁層をエッチングし、該耐酸化
絶縁層を開口してベース領域を露出し、 該開口部に選択成長により一導電型半導体層を埋め込ん
でエミッタ領域を形成する工程 を含むことを特徴とするバイポーラトランジスタの形成
方法。 - 【請求項２】前記コレクタ領域が、基板上に絶縁層を被
着し、トランジスタ形成領域の該絶縁層を開口し、該開
口部に選択成長により一導電型半導体層を埋め込んで形
成され、 前記ベース領域が、該コレクタ領域を覆って基板全面に
他導電型半導体層をエピタキシャル成長して形成される ことを特徴とする特許請求の範囲第１項記載のバイポー
ラトランジスタの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61230593A JPH0831465B2 (ja) | 1986-09-29 | 1986-09-29 | バイポ−ラトランジスタの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61230593A JPH0831465B2 (ja) | 1986-09-29 | 1986-09-29 | バイポ−ラトランジスタの形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6384156A JPS6384156A (ja) | 1988-04-14 |
| JPH0831465B2 true JPH0831465B2 (ja) | 1996-03-27 |
Family
ID=16910168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61230593A Expired - Lifetime JPH0831465B2 (ja) | 1986-09-29 | 1986-09-29 | バイポ−ラトランジスタの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831465B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3172031B2 (ja) * | 1994-03-15 | 2001-06-04 | 株式会社東芝 | 半導体装置の製造方法 |
| JP5085092B2 (ja) * | 2006-10-31 | 2012-11-28 | 株式会社日立製作所 | 半導体装置およびその製造方法 |
-
1986
- 1986-09-29 JP JP61230593A patent/JPH0831465B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6384156A (ja) | 1988-04-14 |
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