JPH08314803A - ディスクキャッシュ制御装置 - Google Patents
ディスクキャッシュ制御装置Info
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- JPH08314803A JPH08314803A JP7123505A JP12350595A JPH08314803A JP H08314803 A JPH08314803 A JP H08314803A JP 7123505 A JP7123505 A JP 7123505A JP 12350595 A JP12350595 A JP 12350595A JP H08314803 A JPH08314803 A JP H08314803A
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Abstract
(57)【要約】
【目的】 不要なプリフェッチによるヒット率低下を防
ぐ。 【構成】 ディスク装置３００を制御するＤＭＡコント
ローラ１１０と、アドレスタグを格納するタグメモリ１
２０と、ブロックデータを格納するデータメモリ１３０
と、最新のラインのアクセスアドレスを格納するレジス
タＡ１４０と、最新よりも１回前のアクセスアドレスを
格納するレジスタＢ１５０と、アクセスアドレスに
“１”を加算する加算器１６０と、プリフェッチするラ
インのアクセスアドレスを比較結果が一致した場合に格
納するレジスタＣ１７０と、比較結果が一致した場合に
キャッシュアクセスコマンドの実行状態を監視し終了後
にキャッシュヒット判定を指示するプリフェッチ制御手
段１９０と、これからキャッシュコントローラ２００に
キャッシュヒット判定を指示しヒット判定結果がミスし
た場合にプリフェッチ要求を行うプリフェッチ要求手段
２１０とを備えている。
ぐ。 【構成】 ディスク装置３００を制御するＤＭＡコント
ローラ１１０と、アドレスタグを格納するタグメモリ１
２０と、ブロックデータを格納するデータメモリ１３０
と、最新のラインのアクセスアドレスを格納するレジス
タＡ１４０と、最新よりも１回前のアクセスアドレスを
格納するレジスタＢ１５０と、アクセスアドレスに
“１”を加算する加算器１６０と、プリフェッチするラ
インのアクセスアドレスを比較結果が一致した場合に格
納するレジスタＣ１７０と、比較結果が一致した場合に
キャッシュアクセスコマンドの実行状態を監視し終了後
にキャッシュヒット判定を指示するプリフェッチ制御手
段１９０と、これからキャッシュコントローラ２００に
キャッシュヒット判定を指示しヒット判定結果がミスし
た場合にプリフェッチ要求を行うプリフェッチ要求手段
２１０とを備えている。
Description
【０００１】
【産業上の利用分野】本発明はディスクキャッシュ制御
装置に関し、特にキャッシュのプリフェッチ制御に関す
る。
装置に関し、特にキャッシュのプリフェッチ制御に関す
る。
【０００２】
【従来の技術】従来のディスクキャッシュ制御装置にお
けるプリフェッチ制御は、ディスクに対するリード命令
の場合、常にプリフェッチを行うか、または、ソフトウ
ェアによりプリフェッチを行うか否かの動作モードが指
示され、さらに、プリフェッチされるデータは、キャッ
シュミス時にキャッシュミスしたラインの次のラインま
たはキャッシュミスした次のラインから複数の連続した
ラインをステージングしていた。
けるプリフェッチ制御は、ディスクに対するリード命令
の場合、常にプリフェッチを行うか、または、ソフトウ
ェアによりプリフェッチを行うか否かの動作モードが指
示され、さらに、プリフェッチされるデータは、キャッ
シュミス時にキャッシュミスしたラインの次のラインま
たはキャッシュミスした次のラインから複数の連続した
ラインをステージングしていた。
【０００３】
【発明が解決しようとする課題】従来のディスクキャッ
シュ制御装置は、常にプリフェッチを行う場合に正規の
ファンクションを妨げることが多くなり、さらに、プリ
フェッチするデータが複数の連続したラインをステージ
ングしていた場合は、キャッシュ上の有効なデータのエ
ントリに不要なデータを多くプリフェッチしてしまい、
ディスクキャッシュアクセス性能を低下させたり、キャ
ッシュヒット率を低下させるという欠点があった。
シュ制御装置は、常にプリフェッチを行う場合に正規の
ファンクションを妨げることが多くなり、さらに、プリ
フェッチするデータが複数の連続したラインをステージ
ングしていた場合は、キャッシュ上の有効なデータのエ
ントリに不要なデータを多くプリフェッチしてしまい、
ディスクキャッシュアクセス性能を低下させたり、キャ
ッシュヒット率を低下させるという欠点があった。
【０００４】また、ソフトウェアによってプリフェッチ
を行うか否かの動作モードが指示されるため、ソフトウ
ェアの負担が増えるとともに、ソフトウェア処理の非効
率化という問題があった。
を行うか否かの動作モードが指示されるため、ソフトウ
ェアの負担が増えるとともに、ソフトウェア処理の非効
率化という問題があった。
【０００５】
【課題を解決するための手段】本発明のディスクキャッ
シュ制御装置は、ディスク装置に対するソフトウェアか
らのアクセスアドレスの指示，プリフェッチ要求された
アクセスアドレスの指示，キャッシュヒット判定処理な
どのキャッシュアクセスコマンドの指示とディスクアク
セスの指示とキャッシュヒット判定結果およびプリフェ
ッチ要求の監視を制御するプロセッサと、前記プロセッ
サからの指示により前記ディスク装置とのアクセスを制
御するＤＭＡコントローラと、アドレスタグを格納する
キャッシュメモリのタグメモリと、前記ディスク装置か
ら転送されるブロックデータを格納するキャッシュメモ
リのデータメモリと、前記プロセッサがキャッシュヒッ
ト判定を指示した最新のラインのアクセスアドレスを格
納する第１のレジスタと、前記第１のレジスタに新たに
ラインのアクセスアドレスを格納する時にそれまで前記
第１のレジスタに格納されていたアクセスアドレスであ
る最新よりも１回前のアクセスアドレスを格納する第２
のレジスタと、前記第１および第２のレジスタに格納さ
れていたアクセスアドレスにそれぞれ“１”を加算する
加算器と、前記第１のレジスタに格納されているアクセ
スアドレスと前記加算器で第２のレジスタのアクセスア
ドレスに“１”を加算したアクセスアドレスとが等しい
か否かを比較する比較手段と、前記加算器で前記第１の
レジスタのアクセスアドレスに“１”を加算したプリフ
ェッチするラインのアクセスアドレスを前記比較手段に
よる比較結果が一致した場合に格納する第３のレジスタ
と、前記比較手段による比較結果に基づいてキャッシュ
アクセスコマンドの実行状態を監視およびプリフェッチ
するラインのアクセスアドレスについてキャッシュヒッ
ト判定を指示するプリフェッチ制御手段と、前記プロセ
ッサもしくは前記第３のレジスタから指示されたアクセ
スアドレスより前記タグメモリと前記データメモリのキ
ャッシュメモリアドレスとを生成しさらに前記プロセッ
サもしくは前記プリフェッチ制御手段からのキャッシュ
ヒット判定のキャッシュアクセスコマンドにより前記タ
グメモリおよび前記データメモリへのアクセス制御とキ
ャッシュヒット判定処理とキャッシュヒット判定結果の
通知とを行うキャッシュコントローラと、前記プリフェ
ッチ制御手段が前記キャッシュコントローラに前記第３
のレジスタのプリフェッチするラインのアクセスアドレ
スのキャッシュヒット判定を指示しかつそのヒット判定
結果がミスした場合に前記プロセッサにプリフェッチ要
求を行うプリフェッチ要求手段とを備えることを特徴と
する。
シュ制御装置は、ディスク装置に対するソフトウェアか
らのアクセスアドレスの指示，プリフェッチ要求された
アクセスアドレスの指示，キャッシュヒット判定処理な
どのキャッシュアクセスコマンドの指示とディスクアク
セスの指示とキャッシュヒット判定結果およびプリフェ
ッチ要求の監視を制御するプロセッサと、前記プロセッ
サからの指示により前記ディスク装置とのアクセスを制
御するＤＭＡコントローラと、アドレスタグを格納する
キャッシュメモリのタグメモリと、前記ディスク装置か
ら転送されるブロックデータを格納するキャッシュメモ
リのデータメモリと、前記プロセッサがキャッシュヒッ
ト判定を指示した最新のラインのアクセスアドレスを格
納する第１のレジスタと、前記第１のレジスタに新たに
ラインのアクセスアドレスを格納する時にそれまで前記
第１のレジスタに格納されていたアクセスアドレスであ
る最新よりも１回前のアクセスアドレスを格納する第２
のレジスタと、前記第１および第２のレジスタに格納さ
れていたアクセスアドレスにそれぞれ“１”を加算する
加算器と、前記第１のレジスタに格納されているアクセ
スアドレスと前記加算器で第２のレジスタのアクセスア
ドレスに“１”を加算したアクセスアドレスとが等しい
か否かを比較する比較手段と、前記加算器で前記第１の
レジスタのアクセスアドレスに“１”を加算したプリフ
ェッチするラインのアクセスアドレスを前記比較手段に
よる比較結果が一致した場合に格納する第３のレジスタ
と、前記比較手段による比較結果に基づいてキャッシュ
アクセスコマンドの実行状態を監視およびプリフェッチ
するラインのアクセスアドレスについてキャッシュヒッ
ト判定を指示するプリフェッチ制御手段と、前記プロセ
ッサもしくは前記第３のレジスタから指示されたアクセ
スアドレスより前記タグメモリと前記データメモリのキ
ャッシュメモリアドレスとを生成しさらに前記プロセッ
サもしくは前記プリフェッチ制御手段からのキャッシュ
ヒット判定のキャッシュアクセスコマンドにより前記タ
グメモリおよび前記データメモリへのアクセス制御とキ
ャッシュヒット判定処理とキャッシュヒット判定結果の
通知とを行うキャッシュコントローラと、前記プリフェ
ッチ制御手段が前記キャッシュコントローラに前記第３
のレジスタのプリフェッチするラインのアクセスアドレ
スのキャッシュヒット判定を指示しかつそのヒット判定
結果がミスした場合に前記プロセッサにプリフェッチ要
求を行うプリフェッチ要求手段とを備えることを特徴と
する。
【０００６】また、前記プリフェッチ制御手段は、前記
比較手段による比較結果が一致した場合に前記プロセッ
サのキャッシュアクセスコマンドの実行状態を監視し、
実行終了後に前記第３のレジスタに格納されているプリ
フェッチするラインのアクセスアドレスについてキャッ
シュヒット判定を指示することを特徴とする。
比較手段による比較結果が一致した場合に前記プロセッ
サのキャッシュアクセスコマンドの実行状態を監視し、
実行終了後に前記第３のレジスタに格納されているプリ
フェッチするラインのアクセスアドレスについてキャッ
シュヒット判定を指示することを特徴とする。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１は、本発明のディスクキャッシュ制御
装置の一実施例を示すブロック図である。
装置の一実施例を示すブロック図である。
【０００９】本発明のディスクキャッシュ制御装置は、
図１に示すように、目的のアクセスアドレスの指示とキ
ャッシュアクセスコマンドの指示とディスクアクセスの
指示とキャッシュヒット判定結果およびプリフェッチ要
求の監視を制御するプロセッサ１００と、データを格納
するディスク装置３００と、このディスク装置３００の
アクセスを制御するＤＭＡ（Direct Memory Access）コ
ントローラ１１０と、アドレスタグを格納するタグメモ
リ１２０と、ブロックデータを格納するデータメモリ１
３０と、プロセッサ１００がキャッシュヒット判定を指
示し出力した最新のラインのアクセスアドレス（以下、
ラインのアクセスアドレスを単にアクセスアドレスと記
す）を格納するレジスタＡ１４０と、最新より１回前の
アクセスアドレスを格納するレジスタＢ１５０と、レジ
スタＡ１４０とレジスタＢ１５０のそれぞれのアクセス
アドレスに“１”を加算する加算器１６０と、レジスタ
Ａ１４０のアクセスアドレスに１を加算した結果である
プリフェッチアクセスアドレスを格納するレジスタＣ１
７０と、レジスタＡ１４０からのアクセスアドレスとレ
ジスタＢ１５０のアクセスアドレスに“１”を加算した
アクセスアドレスとを比較する比較手段１８０と、比較
手段１８０による比較結果が一致した場合にプロセッサ
１００のキャッシュアクセスコマンドの実行終了後にレ
ジスタＣ１６０のプリフェッチアクセスアドレスについ
てキャッシュヒット判定を指示するプリフェッチ制御手
段１９０と、キャッシュメモリアドレスを生成しキャッ
シュメモリアクセス制御やキャッシュヒット判定処理を
行うキャッシュコントローラ２００と、プリフェッチ制
御手段１９０がキャッシュヒット判定を指示しかつその
ヒット判定結果がミスした場合にプロセッサ１００にプ
リフェッチ要求を行うプリフェッチ要求手段２１０およ
びディスク装置３００を含んで構成される。
図１に示すように、目的のアクセスアドレスの指示とキ
ャッシュアクセスコマンドの指示とディスクアクセスの
指示とキャッシュヒット判定結果およびプリフェッチ要
求の監視を制御するプロセッサ１００と、データを格納
するディスク装置３００と、このディスク装置３００の
アクセスを制御するＤＭＡ（Direct Memory Access）コ
ントローラ１１０と、アドレスタグを格納するタグメモ
リ１２０と、ブロックデータを格納するデータメモリ１
３０と、プロセッサ１００がキャッシュヒット判定を指
示し出力した最新のラインのアクセスアドレス（以下、
ラインのアクセスアドレスを単にアクセスアドレスと記
す）を格納するレジスタＡ１４０と、最新より１回前の
アクセスアドレスを格納するレジスタＢ１５０と、レジ
スタＡ１４０とレジスタＢ１５０のそれぞれのアクセス
アドレスに“１”を加算する加算器１６０と、レジスタ
Ａ１４０のアクセスアドレスに１を加算した結果である
プリフェッチアクセスアドレスを格納するレジスタＣ１
７０と、レジスタＡ１４０からのアクセスアドレスとレ
ジスタＢ１５０のアクセスアドレスに“１”を加算した
アクセスアドレスとを比較する比較手段１８０と、比較
手段１８０による比較結果が一致した場合にプロセッサ
１００のキャッシュアクセスコマンドの実行終了後にレ
ジスタＣ１６０のプリフェッチアクセスアドレスについ
てキャッシュヒット判定を指示するプリフェッチ制御手
段１９０と、キャッシュメモリアドレスを生成しキャッ
シュメモリアクセス制御やキャッシュヒット判定処理を
行うキャッシュコントローラ２００と、プリフェッチ制
御手段１９０がキャッシュヒット判定を指示しかつその
ヒット判定結果がミスした場合にプロセッサ１００にプ
リフェッチ要求を行うプリフェッチ要求手段２１０およ
びディスク装置３００を含んで構成される。
【００１０】そして、これら構成要素からは、アクセス
アドレス１０１と、キャッシュアクセスコマンド１０２
と、ディスクアクセスコマンド１０３と、ディスクイン
タフェース信号１１１と、アドレスタグデータ１２１
と、ブロックデータ１３１と、最新の（最後にアクセス
された）アクセスアドレス１４１と、最新より１回前
（最後から２番目）にアクセスされたアクセスアドレス
１５１と、アクセスアドレス１４１に“１”を加算した
アクセスアドレス１６１と、アクセスアドレス１５１に
“１”を加算したアクセスアドレス１６２と、プリフェ
ッチアクセスアドレス、１８１とアクセスアドレスの比
較結果１７１と、キャッシュヒット判定コマンド１９１
と、キャッシュメモリアドレス信号２０１と、キャッシ
ュヒット判定結果２０２と、タグメモリ制御信号２０３
と、データメモリ制御信号２０４と、プリフェッチ要求
指示２１１とからなる信号の授受が行われる。
アドレス１０１と、キャッシュアクセスコマンド１０２
と、ディスクアクセスコマンド１０３と、ディスクイン
タフェース信号１１１と、アドレスタグデータ１２１
と、ブロックデータ１３１と、最新の（最後にアクセス
された）アクセスアドレス１４１と、最新より１回前
（最後から２番目）にアクセスされたアクセスアドレス
１５１と、アクセスアドレス１４１に“１”を加算した
アクセスアドレス１６１と、アクセスアドレス１５１に
“１”を加算したアクセスアドレス１６２と、プリフェ
ッチアクセスアドレス、１８１とアクセスアドレスの比
較結果１７１と、キャッシュヒット判定コマンド１９１
と、キャッシュメモリアドレス信号２０１と、キャッシ
ュヒット判定結果２０２と、タグメモリ制御信号２０３
と、データメモリ制御信号２０４と、プリフェッチ要求
指示２１１とからなる信号の授受が行われる。
【００１１】次に、このように構成された本実施例の動
作について説明する。 （１）アクセスアドレスが連続した場合 まず、レジスタＡ１４０にアクセスアドレス“ｎ”が格
納されている時、ソフトウェアからアクセスアドレス
“ｎ＋１”にリードコマンドが発行されると、プロセッ
サ１００は、アクセスアドレス１０１に“ｎ＋１”を出
力し、キャッシュアクセスコマンド１０２からキャッシ
ュヒット判定コマンドを発行する。
作について説明する。 （１）アクセスアドレスが連続した場合 まず、レジスタＡ１４０にアクセスアドレス“ｎ”が格
納されている時、ソフトウェアからアクセスアドレス
“ｎ＋１”にリードコマンドが発行されると、プロセッ
サ１００は、アクセスアドレス１０１に“ｎ＋１”を出
力し、キャッシュアクセスコマンド１０２からキャッシ
ュヒット判定コマンドを発行する。
【００１２】キャッシュコントローラ２００は、生成し
たメモリアドレスをキャッシュメモリアドレス信号２０
１から出力し、タグメモリ１２０からのタグデータ１２
１をリードしてヒット判定を行い、その結果をキャッシ
ュヒット判定結果２０２に示す。プロセッサ１００は、
キャッシュヒットすればデータメモリ１３０から目的の
アクセスアドレス“ｎ＋１”のデータをリードし、ま
た、キャッシュミスすればディスク装置３００から目的
のアクセスアドレス“ｎ＋１”のデータをリードする。
たメモリアドレスをキャッシュメモリアドレス信号２０
１から出力し、タグメモリ１２０からのタグデータ１２
１をリードしてヒット判定を行い、その結果をキャッシ
ュヒット判定結果２０２に示す。プロセッサ１００は、
キャッシュヒットすればデータメモリ１３０から目的の
アクセスアドレス“ｎ＋１”のデータをリードし、ま
た、キャッシュミスすればディスク装置３００から目的
のアクセスアドレス“ｎ＋１”のデータをリードする。
【００１３】以上のアクセスアドレス“ｎ＋１”につい
てのキャッシュヒット判定処理およびディスク装置３０
０からのリード処理と並行して、プロセッサ１００がキ
ャッシュヒット判定コマンドを発行すると、レジスタＡ
１４０は、アクセスアドレス１０１から“ｎ＋１”を格
納し、また、レジスタＢ１５０は、アクセスアドレス１
４１から“ｎ”を格納する。そして、レジスタＡ１４０
およびレジスタＢ１５０のデータが確定すると、加算器
１６０は更新されたアクセスアドレス１４１，アクセス
アドレス１５１のデータにそれぞれ“１”を加算する。
てのキャッシュヒット判定処理およびディスク装置３０
０からのリード処理と並行して、プロセッサ１００がキ
ャッシュヒット判定コマンドを発行すると、レジスタＡ
１４０は、アクセスアドレス１０１から“ｎ＋１”を格
納し、また、レジスタＢ１５０は、アクセスアドレス１
４１から“ｎ”を格納する。そして、レジスタＡ１４０
およびレジスタＢ１５０のデータが確定すると、加算器
１６０は更新されたアクセスアドレス１４１，アクセス
アドレス１５１のデータにそれぞれ“１”を加算する。
【００１４】次に、比較手段１８０は、アクセスアドレ
ス１４１のデータ“ｎ＋１”と加算器１６０から出力し
たアクセスアドレス１６２のデータ“ｎ＋１”とを比較
し、結果が一致していることを比較結果１８１に示す。
そして、レジスタＣ１７０は、比較結果１８１が一致で
あると、加算器１６０から出力したアクセスアドレス１
６１の“ｎ＋２”を格納する。プリフェッチ制御手段１
９０は、比較結果１８１が一致した場合、プロセッサ１
００がキャッシュアクセスコマンド１０２が実行終了す
るのを待ち、レジスタＣ１７０に格納されているプリフ
ェッチアクセスアドレス１７１についてのキャッシュヒ
ット判定コマンド１９１を発行する。
ス１４１のデータ“ｎ＋１”と加算器１６０から出力し
たアクセスアドレス１６２のデータ“ｎ＋１”とを比較
し、結果が一致していることを比較結果１８１に示す。
そして、レジスタＣ１７０は、比較結果１８１が一致で
あると、加算器１６０から出力したアクセスアドレス１
６１の“ｎ＋２”を格納する。プリフェッチ制御手段１
９０は、比較結果１８１が一致した場合、プロセッサ１
００がキャッシュアクセスコマンド１０２が実行終了す
るのを待ち、レジスタＣ１７０に格納されているプリフ
ェッチアクセスアドレス１７１についてのキャッシュヒ
ット判定コマンド１９１を発行する。
【００１５】レジスタＣ１７０は、キャッシュヒット判
定コマンド１９１が発行されると、プリフェッチアクセ
スアドレス１７１に“ｎ＋２”を出力する。キャッシュ
コントローラ２００は、プリフェッチアクセスアドレス
１７１からメモリアドレスを生成し、アクセスアドレス
“ｎ＋１”の場合と同様にプリフェッチアクセスアドレ
ス“ｎ＋２”のキャッシュヒット判定を行う。
定コマンド１９１が発行されると、プリフェッチアクセ
スアドレス１７１に“ｎ＋２”を出力する。キャッシュ
コントローラ２００は、プリフェッチアクセスアドレス
１７１からメモリアドレスを生成し、アクセスアドレス
“ｎ＋１”の場合と同様にプリフェッチアクセスアドレ
ス“ｎ＋２”のキャッシュヒット判定を行う。
【００１６】ここで、キャッシュヒット判定結果がキャ
ッシュミスであると仮定すると、プリフェッチ要求手段
２１０は、キャッシュヒット判定コマンド１９１が発行
され、かつプリフェッチアクセスアドレス１７１がキャ
ッシュミスしているので、プロセッサ１００にプリフェ
ッチ要求指示２１１を通知する。そうすると、プロセッ
サ１００は、プリフェッチアクセスアドレス１７１で示
されたアクセスアドレス“ｎ＋２”をフェッチし、ソフ
トウェアからの指示によるディスクアクセスがない時
に、ディスク装置３００のアクセスアドレス“ｎ＋２”
にリードするようなディスクコマンド１０３をＤＭＡコ
ントローラ１１０に発行する。
ッシュミスであると仮定すると、プリフェッチ要求手段
２１０は、キャッシュヒット判定コマンド１９１が発行
され、かつプリフェッチアクセスアドレス１７１がキャ
ッシュミスしているので、プロセッサ１００にプリフェ
ッチ要求指示２１１を通知する。そうすると、プロセッ
サ１００は、プリフェッチアクセスアドレス１７１で示
されたアクセスアドレス“ｎ＋２”をフェッチし、ソフ
トウェアからの指示によるディスクアクセスがない時
に、ディスク装置３００のアクセスアドレス“ｎ＋２”
にリードするようなディスクコマンド１０３をＤＭＡコ
ントローラ１１０に発行する。
【００１７】さらに、プロセッサ１００は、アクセスア
ドレス１０１に“ｎ＋２”を出力し、キャッシュアクセ
スコマンド１０２からキャッシュコントローラ２００に
対して、ディスク装置３００から転送されてくるブロッ
クデータのステージングを指示するコマンドを発行す
る。
ドレス１０１に“ｎ＋２”を出力し、キャッシュアクセ
スコマンド１０２からキャッシュコントローラ２００に
対して、ディスク装置３００から転送されてくるブロッ
クデータのステージングを指示するコマンドを発行す
る。
【００１８】キャッシュコントローラ２００は、プリフ
ェッチアクセスアドレス１７１からキャッシュメモリア
ドレス２０１とタグデータ１２１とを生成し、タグメモ
リ制御信号２０３でメモリライトを指示する。さらに、
キャッシュコントローラ２００は、ディスクインタフェ
ース１１１に対して目的のブロックデータが転送されて
くると、データメモリ制御信号２０４からメモリライト
を指示してブロックデータ１３１をデータメモリ１３０
にステージングすることによりプリフェッチされる。
ェッチアクセスアドレス１７１からキャッシュメモリア
ドレス２０１とタグデータ１２１とを生成し、タグメモ
リ制御信号２０３でメモリライトを指示する。さらに、
キャッシュコントローラ２００は、ディスクインタフェ
ース１１１に対して目的のブロックデータが転送されて
くると、データメモリ制御信号２０４からメモリライト
を指示してブロックデータ１３１をデータメモリ１３０
にステージングすることによりプリフェッチされる。
【００１９】また、プリフェッチアクセスアドレス１７
１が、“ｎ＋２”のキャッシュヒット判定結果がキャッ
シュヒットと仮定した場合は、プリフェッチ要求手段２
１０は、キャッシュヒット判定コマンド１９１が発行さ
れ、かつプリフェッチアクセスアドレス１７１がキャッ
シュミスしているというプリフェッチ要求条件が満足さ
れないため、プロセッサ１００に対してプリフェッチ要
求指示２１１を通知しない。
１が、“ｎ＋２”のキャッシュヒット判定結果がキャッ
シュヒットと仮定した場合は、プリフェッチ要求手段２
１０は、キャッシュヒット判定コマンド１９１が発行さ
れ、かつプリフェッチアクセスアドレス１７１がキャッ
シュミスしているというプリフェッチ要求条件が満足さ
れないため、プロセッサ１００に対してプリフェッチ要
求指示２１１を通知しない。
【００２０】従って、プロセッサ１００は、プリフェッ
チアクセスアドレス１７１で示されたアクセスアドレス
“ｎ＋２”のフェッチや、アクセスアドレス“ｎ＋２”
にリードするようなディスクコマンド１０３の発行や、
ブロックデータのステージングを指示するキャッシュア
クセスコマンド１０２の発行を行わない。
チアクセスアドレス１７１で示されたアクセスアドレス
“ｎ＋２”のフェッチや、アクセスアドレス“ｎ＋２”
にリードするようなディスクコマンド１０３の発行や、
ブロックデータのステージングを指示するキャッシュア
クセスコマンド１０２の発行を行わない。
【００２１】以上のようにして、アクセスアドレスが
“ｎ”，“ｎ＋１”と連続した場合にのみ、それら連続
した次のアクセスアドレス“ｎ＋２”のデータがキャッ
シュミスした時だけプリフェッチが実行される。 （２）アクセスアドレスが連続しない場合 まず、レジスタＡ１４０にアクセスアドレス“ｎ”が格
納されていた時、ソフトウェアからアクセスアドレス
“ｍ”（ただし、ｍ≠ｎ＋１）にリードコマンドが発行
されると、プロセッサ１００は、アクセスアドレスが
“ｎ＋１”の場合と同様に、キャッシュヒット判定処理
を行う。その結果、キャッシュヒットすればデータメモ
リ１３０から、キャッシュミスすればディスク装置３０
０から目的のアクセスアドレス“ｍ”のデータをリード
する。
“ｎ”，“ｎ＋１”と連続した場合にのみ、それら連続
した次のアクセスアドレス“ｎ＋２”のデータがキャッ
シュミスした時だけプリフェッチが実行される。 （２）アクセスアドレスが連続しない場合 まず、レジスタＡ１４０にアクセスアドレス“ｎ”が格
納されていた時、ソフトウェアからアクセスアドレス
“ｍ”（ただし、ｍ≠ｎ＋１）にリードコマンドが発行
されると、プロセッサ１００は、アクセスアドレスが
“ｎ＋１”の場合と同様に、キャッシュヒット判定処理
を行う。その結果、キャッシュヒットすればデータメモ
リ１３０から、キャッシュミスすればディスク装置３０
０から目的のアクセスアドレス“ｍ”のデータをリード
する。
【００２２】以上のキャッシュヒット判定処理およびデ
ィスク３００からのリード処理と並行して、プロセッサ
１００がキャッシュヒット判定コマンドを発行すると、
レジスタＡ１４０は、アクセスアドレス１０１から
“ｍ”を、レジスタＢ１５０はアクセスアドレス１４１
から“ｎ”をそれぞれ格納する。そして、レジスタＡ１
４０とレジスタＢ１５０のデータが確定すると、加算器
１６０は、更新されたアクセスアドレス１４１、および
アクセスアドレス１５１のデータにそれぞれ“１”を加
算する。
ィスク３００からのリード処理と並行して、プロセッサ
１００がキャッシュヒット判定コマンドを発行すると、
レジスタＡ１４０は、アクセスアドレス１０１から
“ｍ”を、レジスタＢ１５０はアクセスアドレス１４１
から“ｎ”をそれぞれ格納する。そして、レジスタＡ１
４０とレジスタＢ１５０のデータが確定すると、加算器
１６０は、更新されたアクセスアドレス１４１、および
アクセスアドレス１５１のデータにそれぞれ“１”を加
算する。
【００２３】比較手段１８０は、アクセスアドレス１４
１のデータ“ｍ”とアクセスアドレス１６２のデータ
“ｎ＋１”とを比較し、ｍ≠ｎ＋１なので結果が不一致
であることを比較結果１８１に示す。そして、比較結果
１８１が不一致のため、レジスタＣ１７０は、アクセス
アドレス１６１の“ｍ＋１”を格納を行わない。また、
プリフェッチ制御手段１９０は、レジスタＣ１７０に格
納されているプリフェッチアクセスアドレス１７１につ
いてのキャッシュヒット判定コマンド１９１を発行しな
い。
１のデータ“ｍ”とアクセスアドレス１６２のデータ
“ｎ＋１”とを比較し、ｍ≠ｎ＋１なので結果が不一致
であることを比較結果１８１に示す。そして、比較結果
１８１が不一致のため、レジスタＣ１７０は、アクセス
アドレス１６１の“ｍ＋１”を格納を行わない。また、
プリフェッチ制御手段１９０は、レジスタＣ１７０に格
納されているプリフェッチアクセスアドレス１７１につ
いてのキャッシュヒット判定コマンド１９１を発行しな
い。
【００２４】従って、プリフェッチ要求手段２１０は、
キャッシュヒット判定コマンド１９１が発行され、かつ
プリフェッチアクセスアドレス１７１がキャッシュミス
しているというプリフェッチ要求条件が満足されず、プ
ロセッサ１００にプリフェッチ要求指示２１１を通知し
ない。
キャッシュヒット判定コマンド１９１が発行され、かつ
プリフェッチアクセスアドレス１７１がキャッシュミス
しているというプリフェッチ要求条件が満足されず、プ
ロセッサ１００にプリフェッチ要求指示２１１を通知し
ない。
【００２５】さらに、プロセッサ１００は、プリフェッ
チ要求がないため、プリフェッチアクセスアドレス１７
１のフェッチや、プリフェッチのためのディスクコマン
ド１０３の発行およびブロックデータのステージングを
指示するキャッシュアクセスコマンド１０２を発行しな
い。
チ要求がないため、プリフェッチアクセスアドレス１７
１のフェッチや、プリフェッチのためのディスクコマン
ド１０３の発行およびブロックデータのステージングを
指示するキャッシュアクセスコマンド１０２を発行しな
い。
【００２６】以上のようにして、アクセスアドレスが
“ｎ”，次に“ｍ”（ｍ≠ｎ＋１）と連続しない場合
は、プリフェッチ処理を実行しない。
“ｎ”，次に“ｍ”（ｍ≠ｎ＋１）と連続しない場合
は、プリフェッチ処理を実行しない。
【００２７】
【発明の効果】以上説明したように、本発明のディスク
キャッシュ制御装置は、ソフトウェアがプリフェッチに
関して一切の処理を必要としないため、ソフトウェアの
処理効率化が向上する。また、アクセスアドレスが連続
した場合にのみ、それら連続した次のアクセスアドレス
のデータだけをプリフェッチするため、すでに存在する
キャッシュ上の有効なデータのエントリに、不要なデー
タをプリフェッチしてしまうことを大きく削減でき、キ
ャッシュヒット率が向上する。
キャッシュ制御装置は、ソフトウェアがプリフェッチに
関して一切の処理を必要としないため、ソフトウェアの
処理効率化が向上する。また、アクセスアドレスが連続
した場合にのみ、それら連続した次のアクセスアドレス
のデータだけをプリフェッチするため、すでに存在する
キャッシュ上の有効なデータのエントリに、不要なデー
タをプリフェッチしてしまうことを大きく削減でき、キ
ャッシュヒット率が向上する。
【００２８】さらに、プリフェッチ処理により正規のフ
ァンクションを妨げることがなく、ソフトウェアおよび
ハードウェアの両面からシステムの性能向上がはかれる
という効果がある。
ァンクションを妨げることがなく、ソフトウェアおよび
ハードウェアの両面からシステムの性能向上がはかれる
という効果がある。
【図１】本発明のディスクキャッシュ制御装置の一実施
例を示すブロック図である。
例を示すブロック図である。
１００ プロセッサ １０１，１４１，１５１，１６１，１６２ アクセス
アドレス １０２ キャッシュアクセスコマンド １０３ ディスクアクセスコマンド １１０ ＤＭＡコントローラ １１１ ディスクインタフェース信号 １２０ タグメモリ １２１ タグデータ １３０ データメモリ １３１ ブロックデータ １４０ レジスタＡ １５０ レジスタＢ １６０ 加算器 １７０ レジスタＣ １７１ プリフェッチアクセスアドレス １８０ 比較手段 １８１ 比較結果 １９０ プリフェッチ制御手段 １９１ キャッシュヒット判定コマンド ２００ キャッシュコントローラ ２０１ キャッシュメモリアドレス ２０２ キャッシュヒット判定結果 ２０３ タグメモリ制御信号 ２０４ データメモリ制御信号 ２１０ プリフェッチ要求手段 ２１１ プリフェッチ要求指示 ３００ ディスク装置
アドレス １０２ キャッシュアクセスコマンド １０３ ディスクアクセスコマンド １１０ ＤＭＡコントローラ １１１ ディスクインタフェース信号 １２０ タグメモリ １２１ タグデータ １３０ データメモリ １３１ ブロックデータ １４０ レジスタＡ １５０ レジスタＢ １６０ 加算器 １７０ レジスタＣ １７１ プリフェッチアクセスアドレス １８０ 比較手段 １８１ 比較結果 １９０ プリフェッチ制御手段 １９１ キャッシュヒット判定コマンド ２００ キャッシュコントローラ ２０１ キャッシュメモリアドレス ２０２ キャッシュヒット判定結果 ２０３ タグメモリ制御信号 ２０４ データメモリ制御信号 ２１０ プリフェッチ要求手段 ２１１ プリフェッチ要求指示 ３００ ディスク装置
Claims (2)
- 【請求項１】 ディスク装置に対するソフトウェアから
のアクセスアドレスの指示，プリフェッチ要求されたア
クセスアドレスの指示，キャッシュヒット判定処理など
のキャッシュアクセスコマンドの指示とディスクアクセ
スの指示とキャッシュヒット判定結果およびプリフェッ
チ要求の監視を制御するプロセッサと、前記プロセッサ
からの指示により前記ディスク装置とのアクセスを制御
するＤＭＡコントローラと、アドレスタグを格納するキ
ャッシュメモリのタグメモリと、前記ディスク装置から
転送されるブロックデータを格納するキャッシュメモリ
のデータメモリと、前記プロセッサがキャッシュヒット
判定を指示した最新のラインのアクセスアドレスを格納
する第１のレジスタと、前記第１のレジスタに新たにラ
インのアクセスアドレスを格納する時にそれまで前記第
１のレジスタに格納されていたアクセスアドレスである
最新よりも１回前のアクセスアドレスを格納する第２の
レジスタと、前記第１および第２のレジスタに格納され
ていたアクセスアドレスにそれぞれ“１”を加算する加
算器と、前記第１のレジスタに格納されているアクセス
アドレスと前記加算器で第２のレジスタのアクセスアド
レスに“１”を加算したアクセスアドレスとが等しいか
否かを比較する比較手段と、前記加算器で前記第１のレ
ジスタのアクセスアドレスに“１”を加算したプリフェ
ッチするラインのアクセスアドレスを前記比較手段によ
る比較結果が一致した場合に格納する第３のレジスタ
と、前記比較手段による比較結果に基づいてキャッシュ
アクセスコマンドの実行状態を監視およびプリフェッチ
するラインのアクセスアドレスについてキャッシュヒッ
ト判定を指示するプリフェッチ制御手段と、前記プロセ
ッサもしくは前記第３のレジスタから指示されたアクセ
スアドレスより前記タグメモリと前記データメモリのキ
ャッシュメモリアドレスとを生成しさらに前記プロセッ
サもしくは前記プリフェッチ制御手段からのキャッシュ
ヒット判定のキャッシュアクセスコマンドにより前記タ
グメモリおよび前記データメモリへのアクセス制御とキ
ャッシュヒット判定処理とキャッシュヒット判定結果の
通知とを行うキャッシュコントローラと、前記プリフェ
ッチ制御手段が前記キャッシュコントローラに前記第３
のレジスタのプリフェッチするラインのアクセスアドレ
スのキャッシュヒット判定を指示しかつそのヒット判定
結果がミスした場合に前記プロセッサにプリフェッチ要
求を行うプリフェッチ要求手段とを備えることを特徴と
するディスクキャッシュ制御装置。 - 【請求項２】 前記プリフェッチ制御手段は、前記比較
手段による比較結果が一致した場合に前記プロセッサの
キャッシュアクセスコマンドの実行状態を監視し、実行
終了後に前記第３のレジスタに格納されているプリフェ
ッチするラインのアクセスアドレスについてキャッシュ
ヒット判定を指示することを特徴とする請求項１記載の
ディスクキャッシュ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7123505A JPH08314803A (ja) | 1995-05-23 | 1995-05-23 | ディスクキャッシュ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7123505A JPH08314803A (ja) | 1995-05-23 | 1995-05-23 | ディスクキャッシュ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08314803A true JPH08314803A (ja) | 1996-11-29 |
Family
ID=14862291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7123505A Pending JPH08314803A (ja) | 1995-05-23 | 1995-05-23 | ディスクキャッシュ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08314803A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6341334B1 (en) | 1998-03-24 | 2002-01-22 | Mitsubishi Denki Kabushiki Kaisha | Bridge method, bus bridge, and multiprocessor system |
| US6502169B1 (en) * | 2000-06-27 | 2002-12-31 | Adaptec, Inc. | System and method for detection of disk storage blocks containing unique values |
| DE102009027567A1 (de) | 2008-07-09 | 2010-01-21 | Nec Electronics Corp., Kawasaki | Cache-Speichervorrichtung |
| CN111639042A (zh) * | 2020-06-04 | 2020-09-08 | 中科芯集成电路有限公司 | 一种预取buffer数据一致性的处理方法及装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0281122A (ja) * | 1988-09-16 | 1990-03-22 | Victor Co Of Japan Ltd | データ読出し方法 |
-
1995
- 1995-05-23 JP JP7123505A patent/JPH08314803A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0281122A (ja) * | 1988-09-16 | 1990-03-22 | Victor Co Of Japan Ltd | データ読出し方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6341334B1 (en) | 1998-03-24 | 2002-01-22 | Mitsubishi Denki Kabushiki Kaisha | Bridge method, bus bridge, and multiprocessor system |
| US6502169B1 (en) * | 2000-06-27 | 2002-12-31 | Adaptec, Inc. | System and method for detection of disk storage blocks containing unique values |
| DE102009027567A1 (de) | 2008-07-09 | 2010-01-21 | Nec Electronics Corp., Kawasaki | Cache-Speichervorrichtung |
| CN111639042A (zh) * | 2020-06-04 | 2020-09-08 | 中科芯集成电路有限公司 | 一种预取buffer数据一致性的处理方法及装置 |
| CN111639042B (zh) * | 2020-06-04 | 2023-06-02 | 中科芯集成电路有限公司 | 一种预取buffer数据一致性的处理方法及装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990622 |