JPS63163532A - マイクロプロセツサ - Google Patents
マイクロプロセツサInfo
- Publication number
- JPS63163532A JPS63163532A JP61307953A JP30795386A JPS63163532A JP S63163532 A JPS63163532 A JP S63163532A JP 61307953 A JP61307953 A JP 61307953A JP 30795386 A JP30795386 A JP 30795386A JP S63163532 A JPS63163532 A JP S63163532A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- branch
- cache
- microprocessor
- queue
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Advance Control (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
この発明は、マイクロプロセッサに関する。特に、イン
ストラクション・キャッシュを備えたマイクロプロセッ
サに関する。
ストラクション・キャッシュを備えたマイクロプロセッ
サに関する。
（従来の技術）
近年、マイクロプロセッサの高速化を図るため、幾つか
の命令フェッチ方法が提案され実現されている。
の命令フェッチ方法が提案され実現されている。
代表的なものに命令プリフェッチ方式を用いたものがあ
る。この方式は、命令実行中に、その命令の終了を待た
ずに次の命令をフェッチするものである。この様子を第
３図に示す。この図は、マイクロプロセッサ内部の動作
状況と、命令フェッチ、データ・アクセスに用いる外部
バスの動作状 ′況を表したものである。２０
で実行されている命令が終了する前に、次の命令のフェ
ッチ１９を行う。
る。この方式は、命令実行中に、その命令の終了を待た
ずに次の命令をフェッチするものである。この様子を第
３図に示す。この図は、マイクロプロセッサ内部の動作
状況と、命令フェッチ、データ・アクセスに用いる外部
バスの動作状 ′況を表したものである。２０
で実行されている命令が終了する前に、次の命令のフェ
ッチ１９を行う。
このようにすることにより命令の実行とフェッチを並行
に行うことができ、マイクロプロセッサの高速化を図る
ことができる。
に行うことができ、マイクロプロセッサの高速化を図る
ことができる。
しかし、上述した単純な命令プリフェッチ方式では、メ
モリ中にあるオペランドデータのフェッチまたは、実行
結果のメモリへの格納と、命令フェッチが同時に起こる
場合は、どちらかの動作を遅らせて実行するため、実行
時間増大の要因となる。この−例を第４図に示す、２５
で行われた命令の実行結果の格納２３を行うため外部バ
スを使用する。そのため、次命令のフェッチ２４が、遅
れ、オーバーヘッド２７が生じている。
モリ中にあるオペランドデータのフェッチまたは、実行
結果のメモリへの格納と、命令フェッチが同時に起こる
場合は、どちらかの動作を遅らせて実行するため、実行
時間増大の要因となる。この−例を第４図に示す、２５
で行われた命令の実行結果の格納２３を行うため外部バ
スを使用する。そのため、次命令のフェッチ２４が、遅
れ、オーバーヘッド２７が生じている。
この問題を解決するため、キューを用いた命令プリフェ
ッチ方式が提案され実用化されている。
ッチ方式が提案され実用化されている。
この方式は、第５図に示すようにマイクロプロセッサの
チップ１上にキュー４を構成して実現するもので、メモ
リとプロセッサ間のバスが空き状態にあるとき、命令の
フェッチを実行し、キューに蓄えておく方式である。こ
のようにすることにより、効率的にマイクロプロセッサ
とメモリ間のバスを使用することができる。この様子を
第６図に示す。第４図と比べてみると、実行結果のメモ
リへの格納と命令フェッチのタイミングを調整するため
に生じたオーバーヘッド２７がなくなっていることが分
かる。
チップ１上にキュー４を構成して実現するもので、メモ
リとプロセッサ間のバスが空き状態にあるとき、命令の
フェッチを実行し、キューに蓄えておく方式である。こ
のようにすることにより、効率的にマイクロプロセッサ
とメモリ間のバスを使用することができる。この様子を
第６図に示す。第４図と比べてみると、実行結果のメモ
リへの格納と命令フェッチのタイミングを調整するため
に生じたオーバーヘッド２７がなくなっていることが分
かる。
上述した命令プリフェッチ方式では、分岐命令を実行し
分岐動作が発生したとき、あらかじめフェッチしである
命令を実行せずに、新たに分岐先の命令をフェッチし、
その命令を実行する。この様子を第７図に示す。１４で
命令（分岐命令）を実行した結果、分岐動作が生じたと
き、命令フェッチ１１、１２で得られている命令は実行
せず、分岐先の命令のフェッチ１３を行い、その命令の
実行１５を行う、そのため、分岐先の命令をフェッチす
るための時間１７がオーバーヘッドとして生じる。した
がって１分岐命令の多いプログラムの実行では、著しく
その性能が落ちるという欠点がある。
分岐動作が発生したとき、あらかじめフェッチしである
命令を実行せずに、新たに分岐先の命令をフェッチし、
その命令を実行する。この様子を第７図に示す。１４で
命令（分岐命令）を実行した結果、分岐動作が生じたと
き、命令フェッチ１１、１２で得られている命令は実行
せず、分岐先の命令のフェッチ１３を行い、その命令の
実行１５を行う、そのため、分岐先の命令をフェッチす
るための時間１７がオーバーヘッドとして生じる。した
がって１分岐命令の多いプログラムの実行では、著しく
その性能が落ちるという欠点がある。
一方、同一チップ上に、インストラクションキャッシュ
を備えたマイクロプロセッサも実行化されている。新た
にフェッチした命令は、インストラクション・レジスタ
に格納しておき、再度その命令を実行するときには、イ
ンストラクション・キャッシュからその命令を取り出し
、実行するという方式である。しかし、同一チップ上に
ヒツト率の高い、十分なサイズのキャッシュメモリをの
せることは、容易ではない。
を備えたマイクロプロセッサも実行化されている。新た
にフェッチした命令は、インストラクション・レジスタ
に格納しておき、再度その命令を実行するときには、イ
ンストラクション・キャッシュからその命令を取り出し
、実行するという方式である。しかし、同一チップ上に
ヒツト率の高い、十分なサイズのキャッシュメモリをの
せることは、容易ではない。
（発明が解決しようとする問題点）
上述したように、プリフェッチ方式を用いた命令フェッ
チ方法を採用したマイクロプロセッサでは１分岐命令を
実行した場合、命令プリフェッチ方式の効果を生かすこ
とができず、大幅な処理時間の増大を招く０本発明は１
通常動作時は、プリフェッチ方式により命令のフェッチ
を行うが、分岐動作時でも性能の低下が少ないマイクロ
プロセッサを提供することを目的とする。
チ方法を採用したマイクロプロセッサでは１分岐命令を
実行した場合、命令プリフェッチ方式の効果を生かすこ
とができず、大幅な処理時間の増大を招く０本発明は１
通常動作時は、プリフェッチ方式により命令のフェッチ
を行うが、分岐動作時でも性能の低下が少ないマイクロ
プロセッサを提供することを目的とする。
（問題点を解決するための手段）
上述した問題点を解決するため１分岐動作時にのみ働く
インストラクション・キャッシュを同一チップ上に備え
１通常は、プリフェッチ方式により命令のフェッチを行
い１分岐命令により分岐動作が、生じたときは、インス
トラクション・キャッシュをアクセスし、分岐先の命令
を取り出す。
インストラクション・キャッシュを同一チップ上に備え
１通常は、プリフェッチ方式により命令のフェッチを行
い１分岐命令により分岐動作が、生じたときは、インス
トラクション・キャッシュをアクセスし、分岐先の命令
を取り出す。
もし、インストラクション・キャッシュ内に分岐先の命
令が存在しない場合は、メモリをアクセスし、命令のフ
ェッチを行うとともに、その命令をインストラクション
・キャッシュ内に格納する。
令が存在しない場合は、メモリをアクセスし、命令のフ
ェッチを行うとともに、その命令をインストラクション
・キャッシュ内に格納する。
本発明では、この様なマイクロプロセッサを提供するこ
とにより、前述した問題点の解決を図った。
とにより、前述した問題点の解決を図った。
（作 用）
本発明によるマイクロプロセッサは、通常は、プリフェ
ッチ方式で命令フェッチを実行するが、分岐命令による
分岐動作が起こるとインストラクション・キャッシュを
アクセスし命令を取り出す。
ッチ方式で命令フェッチを実行するが、分岐命令による
分岐動作が起こるとインストラクション・キャッシュを
アクセスし命令を取り出す。
チップ上にあるインストラクション・キャッシュは、外
部のメモリに比べ高速にアクセス出来るため、キャッシ
ュ上に分岐先の命令が存在、する場合、本発明によるマ
イクロプロセッサは１通常の命令プリフェッチ方式を採
用したマイクロプロセッサに比べ、分岐動作時の処理が
非常に高速である。
部のメモリに比べ高速にアクセス出来るため、キャッシ
ュ上に分岐先の命令が存在、する場合、本発明によるマ
イクロプロセッサは１通常の命令プリフェッチ方式を採
用したマイクロプロセッサに比べ、分岐動作時の処理が
非常に高速である。
インストラクション・キャッシュに分岐先の命令がない
場合は、チップ外部のメモリをアクセスし分岐先の命令
をフェッチする。このような場合、通常の命令プリフェ
ッチ方式に比べ、インストラクション・キャッシュをア
クセスする時間がかかるため多少のオーバーヘッドが生
じる。したがって、当然ではあるが１本発明を実施する
ときには、十分なヒツト率を持つインストラクション・
キャッシュを構成する必要がある。
場合は、チップ外部のメモリをアクセスし分岐先の命令
をフェッチする。このような場合、通常の命令プリフェ
ッチ方式に比べ、インストラクション・キャッシュをア
クセスする時間がかかるため多少のオーバーヘッドが生
じる。したがって、当然ではあるが１本発明を実施する
ときには、十分なヒツト率を持つインストラクション・
キャッシュを構成する必要がある。
本発明で使用したインストラクション・キャッシュは１
分岐先の命令のみを動作の対象とするため、全ての命令
を対象とするインストラクション・キャッシュに比べ、
ヒツト率が高い、したがって、通常のインストラクショ
ン・キャッシュに比べ、高いヒツト率を持つ、インスト
ラクション・キャッシュを、構成することは容易である
。
分岐先の命令のみを動作の対象とするため、全ての命令
を対象とするインストラクション・キャッシュに比べ、
ヒツト率が高い、したがって、通常のインストラクショ
ン・キャッシュに比べ、高いヒツト率を持つ、インスト
ラクション・キャッシュを、構成することは容易である
。
（実施例）
第１図は、第５図の様にキューを用いた命令プリフェッ
チ方式による命令フェッチ方式を採用しているマイクロ
プロセッサに、本発明を実施した例である。
チ方式による命令フェッチ方式を採用しているマイクロ
プロセッサに、本発明を実施した例である。
本発明の実施例について説明する０通常の動作時には、
命令フェッチユニット６からアドレスバス７を用いてチ
ップ外部のメモリにアドレスを送り、アクセスし、プリ
フェッチする。そして、データバス３を用いて、命令を
キュー４にとりこむ。
命令フェッチユニット６からアドレスバス７を用いてチ
ップ外部のメモリにアドレスを送り、アクセスし、プリ
フェッチする。そして、データバス３を用いて、命令を
キュー４にとりこむ。
分岐命令による分岐動作時には、アドレスフェッチユニ
ット６が、インストラクション・キャッシュ２をアクセ
スする。キャッシュが、ヒツトした場合は、その命令を
キュー４に取込む、キャッシュがミスした場合は、信号
線９により、キャッシュミスが生じたことを命令フェッ
チユニット６に知らせ、外部メモリへのアクセスを開始
させる。
ット６が、インストラクション・キャッシュ２をアクセ
スする。キャッシュが、ヒツトした場合は、その命令を
キュー４に取込む、キャッシュがミスした場合は、信号
線９により、キャッシュミスが生じたことを命令フェッ
チユニット６に知らせ、外部メモリへのアクセスを開始
させる。
そしてデータバス３から取込まれた分岐先の命令をキュ
ー４に取込むとともにインストラクション・キャッシュ
にも格納する。
ー４に取込むとともにインストラクション・キャッシュ
にも格納する。
マイクロプロセッサ上のインストラクション・キャッシ
ュは、外部メモリにくらべ、非常に高速にアクセス出来
る。したがって１本発明を適用した場合、分岐命令によ
り分岐動作が生じたとき。
ュは、外部メモリにくらべ、非常に高速にアクセス出来
る。したがって１本発明を適用した場合、分岐命令によ
り分岐動作が生じたとき。
分岐先の命令をフェッチするための時間を大幅に短縮出
来る。この様子を第２図に示す。１４で実行された命令
により、分岐動作が生じたとき、命令フェッチ１１．１
２で得られた命令は実行せず、インストラクション・キ
ャッシュのアクセス１６を行い、分岐先の命令を得て、
この命令の実行１５を行う。
来る。この様子を第２図に示す。１４で実行された命令
により、分岐動作が生じたとき、命令フェッチ１１．１
２で得られた命令は実行せず、インストラクション・キ
ャッシュのアクセス１６を行い、分岐先の命令を得て、
この命令の実行１５を行う。
上述したように、キャッシュのアクセス・タイム２８は
、第７図に示した外部メモリのアクセス・タイム１７よ
りも短い、したがって、第７図と第２図を比べると、第
２図のほうが高速に分岐動作を実行していることが分か
る。
、第７図に示した外部メモリのアクセス・タイム１７よ
りも短い、したがって、第７図と第２図を比べると、第
２図のほうが高速に分岐動作を実行していることが分か
る。
したがって２本発明により１分岐動作時でも性能の低下
の少ないマイクロプロセッサの提供が可能である。
の少ないマイクロプロセッサの提供が可能である。
第１図は、本発明の詳細な説明するマイクロプロセッサ
・チップの一部を表わす図、第２図は、本発明によるマ
イクロプロセッサの命令実行状況とマイクロプロセッサ
とメモリ間のバスの動作状況を表わす図、第３図、第４
図は、従来のマイクロプロセッサの命令実行状況とマイ
クロプロセッサとメモリ間のバスの動作状況を表わす図
、第５図は従来のマイクロプロセッサの一例を示す図、
第６図及び第７図は従来のマイクロプロセッサの命令実
行状況とマイクロプロセッサとメモリ間のバスの動作状
況を表わす図である０図において、１・：・マイクロプ
ロセッサ・チップ ２・・・インストラクション・キャッシュ３・・・デー
タバス ４・・・キュー ５・・・デコーダ ６・・・命令フェッチユニット ７・・・アドレスバス ８・・・内部アドレスバス ９・・・信号線 １０・・・命令（分岐命令）のフェッチ１１・・・命令
の転送 １２・・・命令の転送 １３・・・命令（分岐先の命令）のフェッチ１４・・・
１０で得られた命令（分岐命令）の実行１５・・・１３
で得られた命令（分岐先の命令）の実行１６・・・イン
ストラクション・キャッシュのアクセス１７・・・外部
メモリのアクセス・タイム１８・・・命令のフェッチ １９・・・命令のフェッチ ２０・・・１８で得られた命令の実行 ２１・・・１９で得られた命令の実行 ２２・・・命令のフェッチ ２３・・・２２で得られた命令の実行結果の格納′２４
・・・命令のフェッチ ２５・・・２２で得られた命令の実行 ２６・・・２４で得られた命令の実行 ２７・・・オーバーヘッド ２８・・・インストラクション・キャッシュのアクセス
・タイム 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 ＠ １ 国
・チップの一部を表わす図、第２図は、本発明によるマ
イクロプロセッサの命令実行状況とマイクロプロセッサ
とメモリ間のバスの動作状況を表わす図、第３図、第４
図は、従来のマイクロプロセッサの命令実行状況とマイ
クロプロセッサとメモリ間のバスの動作状況を表わす図
、第５図は従来のマイクロプロセッサの一例を示す図、
第６図及び第７図は従来のマイクロプロセッサの命令実
行状況とマイクロプロセッサとメモリ間のバスの動作状
況を表わす図である０図において、１・：・マイクロプ
ロセッサ・チップ ２・・・インストラクション・キャッシュ３・・・デー
タバス ４・・・キュー ５・・・デコーダ ６・・・命令フェッチユニット ７・・・アドレスバス ８・・・内部アドレスバス ９・・・信号線 １０・・・命令（分岐命令）のフェッチ１１・・・命令
の転送 １２・・・命令の転送 １３・・・命令（分岐先の命令）のフェッチ１４・・・
１０で得られた命令（分岐命令）の実行１５・・・１３
で得られた命令（分岐先の命令）の実行１６・・・イン
ストラクション・キャッシュのアクセス１７・・・外部
メモリのアクセス・タイム１８・・・命令のフェッチ １９・・・命令のフェッチ ２０・・・１８で得られた命令の実行 ２１・・・１９で得られた命令の実行 ２２・・・命令のフェッチ ２３・・・２２で得られた命令の実行結果の格納′２４
・・・命令のフェッチ ２５・・・２２で得られた命令の実行 ２６・・・２４で得られた命令の実行 ２７・・・オーバーヘッド ２８・・・インストラクション・キャッシュのアクセス
・タイム 代理人 弁理士 則 近 憲 佑 同 竹 花 喜久男 ＠ １ 国
Claims (1)
- 命令のプリフェッチを行うマイクロプロセッサにおいて
、該マイクロプロセッサと同一チップ上に、分岐命令に
よる分岐動作が生じたときのみ働くインストラクション
・キャッシュを備えたことを特徴とするマイクロプロセ
ッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61307953A JPS63163532A (ja) | 1986-12-25 | 1986-12-25 | マイクロプロセツサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61307953A JPS63163532A (ja) | 1986-12-25 | 1986-12-25 | マイクロプロセツサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63163532A true JPS63163532A (ja) | 1988-07-07 |
Family
ID=17975157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61307953A Pending JPS63163532A (ja) | 1986-12-25 | 1986-12-25 | マイクロプロセツサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63163532A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05128001A (ja) * | 1991-11-07 | 1993-05-25 | Koufu Nippon Denki Kk | 情報処理装置 |
| CN112130897A (zh) * | 2020-09-23 | 2020-12-25 | 上海兆芯集成电路有限公司 | 微处理器 |
-
1986
- 1986-12-25 JP JP61307953A patent/JPS63163532A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05128001A (ja) * | 1991-11-07 | 1993-05-25 | Koufu Nippon Denki Kk | 情報処理装置 |
| CN112130897A (zh) * | 2020-09-23 | 2020-12-25 | 上海兆芯集成电路有限公司 | 微处理器 |
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