JPH0831490B2 - ガラス封止型セラミックパッケージ - Google Patents

ガラス封止型セラミックパッケージ

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JPH0831490B2
JPH0831490B2 JP3083333A JP8333391A JPH0831490B2 JP H0831490 B2 JPH0831490 B2 JP H0831490B2 JP 3083333 A JP3083333 A JP 3083333A JP 8333391 A JP8333391 A JP 8333391A JP H0831490 B2 JPH0831490 B2 JP H0831490B2
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metal film
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幸生 勝谷
光一 熊沢
哲雄 野村
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ガラス封止型セラミッ
クパッケージに係り、より詳細には、高密度で、高速作
動が可能な配線接続形態の得られるガラス封止型セラミ
ックパッケージに関する。
【０００２】
【従来の技術】従来、ガラス封止型セラミックパッケー
ジは、図６に示すように、中央に半導体素子ａを収納す
るためのキャビティｂを備えかつ主面ｃにガラス層ｄを
配したセラミック基板ｅと、主面ｆにガラス層ｇを配し
たセラミックキャップｈとで、両主面ｃ，ｆ同士を対向
配置してリードフレームｉを挟持・固定すると共に、外
部に導出し、ガラス層ｄ，ｇを溶融一体化することによ
り半導体素子ａを内部に気密封止するようにした構成よ
りなる。
【０００３】そして、このガラス封止型セラミックパッ
ケージとしては、半導体素子の高集積化、高密度化に伴
い、通常、平面視が矩形状で、四方向にリードフレーム
を持つサークワッドパッケージ（Cer Quad Package）が
多く用いられている。
【０００４】ところで、上述したセラミックパッケージ
は、通常、図６に示すように、一層のリードフレームで
パッケージに収納されている半導体素子と電気的接続さ
れた構成よりなるが、近年、半導体装置は、ゲート数の
増大と共に多ピン（リードフレーム）化が進んでいるた
め、必然的にリード幅が狭く、かつ長くなり、電気特性
（配線のインダクタンスや導通抵抗）が悪化し、高速半
導体装置用のパッケージとして十分といえないという問
題が生じている。
【０００５】すなわち、半導体装置の動作速度が、高速
になると、グランド、電源にノイズが発生し、該ノイ
ズの大きさは、Ｌ・（ｄｉ／ｄｔ）であらわされるの
で、ｄｔが小となるため、値が大きくなって、誤動作の
可能性が増加する。周波数の高い領域での使用にあた
っては、信号ピンのインダクタンス成分（Ｌ）、キャパ
シタンス成分（Ｃ）による信号伝播が遅延することにな
る。という問題が発生する。
【０００６】そこで、近年では、このような問題に対処
し、次のようなパッケージが提案されている。すなわ
ち、 二段構造のリードフレームをガラス層により挟
持・固定するようにした構成のパッケージ（図７参
照）。 多層配線構造を有するパッケージにおいて、
該多層内部配線のうちの一層の内部配線を単一電源配線
とし、他の層の内部配線とスルーホール等で接続するよ
うにして、外部リードフレームを信号用として有効に利
用できるようにした構成（特開平１ー１１１３４２号公
報参照）。 パッケージの下部にグランド電位となる
ベースメタルやメタライズ層を配して、インダクタンス
成分（Ｌ）、キャパシタンス成分（Ｃ）を一定化するよ
うにした構成（特開平１ー２７８７６０号公報参照）。
等が提案されている。
【０００７】
【発明が解決しようとする課題】しかし、これらの構成
のパッケージは、リードフレームや単一電源内部セラミ
ック配線層あるいはベースメタル層（メタライズ層）を
重ね合せ等する構成となるので、パッケージ自体が嵩張
ることになると共に、製作工程が複雑化し、コスト高と
なるという問題がある。
【０００８】本発明は、上述した点に対処して創作した
ものであって、その目的とする処は、製作工程を複雑化
することなく、かつパッケージ自体の嵩張りがなく、低
コストで、高密度、高速作動が可能な配線接続形態の得
られるガラス封止型セラミックパッケージを提供するこ
とにある。
【０００９】
【課題を解決するための手段】そして、上記課題を解決
するための手段としての本発明のガラス封止型セラミッ
クパッケージは、中央に半導体素子を収納するキャビテ
ィを備えかつ主面にガラス層を配したセラミック基板
と、主面にガラス層を配したセラミックキャップとで、
該両主面同士を対向配置してリードフレームを挟持し、
該ガラス層を溶融一体化することにより上記半導体素子
を内部に気密封止するようにしたガラス封止型セラミッ
クパッケージにおいて、上記セラミック基板の主面にア
ルミニウム蒸着膜よりなる金属膜層を形成し、該金属膜
層の上に該キャビティ外側周縁部の近傍を残してガラス
層を配し、上記リードフレームと半導体素子との電気的
接続を、該リードフレームのうちの７０〜９０％本を該
半導体素子のパッドに金属細線によるワイヤーボンドで
直接接続し、残りのリードフレームを上記金属膜層を介
して該半導体素子のパッドに間接接続するようにした構
成よりなる。
【００１０】また、本発明のガラス封止型セラミックパ
ッケージは、上記構成において、残りのリードフレーム
とアルミニウム蒸着膜よりなる金属膜層、および該金属
膜層と半導体素子のパッドとの接続を金属細線によるワ
イヤーボンドによる接続で行うようにした構成を含む。
【００１１】そして、本発明のガラス封止型セラミック
パッケージは、セラミック基板の主面にアルミニウム蒸
着膜によって金属膜層を形成する構成であるので、製作
工程が従来のパッケージに比べて一工程増えるものの該
金属膜層の形成を容易に行えることより、その製作性を
低下させることがないように作用する。
【００１２】また、該金属膜層を介してリードフレーム
と半導体素子とを電気的に接続できるようにしているの
で、該金属膜層で該半導体素子における多くの電源パッ
ドあるいはグランドを共用・分散させ得ることより、多
ピン化によるインダクタンスの増加を下げることができ
ると共に、電源パッドあるいはグランド用のリードフレ
ームを全リードフレームの１０〜３０％本の範囲とする
することができ、他のリードフレームを信号用として利
用できるように作用する。
【００１３】以下、図面を参照しながら、本発明を具体
化した実施例について説明する。ここに、図１〜図５
は、本発明の一実施例を示し、図１はガラス封止型セラ
ミックパッケージの中央縦断面図、図２は金属膜層を形
成した状態のセラミック基板の平面図、図３は半導体素
子とリードフレームとをワイヤーボンドにより直接接続
した状態の概略断面図、図４は半導体素子とリードフレ
ームとを金属膜層を介してワイヤーボンドにより間接接
続した状態の概略断面図、図５はガラス封止型セラミッ
クパッケージの一部破断概略斜視図である。
【００１４】本実施例のガラス封止型セラミックパッケ
ージは、サークワッドパッケージであって、概略する
と、セラミック基板１と、セラミックキャップ２とを、
その主面３、４同士を対向配置し、セラミック基板１の
中央に形成されているキャビティ５にダイアタッチ剤等
の接着剤を塗布し、その上に半導体素子６を載置・収納
すると共に加熱固定し、かつセラミック基板１とセラミ
ックキャップ２との間を気密封止できるようにした構成
よりなる。
【００１５】セラミック基板１は、常法で製造されるア
ルミナセラミックよりなる平面視が矩形状の基板であっ
て、中央に半導体素子６を収容するキャビティ５を有
し、キャビティ５の外側の四周縁上面である主面３に金
属膜層７が形成された構成よりなる。金属膜層７は、ア
ルミニウム蒸着（本明細書において、イオンプレーティ
ングを含む）により形成されている。該アルミニウム蒸
着による金属膜層７は、通常、磁石を配した基板嵌合穴
を備えた下治具に、クリーニングしたセラミック基板１
を嵌合すると共に、キャビティ５にマスクをし、かつ蒸
着しない部分をカバーする上治具を被せた後、金属膜層
７を形成する領域に蒸着処理を施すことで形成されてい
る。通常、図２（ａ）（ｂ）に示すように、セラミック
基板１の主面３の大部分の領域にアルミニウム蒸着によ
る金属膜層７が形成され、図２（ａ）の場合は、キャビ
ティ５の外側の内周縁５ａより基板外周端縁部１ａを若
干残した範囲内に金属膜層７を形成したもので、また図
２（ｂ）は、前者のものにおいて、角部に放射状の非蒸
着膜領域を形成したものである。
【００１６】また、金属膜層７の上面には、ガラス層８
が形成されている。ガラス層８は金属膜層７のキャビテ
ィ外側周縁部９の近傍を残した四周の領域およびセラミ
ック基板１の基板外周端縁部１ａとに印刷法によってシ
ーヒルガラスを塗布し、これを焼成することで形成され
ている。更に、ガラス層８の上面には、リードフレーム
１０、１０・・が、その内端１０ａがガラス層８のキャ
ビティ５側の端部８ａとが略揃う位置に載置され、加熱
してリード付けされている。ここで、リードフレーム１
０の材質としては、コバール（Fe-Ni-Co）、４２アロイ
等が使用されている。
【００１７】また、セラミックキャップ２は、セラミッ
ク基板１と同様に、アルミナセラミックよりなり、その
主面４にガラス層１１が、印刷法によってシールガラス
を塗布し、これを焼成することで形成されている。
【００１８】そして、半導体素子６に実装は、半導体素
子６をキャビティ５に載置・加熱固定し、半導体素子６
とリードフレーム１０、１０・・とを、アルミニウム、
金等の金属細線１２、１３、１４を用い、電気的接続す
ることで行われている。すなわち、予め選んだリードフ
レーム１０、１０・・のうちの７０〜９０％本と半導体
素子６のパッドとは、金属細線１２によって直接接続さ
れ、残りのリードフレーム１０、・・は、金属細線１３
により金属膜層７とワイヤボンディングされ、更に金属
膜層７と半導体素子６のパッドとが金属細線１４によっ
てワイヤボンディングされ、両者が間接的に接続されて
いる。そして、セラミックキャップ２をセラミック基板
１に被せると共に、ガラス層１１を溶融させ、セラミッ
クキャップ２とセラミック基板１とを固定し、半導体素
子６をガラス気密封止するようにしている。
【００１９】次に、上述した本実施例のガラス封止型セ
ラミックパッケージの作用・効果を確認するために、２
８ｍｍ×２８ｍｍのアルミナセラミック基板で、リード
フレームが０．６５ｍｍピッチの１６０本で、該セラミ
ック基板の主面にアルミニウム蒸着膜層を形成し、半導
体素子とリードフレームとを該アルミニウム蒸着膜層を
介してアルミニウムワイヤで、ワイヤボンディングした
サークワッドパッケージを用い、これのグランドピンの
自己インダクタンスを測定した処、アルミニウム蒸着膜
層を有しない従来のものでは、１０〜１５ｎＨであった
ものが、５ｎＨ以下という測定結果を得た。
【００２０】この結果より、本実施例のガラス封止型セ
ラミックパッケージは、アルミニウム蒸着膜層による金
属膜層で半導体素子における多くの電源パッドあるいは
グランドを共用・分散させ得ることより、多ピン化によ
るインダクタンスの増加を下げ得ることが確認できた。
従って、本実施例によれば、電源パッドあるいはグラン
ド用のリードフレームを全リードフレームの１０〜３０
％本の範囲とすることができ、より多くの他のリードド
フレームを信号用として利用できるように作用する。
【００２１】また、本実施例のガラス封止型セラミック
パッケージの場合、製作工程が従来のパッケージに比べ
て一工程増えるものの該金属膜層の形成を容易に行える
ことより、その製作性を低下させる得るように作用す
る。
【００２２】なお、本発明は、上述した実施例に限定さ
れるものでなく、本発明の要旨を変更しない範囲内で変
形実施できるものを含む。因みに、上述した実施例で
は、セラミック基板やセラミックキャップの材質として
アルミナセラミックで説明したが、ムライト、コージェ
ライト、窒化アルミニウム等を用いた構成としてもよい
ことは当然である。また、図８に示すように、キャビテ
ィ部分に金属膜（蒸着等による膜、ここで、金属膜とし
ては、タングステン、アルミニウム、金等よりなるもの
を用いる）２０を配して、該金属膜とアルミニウム蒸着
膜層を繋いだ構成として具体化してもよい。
【００２３】
【発明の効果】以上の説明により明らかなように、本発
明のガラス封止型セラミックパッケージによれば、セラ
ミック基板の主面にアルミニウム蒸着膜よりなる金属膜
層を形成し、該金属膜層の上に該キャビティ外側周縁部
の近傍を残してガラス層を配し、上記リードフレームと
半導体素子との電気的接続を、該リードフレームのうち
の７０〜９０％本を該半導体素子のパッドに金属細線に
よるワイヤーボンドで直接接続し、残りのリードフレー
ムを上記金属膜層を介して該半導体素子のパッドに間接
接続するようにしているので、多ピン化によるインダク
タンスの増加を下げ得ることができ、電源パッドあるい
はグランド用のリードフレームを全リードフレームの１
０〜３０％本の範囲とすることができ、より多くの他の
リードフレームを信号用として利用できるという効果を
有する。従って、本発明によれば、製作工程を複雑化す
ることなく、かつパッケージ自体の嵩張りがなく、低コ
ストで、高密度、高速作動が可能な配線接続形態のガラ
ス封止型セラミックパッケージを提供できる。
【図面の簡単な説明】
【図１】 ガラス封止型セラミックパッケージの中央縦
断面図である。
【図２】 金属膜層を形成した状態のセラミック基板の
平面図である。
【図３】 半導体素子とリードフレームとをワイヤーボ
ンドにより直接接続した状態の概略断面図である。
【図４】 半導体素子とリードフレームとを金属膜層を
介してワイヤーボンドにより間接接続した状態の概略断
面図である。
【図５】 ガラス封止型セラミックパッケージの一部を
破断した概略斜視図である。
【図６】 従来例のガラス封止型セラミックパッケージ
の中央縦断面図である。
【図７】 リードフレームを二層構造とした概略断面図
である。
【図８】 他の実施例の断面図である。
【符号の説明】
１・・・セラミック基板、２・・・セラミックキャッ
プ、３・・・セラミック基板の主面、４・・・セラミッ
クキャップの主面、５・・・キャビティ、６・・・半導
体素子、７・・・アルミニウム蒸着膜層による金属膜
層、８・・・ガラス層、９・・・キャビティ外側周縁
部、１０・・・リードフレーム、１１・・・ガラス層、
１２，１３，１４・・・金属細線
フロントページの続き (56)参考文献 実開 平３−113850（ＪＰ，Ｕ)

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 中央に半導体素子を収納するキャビティ
    を備えかつ主面にガラス層を配したセラミック基板と、
    主面にガラス層を配したセラミックキャップとで、該両
    主面同士を対向配置してリードフレームを挟持し、該ガ
    ラス層を溶融一体化することにより上記半導体素子を内
    部に気密封止するようにしたガラス封止型セラミックパ
    ッケージにおいて、上記セラミック基板の主面にアルミ
    ニウム蒸着膜よりなる金属膜層を形成し、該金属膜層の
    上に該キャビティ外側周縁部の近傍を残してガラス層を
    配し、上記リードフレームと半導体素子との電気的接続
    を、該リードフレームのうちの７０〜９０％本を該半導
    体素子のパッドに金属細線によるワイヤーボンドで直接
    接続し、残りのリードフレームを上記金属膜層を介して
    該半導体素子のパッドに間接接続するようにしているこ
    とを特徴とするガラス封止型セラミックパッケージ。
  2. 【請求項２】 残りのリードフレームとアルミニウム蒸
    着膜よりなる金属膜層、および該金属膜層と半導体素子
    のパッドとの接続を金属細線によるワイヤーボンドによ
    る接続で行うようにしている請求項１に記載のガラス封
    止型セラミックパッケージ。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07321140A (ja) * 1994-05-19 1995-12-08 Toshiba Corp 半導体装置
US5543657A (en) * 1994-10-07 1996-08-06 International Business Machines Corporation Single layer leadframe design with groundplane capability
US6222261B1 (en) * 1999-05-03 2001-04-24 The United States Of America As Represented By The Secretary Of The Army Barrier layers for thin film electronic materials
JP4565728B2 (ja) * 2000-10-10 2010-10-20 三洋電機株式会社 中空気密パッケージ型の半導体装置
TW471143B (en) * 2001-01-04 2002-01-01 Wen-Wen Chiou Integrated circuit chip package
US20030125077A1 (en) * 2002-01-03 2003-07-03 Hsi-Che Lee Multimedia watch
JP2007305856A (ja) * 2006-05-12 2007-11-22 Olympus Corp 封止構造及び該封止構造の製造方法
US9785186B2 (en) 2012-10-16 2017-10-10 Samsung Electronics Co., Ltd. Package system with cover structure and method of operation thereof

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3113850U (ja) 2005-06-20 2005-09-22 康男 新戸部 ロードヒーティング装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4796083A (en) * 1987-07-02 1989-01-03 Olin Corporation Semiconductor casing
JPH0626224B2 (ja) * 1987-10-26 1994-04-06 日本電気株式会社 集積回路用パッケージ
JPH01278760A (ja) * 1988-04-30 1989-11-09 Sumitomo Electric Ind Ltd 半導体素子搭載用パツケージ
US4992628A (en) * 1990-05-07 1991-02-12 Kyocera America, Inc. Ceramic-glass integrated circuit package with ground plane

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3113850U (ja) 2005-06-20 2005-09-22 康男 新戸部 ロードヒーティング装置

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