JPS643060B2 - - Google Patents
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- Publication number
- JPS643060B2 JPS643060B2 JP56097801A JP9780181A JPS643060B2 JP S643060 B2 JPS643060 B2 JP S643060B2 JP 56097801 A JP56097801 A JP 56097801A JP 9780181 A JP9780181 A JP 9780181A JP S643060 B2 JPS643060 B2 JP S643060B2
- Authority
- JP
- Japan
- Prior art keywords
- package
- seal pattern
- bonding pad
- pattern
- inner layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
- H10W70/63—Vias, e.g. via plugs
- H10W70/635—Through-vias
Landscapes
- Lead Frames For Integrated Circuits (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置用セラミツク積層形パツケ
ージに関し、特に接地構造の改良に関す。
ージに関し、特に接地構造の改良に関す。
従来、半導体装置用セラミツク積層形パツケー
ジ内部の電気的接続が、ボンデイングパツド−内
層メタライズドパス−スルーホール−外部リード
により構成される構造が広く実用に供されてい
る。又、特に共通接地電極構造を必要とする場合
においては、チツプボンデイング面等広範囲な面
に内層パターンを配設することが行われている。
第１図は一実施例を示す断面図であり、第一のセ
ラミツク層１に共通接地電極パターン２及びこれ
に続く内層パス３が形成され、第二のセラミツク
層４のボンデイングパツド５及びこれに続く内層
パス６が形成され、前記二層の内層パス３及び６
はセラミツク層１及び４は配設されたスルーホー
ル７を介して外部リード８に接続されている。な
お第三のセラミツク層９の開口部を周回するシー
ルパターン１０は、半導体素子１１とパツケージ
との接続完了後、金属板よりなる蓋１２をはんだ
付し本パツケージを気密封止構造とするために設
けられている。
ジ内部の電気的接続が、ボンデイングパツド−内
層メタライズドパス−スルーホール−外部リード
により構成される構造が広く実用に供されてい
る。又、特に共通接地電極構造を必要とする場合
においては、チツプボンデイング面等広範囲な面
に内層パターンを配設することが行われている。
第１図は一実施例を示す断面図であり、第一のセ
ラミツク層１に共通接地電極パターン２及びこれ
に続く内層パス３が形成され、第二のセラミツク
層４のボンデイングパツド５及びこれに続く内層
パス６が形成され、前記二層の内層パス３及び６
はセラミツク層１及び４は配設されたスルーホー
ル７を介して外部リード８に接続されている。な
お第三のセラミツク層９の開口部を周回するシー
ルパターン１０は、半導体素子１１とパツケージ
との接続完了後、金属板よりなる蓋１２をはんだ
付し本パツケージを気密封止構造とするために設
けられている。
しかしながら、セラミツク積層構造パツケージ
においては、内層メタライズドパスを形成する導
体材料としては、タングステンＷ、モリブデン
M0等の高融点金属を使用し、かつ、その断面積
が制約され、更にめつきを施すことが許されない
こと等の為に内層パスの抵抗値が高く、接地抵抗
の低減が妨げられている。
においては、内層メタライズドパスを形成する導
体材料としては、タングステンＷ、モリブデン
M0等の高融点金属を使用し、かつ、その断面積
が制約され、更にめつきを施すことが許されない
こと等の為に内層パスの抵抗値が高く、接地抵抗
の低減が妨げられている。
また、前記実施例の構造において、空冷放熱フ
イン１３を設けるには一般に金属板１２上にこれ
を設置するが、この構造では半導体素子と放熱フ
インとの間の熱伝導路が迂回し、高い熱抵抗を有
している。
イン１３を設けるには一般に金属板１２上にこれ
を設置するが、この構造では半導体素子と放熱フ
インとの間の熱伝導路が迂回し、高い熱抵抗を有
している。
本発明は、以上に述べた従来のセラミツク積層
形パツケージにおける問題点の解決、すなわち接
地抵抗の低減と熱抵抗の抵減とを目的とする。
形パツケージにおける問題点の解決、すなわち接
地抵抗の低減と熱抵抗の抵減とを目的とする。
本発明は、セラミツク積層構造のパツケージの
開口シール面より外部リードを引出し、かつシー
ルパターンと接地電極パターンとを一体として、
パツケージ内部の電気的接続路を短縮して接地抵
抗を低減する。またパツケージのセラミツク基板
がパツケージの最上部に位置し、半導体素子がこ
の基板により放熱フインと直結されることによ
り、パツケージ内部の熱抵抗が最小となることに
より前記目的を達成する。
開口シール面より外部リードを引出し、かつシー
ルパターンと接地電極パターンとを一体として、
パツケージ内部の電気的接続路を短縮して接地抵
抗を低減する。またパツケージのセラミツク基板
がパツケージの最上部に位置し、半導体素子がこ
の基板により放熱フインと直結されることによ
り、パツケージ内部の熱抵抗が最小となることに
より前記目的を達成する。
本発明を第２図ａ及びｂに示す実施例により詳
細に説明する。
細に説明する。
第２図ａは本発明の一実施例の断面図、第２図
ｂはその平面図であつて、Ａ−Ａは第２図ａの切
断位置を示す。本発明においては半導体素子１４
を収容するパツケージの開口は外部リード１５，
１６の引出し面に設けられる。ただし外部リード
１６は共通接地リードである。
ｂはその平面図であつて、Ａ−Ａは第２図ａの切
断位置を示す。本発明においては半導体素子１４
を収容するパツケージの開口は外部リード１５，
１６の引出し面に設けられる。ただし外部リード
１６は共通接地リードである。
本実施例において、半導体素子１４の接地され
るべき電極はワイヤーボンデイング法によりパツ
ケージのボンデイングパツド１７群中の所定の位
置に接続されるが、接地用ボンデイングパツドは
内層パターン１８及びスルーホール１９を介して
シールパターン２０に接続されている。しかしな
がら、図より明らかな如く、ボンデイングパツド
１７とシールパターン２０は隣接して設けられて
おり、内層パターン１８は第１図の如き従来の構
造に比較してその長さ（短絡構造による接地経
路）が大幅に短縮されている。
るべき電極はワイヤーボンデイング法によりパツ
ケージのボンデイングパツド１７群中の所定の位
置に接続されるが、接地用ボンデイングパツドは
内層パターン１８及びスルーホール１９を介して
シールパターン２０に接続されている。しかしな
がら、図より明らかな如く、ボンデイングパツド
１７とシールパターン２０は隣接して設けられて
おり、内層パターン１８は第１図の如き従来の構
造に比較してその長さ（短絡構造による接地経
路）が大幅に短縮されている。
更にシールパターン２０は前記の如く、共通接
地電極としても機能し、共通接地リード１６はシ
ールパターン２０の延長２１に接続される。
地電極としても機能し、共通接地リード１６はシ
ールパターン２０の延長２１に接続される。
本実施例によると従来300〜800ｍΩ程度であつ
た導通抵抗が500〜100ｍΩに低減された。
た導通抵抗が500〜100ｍΩに低減された。
なお本実施例では外部リードに延びる導電性の
シールパターン２０の延長２１がパツケージ実装
時において外部に露出しないようパツケージ全体
が第１図の構造をインバートした構造になつてお
り、そのため放熱フイン２２の構造も異なる。す
なわち本実施例のパツケージにおいて、放熱フイ
ン２２は、第２図ａに示す如く、セラミツク基板
２３により半導体素子１４と直結せしめる。
シールパターン２０の延長２１がパツケージ実装
時において外部に露出しないようパツケージ全体
が第１図の構造をインバートした構造になつてお
り、そのため放熱フイン２２の構造も異なる。す
なわち本実施例のパツケージにおいて、放熱フイ
ン２２は、第２図ａに示す如く、セラミツク基板
２３により半導体素子１４と直結せしめる。
この結果第１図の従来の方法に比較して、熱伝
導の径路長が短縮され、断面積が増大して放熱効
果が大幅に向上する。
導の径路長が短縮され、断面積が増大して放熱効
果が大幅に向上する。
これら２種の放熱フインの接着方法を比較する
と、本実施例の方法は第１図に示す方法より３〜
５℃／ｗ熱抵抗が低減される。
と、本実施例の方法は第１図に示す方法より３〜
５℃／ｗ熱抵抗が低減される。
なお放熱効果の向上は、外部リードをパツケー
ジ側端面に引出す構造のパツケージについても、
外部リードをシール面側に屈曲し導くとき、本実
施例と同等に得ることが可能である。
ジ側端面に引出す構造のパツケージについても、
外部リードをシール面側に屈曲し導くとき、本実
施例と同等に得ることが可能である。
本発明は以上の説明の如く、セラミツク積層構
造のパツケージの開口シール面より外部リードを
引出し、かつ、シールパターンと接地電極パター
ンとを一体とすることにより接地径路を短縮し、
接地抵抗を減少し、更に半導体素子と放熱フイン
とをセラミツク基板で直結して放熱効果を最大と
するものであつて半導体装置特に高集積IC等に
関して大きい効果を有する。
造のパツケージの開口シール面より外部リードを
引出し、かつ、シールパターンと接地電極パター
ンとを一体とすることにより接地径路を短縮し、
接地抵抗を減少し、更に半導体素子と放熱フイン
とをセラミツク基板で直結して放熱効果を最大と
するものであつて半導体装置特に高集積IC等に
関して大きい効果を有する。
第１図は従来技術による実施例を示す断面図、
第２図ａは本発明の実施例を示す断面図、第２図
ｂはその平面図を示す。 図において、１は第一のセラミツク層、２は共
通接地電極パターン、３は内層パス、４は第二の
セラミツク層、５はボンデイングパツド、６は内
層パス、７はスルーホール、８は外部リード、９
は第三のセラミツク層、１０はシールパターン、
１１は半導体素子、１２は蓋、１３は放熱フイ
ン、１４は半導体素子、１５は外部リード、１６
は共通接地リード、１７はボンデイングパツド、
１８は内層パターン、１９はスルーホール、２０
はシールパターン、２１はシールパターンの延
長、２２は放熱フイン、２３はセラミツク基板を
示す。
第２図ａは本発明の実施例を示す断面図、第２図
ｂはその平面図を示す。 図において、１は第一のセラミツク層、２は共
通接地電極パターン、３は内層パス、４は第二の
セラミツク層、５はボンデイングパツド、６は内
層パス、７はスルーホール、８は外部リード、９
は第三のセラミツク層、１０はシールパターン、
１１は半導体素子、１２は蓋、１３は放熱フイ
ン、１４は半導体素子、１５は外部リード、１６
は共通接地リード、１７はボンデイングパツド、
１８は内層パターン、１９はスルーホール、２０
はシールパターン、２１はシールパターンの延
長、２２は放熱フイン、２３はセラミツク基板を
示す。
Claims (1)
- 【特許請求の範囲】 １ 外部リード１５，１６の引出し面に設けられ
た半導体素子１４を収容するパツケージの開口部
と、該開口部を導電性シールパターン２０を介し
て密封する蓋と、 前記半導体素子１４の接地されるべき電極を接
続する接地用ボンデイングパツド１７と、 前記接地用ボンデイングパツド１７を前記シー
ルパターン２０に短絡するための接地用ボンデイ
ングパツド１７に接続された内層パターン及びス
ルーホールと、 前記外部リードに接続するための該シールパタ
ーンの延長部よりなり、 さらに、上記パツケージの開口部の反対面には
冷却用放熱フインを直接接着したことを特徴とす
るパツケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56097801A JPS57211754A (en) | 1981-06-24 | 1981-06-24 | Package |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56097801A JPS57211754A (en) | 1981-06-24 | 1981-06-24 | Package |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57211754A JPS57211754A (en) | 1982-12-25 |
| JPS643060B2 true JPS643060B2 (ja) | 1989-01-19 |
Family
ID=14201878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56097801A Granted JPS57211754A (en) | 1981-06-24 | 1981-06-24 | Package |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57211754A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5972749A (ja) * | 1982-10-19 | 1984-04-24 | Nec Corp | 半導体装置 |
| JPS5910240A (ja) * | 1982-07-09 | 1984-01-19 | Nec Corp | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5336468A (en) * | 1976-09-17 | 1978-04-04 | Hitachi Ltd | Package for integrated circuit |
| JPS5487512A (en) * | 1977-12-24 | 1979-07-12 | Sony Corp | Cassette type vtr |
-
1981
- 1981-06-24 JP JP56097801A patent/JPS57211754A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57211754A (en) | 1982-12-25 |
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