JPH0831538B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0831538B2 JPH0831538B2 JP17267088A JP17267088A JPH0831538B2 JP H0831538 B2 JPH0831538 B2 JP H0831538B2 JP 17267088 A JP17267088 A JP 17267088A JP 17267088 A JP17267088 A JP 17267088A JP H0831538 B2 JPH0831538 B2 JP H0831538B2
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- 239000004065 semiconductor Substances 0.000 title claims description 9
- 239000010408 film Substances 0.000 claims description 24
- 239000010409 thin film Substances 0.000 claims description 7
- 239000010410 layer Substances 0.000 description 54
- 108091006146 Channels Proteins 0.000 description 24
- 238000005468 ion implantation Methods 0.000 description 10
- 238000004519 manufacturing process Methods 0.000 description 10
- 239000000758 substrate Substances 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 238000000034 method Methods 0.000 description 7
- 230000010354 integration Effects 0.000 description 5
- 230000015654 memory Effects 0.000 description 5
- 239000007790 solid phase Substances 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に係り、特にマスクによりデ
ータを書き込む読み出し専用メモリ、所謂マスクROMに
関するものである。
ータを書き込む読み出し専用メモリ、所謂マスクROMに
関するものである。
近年、半導体デバイス、特にMOSメモリの発展は目ざ
ましいものがあり、このマスクROMにおけるメモリ素子
の高集積・大容量化及び低消費電力化等が要求されてい
る。
ましいものがあり、このマスクROMにおけるメモリ素子
の高集積・大容量化及び低消費電力化等が要求されてい
る。
かかるマスクROMのROMコード方式としては、コンタク
ト方式（NOR方式）、拡散層方式（NOR方式）、イオン注
入方式（一層ポリシリコンNAND方式）、イオン注入方式
（二層ポリシリコンNAND方式）及び高エネルギーイオン
注入方式等の多種のセル構造がある。そして、これら各
ROMコードの方式は、そのプロセスの複雑性、チップサ
イズ、アクセスタイム、製作日数及び製造装置の精度等
により選択される。
ト方式（NOR方式）、拡散層方式（NOR方式）、イオン注
入方式（一層ポリシリコンNAND方式）、イオン注入方式
（二層ポリシリコンNAND方式）及び高エネルギーイオン
注入方式等の多種のセル構造がある。そして、これら各
ROMコードの方式は、そのプロセスの複雑性、チップサ
イズ、アクセスタイム、製作日数及び製造装置の精度等
により選択される。
従来の特に高集積度が得られるイオン注入方式におけ
るメモリセルの製造方法を第６図に工程図を示して説明
する。
るメモリセルの製造方法を第６図に工程図を示して説明
する。
先ず、第６図（ａ）に示すように、Ｐ型基板１上に、
イオン注入マスク２を形成した後、不純物イオンをドー
ピングして、ROMコードの書き込み層となるｎ型ドーピ
ング層３を形成する。
イオン注入マスク２を形成した後、不純物イオンをドー
ピングして、ROMコードの書き込み層となるｎ型ドーピ
ング層３を形成する。
次いで、第６図（ｂ）に示すように、上記基板１表面
にゲート酸化膜４を形成した後、第１のワード線５を形
成する。
にゲート酸化膜４を形成した後、第１のワード線５を形
成する。
その後、第６図（ｃ）に示すように、上記第１のワー
ド線５を含む基板１上に、第２のワード線６を堆積パタ
ーン化する。斯くして、基板１上において、直列に接続
する第１及び第２のワード線5,6が形成され、トランジ
スタのチャネル部がｎ型或いはＰ型、つまりデプレショ
ントランジスタ（DMOS）或いはエンハンスメントトラン
ジスタ（EMOS）かの区別によって、データ“1"又は“0"
を書き込んでいた。
ド線５を含む基板１上に、第２のワード線６を堆積パタ
ーン化する。斯くして、基板１上において、直列に接続
する第１及び第２のワード線5,6が形成され、トランジ
スタのチャネル部がｎ型或いはＰ型、つまりデプレショ
ントランジスタ（DMOS）或いはエンハンスメントトラン
ジスタ（EMOS）かの区別によって、データ“1"又は“0"
を書き込んでいた。
然し乍ら、上述した従来のメモリセルにおいては、素
子を基板上に平面的に形成したので、EMOSのリーク電流
を防止するためのEMOSチャネル長の確保及びDMOSを形成
するためのチャネルとなるｎ型拡散層に対するデート電
極のマスクの合せ精度の確保が困難となり、微細化が煩
雑化し、高集積化ができないという問題点があった。
子を基板上に平面的に形成したので、EMOSのリーク電流
を防止するためのEMOSチャネル長の確保及びDMOSを形成
するためのチャネルとなるｎ型拡散層に対するデート電
極のマスクの合せ精度の確保が困難となり、微細化が煩
雑化し、高集積化ができないという問題点があった。
本発明の目的は、より高集積化ができる半導体記憶装
置を提供するものである。
置を提供するものである。
本発明は上述した目的を達成するため、半導体薄膜よ
り成る第１導電型のチャネル層の上層に絶縁膜を介して
形成した第１電極と、上記チャネル層の下層に絶縁膜を
介して形成され、上記第１電極とは交互に配置された第
２電極と、上記チャネル層に選択的に形成され、上記第
１及び第２電極に対応する第２導電型層とを具備したも
のである。
り成る第１導電型のチャネル層の上層に絶縁膜を介して
形成した第１電極と、上記チャネル層の下層に絶縁膜を
介して形成され、上記第１電極とは交互に配置された第
２電極と、上記チャネル層に選択的に形成され、上記第
１及び第２電極に対応する第２導電型層とを具備したも
のである。
本発明においては、チャネル層の上層に第１電極及び
チャネル層の下層に第２電極を交互に形成し、上記チャ
ネル層に選択的に第１及び第２電極に対応する第２導電
型層を形成したので、ホトリソによる微細化が容易にな
る。
チャネル層の下層に第２電極を交互に形成し、上記チャ
ネル層に選択的に第１及び第２電極に対応する第２導電
型層を形成したので、ホトリソによる微細化が容易にな
る。
以下、本発明半導体記憶装置に係る一実施例を、第１
図にその断面図及び第２図並びに第３図に製造工程説明
図を示して説明する。
図にその断面図及び第２図並びに第３図に製造工程説明
図を示して説明する。
即ち、第１図に示すように、この装置は、例えば多結
晶シリコン薄膜のＰ型チャネル層11の上面及び下面にゲ
ート酸化膜12が被着され、これらゲート酸化膜12を介し
て上記チャネル層11の下層側に第１のワード線13及び上
層側に第２のワード線14が交互に形成されると共に、チ
ャネル層11の所定部には、第１及び第２のワード線13,1
4に対応するｎ型ドーピング層15が形成されている。
晶シリコン薄膜のＰ型チャネル層11の上面及び下面にゲ
ート酸化膜12が被着され、これらゲート酸化膜12を介し
て上記チャネル層11の下層側に第１のワード線13及び上
層側に第２のワード線14が交互に形成されると共に、チ
ャネル層11の所定部には、第１及び第２のワード線13,1
4に対応するｎ型ドーピング層15が形成されている。
この場合、装置におけるON電流は、チャネル層11とな
る多結晶シリコン膜の膜厚依存性が小さいが、OFF電流
は、当該膜厚に大きく依存し、膜厚が小さい程OFF電流
は小さくなる。加えて、ゲート酸化膜12はチャネル層11
の上・下層に存在するので、ON電流を大きく取るために
は、上方のゲート酸化膜12により形成される反転層と下
方のゲート酸化膜12により形成される反転層とが連続す
ることが望まれる。このため、アクティブ層となる多結
晶シリコン膜厚は、薄い程良く、例えば30〜50nmが好適
である。
る多結晶シリコン膜の膜厚依存性が小さいが、OFF電流
は、当該膜厚に大きく依存し、膜厚が小さい程OFF電流
は小さくなる。加えて、ゲート酸化膜12はチャネル層11
の上・下層に存在するので、ON電流を大きく取るために
は、上方のゲート酸化膜12により形成される反転層と下
方のゲート酸化膜12により形成される反転層とが連続す
ることが望まれる。このため、アクティブ層となる多結
晶シリコン膜厚は、薄い程良く、例えば30〜50nmが好適
である。
次に、第２図はかかる装置の第１の製造工程説明図で
あり、イオン注入マスク19を１度だけ用いたイオン注入
法によるドーピングである。このドーピングは、チャネ
ル層11を形成し、ゲート酸化膜12を形成した後、第２の
ワード線14の形成前に行なう。
あり、イオン注入マスク19を１度だけ用いたイオン注入
法によるドーピングである。このドーピングは、チャネ
ル層11を形成し、ゲート酸化膜12を形成した後、第２の
ワード線14の形成前に行なう。
又、第３図はかかる装置の第２の製造工程説明図であ
り、イオン注入マスク19を２度用いたイオン注入法によ
るドーピングである。つまり、このドーピングは、上述
の１回目のドーピング後、第２のワード線14の形成後に
行なう。
り、イオン注入マスク19を２度用いたイオン注入法によ
るドーピングである。つまり、このドーピングは、上述
の１回目のドーピング後、第２のワード線14の形成後に
行なう。
尚、チャネル層11としての多結晶シリコン薄膜は、非
晶質シリコン薄膜、単結晶シリコン薄膜又は他の半導体
薄膜に代えても良い。
晶質シリコン薄膜、単結晶シリコン薄膜又は他の半導体
薄膜に代えても良い。
更に、本発明装置に係る第２実施例を第４図にその製
造工程説明図を示して説明する。
造工程説明図を示して説明する。
即ち、基板21上に、第１のワード線22が形成され、こ
の第１のワード線22の表面に、ゲート酸化膜23が被着形
成されている。上記第１のワード線23を含む基板21上に
は、パターン化したチャネル層24が堆積形成され、この
チャネル層24上に、選択的にPSG又はAs SGの固相ドーピ
ング材25が形成され、この固相ドーピング材25による固
相拡散を以て上記チャネル層24に第１回目のドーピング
が行なわれている。その後、チャネル層24上に図示略す
ゲート酸化膜を介して図示略す第２のワード線を形成し
た後、上記同様固相ドーピング材25を以て第２回目のド
ーピングが行なわれる。
の第１のワード線22の表面に、ゲート酸化膜23が被着形
成されている。上記第１のワード線23を含む基板21上に
は、パターン化したチャネル層24が堆積形成され、この
チャネル層24上に、選択的にPSG又はAs SGの固相ドーピ
ング材25が形成され、この固相ドーピング材25による固
相拡散を以て上記チャネル層24に第１回目のドーピング
が行なわれている。その後、チャネル層24上に図示略す
ゲート酸化膜を介して図示略す第２のワード線を形成し
た後、上記同様固相ドーピング材25を以て第２回目のド
ーピングが行なわれる。
更に又、本発明装置に係る第３実施例を、第５図にそ
の製造工程説明図を示して述べる。
の製造工程説明図を示して述べる。
先ず、第５図（ａ）に示すように、基板21上に、第１
のワード線22、ゲート酸化膜23、ｎ型多結晶シリコン層
26及びシリコン窒化膜27を順次積層形成し、これらをパ
ターン化した後、酸化して、第１のワード線22の側面に
もゲート酸化膜23を形成する。
のワード線22、ゲート酸化膜23、ｎ型多結晶シリコン層
26及びシリコン窒化膜27を順次積層形成し、これらをパ
ターン化した後、酸化して、第１のワード線22の側面に
もゲート酸化膜23を形成する。
その後、第５図（ｂ）に示す如く、上記窒化膜27を除
去すると共に、ｎ型多結晶シリコン層26を選択的に除去
し、所望箇所にｎ型ドーピング層28を形成する。しかる
後、第１のワード線22及びｎ型ドーピング層28を含む基
板21上に、チャネル層29及びゲート酸化膜30並びに第２
のワード線31を順次形成した後、上記チャネル層29にイ
オン注入法又は固相ドーピング法により第２回目のドー
ピングを行なう。
去すると共に、ｎ型多結晶シリコン層26を選択的に除去
し、所望箇所にｎ型ドーピング層28を形成する。しかる
後、第１のワード線22及びｎ型ドーピング層28を含む基
板21上に、チャネル層29及びゲート酸化膜30並びに第２
のワード線31を順次形成した後、上記チャネル層29にイ
オン注入法又は固相ドーピング法により第２回目のドー
ピングを行なう。
〔発明の効果〕 以上詳細に説明したように、本発明によれば、第１導
電型のチャネル層の上層及び下層に交互に第１及び第２
電極が形成されると共に、チャネル層に選択的に第１及
び第２電極に対応するデータ書き込み層となる第２導電
型層を形成したので、従来のような素子を基板の平面上
に直列に形成したデバイスに比べて、２倍以上の高集積
化ができ、而も第１及び第２電極がチャネル層の上下層
に夫々配置されるので、ホトリソによる微細化が容易と
なり、各電極の重なり容量を小さくできるので、当該高
集積化が容易にできる等により上述の課題を解決し得
る。
電型のチャネル層の上層及び下層に交互に第１及び第２
電極が形成されると共に、チャネル層に選択的に第１及
び第２電極に対応するデータ書き込み層となる第２導電
型層を形成したので、従来のような素子を基板の平面上
に直列に形成したデバイスに比べて、２倍以上の高集積
化ができ、而も第１及び第２電極がチャネル層の上下層
に夫々配置されるので、ホトリソによる微細化が容易と
なり、各電極の重なり容量を小さくできるので、当該高
集積化が容易にできる等により上述の課題を解決し得
る。
第１図乃至第５図は本発明に係る実施例を示すもので、
第１図は第１実施例における装置の断面図、第２図は同
装置の製造工程説明図、第３図は同装置の他製造工程説
明図、第４図は第２実施例における装置の製造工程説明
図、第５図は第３実施例における装置の製造工程説明
図、第６図は従来装置の製造工程図である。 11……Ｐ型チャネル層、12……ゲート酸化膜、13……第
１のワード線、14……第２のワード線、15……ｎ型ドー
ピング層。
第１図は第１実施例における装置の断面図、第２図は同
装置の製造工程説明図、第３図は同装置の他製造工程説
明図、第４図は第２実施例における装置の製造工程説明
図、第５図は第３実施例における装置の製造工程説明
図、第６図は従来装置の製造工程図である。 11……Ｐ型チャネル層、12……ゲート酸化膜、13……第
１のワード線、14……第２のワード線、15……ｎ型ドー
ピング層。
Claims (1)
- 【請求項１】半導体薄膜より成る第１導電型のチャネル
層の上層に絶縁膜を介して形成した第１電極と、 上記チャネル層の下層に絶縁膜を介して形成され、上記
第１電極とは交互に配置された第２電極と、 上記チャネル層に選択的に形成され、上記第１及び第２
電極に対応する第２導電型層とを具備したことを特徴と
する半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17267088A JPH0831538B2 (ja) | 1988-07-13 | 1988-07-13 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17267088A JPH0831538B2 (ja) | 1988-07-13 | 1988-07-13 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0223658A JPH0223658A (ja) | 1990-01-25 |
| JPH0831538B2 true JPH0831538B2 (ja) | 1996-03-27 |
Family
ID=15946194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17267088A Expired - Fee Related JPH0831538B2 (ja) | 1988-07-13 | 1988-07-13 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831538B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007262768A (ja) * | 2006-03-29 | 2007-10-11 | Yondenko Corp | ベンド上の養生装置及びそれを用いたベンド上の養生工法 |
-
1988
- 1988-07-13 JP JP17267088A patent/JPH0831538B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0223658A (ja) | 1990-01-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |