JPS62298159A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS62298159A JPS62298159A JP61142350A JP14235086A JPS62298159A JP S62298159 A JPS62298159 A JP S62298159A JP 61142350 A JP61142350 A JP 61142350A JP 14235086 A JP14235086 A JP 14235086A JP S62298159 A JPS62298159 A JP S62298159A
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- JP
- Japan
- Prior art keywords
- impurity region
- type impurity
- film
- insulating film
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特に高濃度不純物拡散
層を信号読み出し線（ピット線）として用いる半導体記
憶装置に関する。
層を信号読み出し線（ピット線）として用いる半導体記
憶装置に関する。
半導体素子を用いた記憶装置（ＩＣメモリ）、特にダイ
ナミックＲＡＭ（ＤＲＡＭ）においては、現在、情報蓄
積部（セル部）を１個のＭＯ８型電界効果トランジスタ
（ＮｉＯ８ＦＥＴＬ！＝ １ＮＯ容量部とで構成するの
が高密度化および大容量化に量も適していると考えられ
ている。このような構成による大容量のＩＣメモリを実
現するためにはセル部の縮小化が最も有効な手段である
。
ナミックＲＡＭ（ＤＲＡＭ）においては、現在、情報蓄
積部（セル部）を１個のＭＯ８型電界効果トランジスタ
（ＮｉＯ８ＦＥＴＬ！＝ １ＮＯ容量部とで構成するの
が高密度化および大容量化に量も適していると考えられ
ている。このような構成による大容量のＩＣメモリを実
現するためにはセル部の縮小化が最も有効な手段である
。
±記目的を実現するものさして、ＭＯＳＦＥＴのソース
領域自体を信号状、み出し線（ピット線）として用いる
構造が注目を浴びてきている。この構造によれば、ＭＯ
ＳＦＥＴのソース領域とビット線とを！＃続する工程が
不要となυ、目合せ精度や加工精度を見込んだマージン
を小さくすることができ、セル部の縮小化が可能である
。また、このように、高濃度不純物拡散層（ＭＯＳＦＥ
Ｔのソース領域を含む）をビット線として用いる場合に
は、ピッ［Ｊの抵抗を小さくするために高濃度不純物拡
散層に低抵抗体を直接接続させたりしている。
領域自体を信号状、み出し線（ピット線）として用いる
構造が注目を浴びてきている。この構造によれば、ＭＯ
ＳＦＥＴのソース領域とビット線とを！＃続する工程が
不要となυ、目合せ精度や加工精度を見込んだマージン
を小さくすることができ、セル部の縮小化が可能である
。また、このように、高濃度不純物拡散層（ＭＯＳＦＥ
Ｔのソース領域を含む）をビット線として用いる場合に
は、ピッ［Ｊの抵抗を小さくするために高濃度不純物拡
散層に低抵抗体を直接接続させたりしている。
土述した従来の半導体記憶装置は、高濃度不純物拡散層
と基板との間に空乏層容量が存在するのでビットＭ＠＊
が大きくなり、信号状み出しの速度および感度が小さく
なるという欠点がある。
と基板との間に空乏層容量が存在するのでビットＭ＠＊
が大きくなり、信号状み出しの速度および感度が小さく
なるという欠点がある。
本発明の目的は上記欠点を排除し、信号読み出し速度お
よび感度が大きくしかも高密度化された半導体記憶装置
を提供することである。
よび感度が大きくしかも高密度化された半導体記憶装置
を提供することである。
本発明の半導体記憶装置は、高濃度不純物拡散層を信号
読み出し＠（ピット線）として用いる半導体記憶装置に
おいて、高濃度不純物拡散層直下の全部または一部の領
域にこの高濃度不純物拡散層に接する絶縁膜を有するこ
とを特徴とする。
読み出し＠（ピット線）として用いる半導体記憶装置に
おいて、高濃度不純物拡散層直下の全部または一部の領
域にこの高濃度不純物拡散層に接する絶縁膜を有するこ
とを特徴とする。
本発明によれば、ピット線として用いる高濃度不純物拡
散層と基板との間に絶縁膜が存在するために高濃度不純
物拡散層と基板との間の空乏層容量がなくなシビット線
容量を小さくすることができ、信号読み出し速度および
感度が大きい半導体記憶装置を得ることができる。
散層と基板との間に絶縁膜が存在するために高濃度不純
物拡散層と基板との間の空乏層容量がなくなシビット線
容量を小さくすることができ、信号読み出し速度および
感度が大きい半導体記憶装置を得ることができる。
次に本発明の実施例を簡単な製造工程と共に説明する。
第１図は本発明の第１の実施例を示す断面図であシ、第
２図（ａ）〜（ｈ）はその製造方法を示すための工程断
面図である。
２図（ａ）〜（ｈ）はその製造方法を示すための工程断
面図である。
まず第２図（ａ）に示すように、たとえば１０ΩＣＨ１
程度の比抵抗を有するＰ型シリコン基板１を用い、通常
の選択酸化法によシ厚さ約１μｍの熱酸化膜２を形成す
る。さらに厚さ１μｍ程度の絶縁膜３を形成し、フォト
レジス）４２に用いてパターニングを行なう。次に第２
図（ｂ）に示すように、フォトレジスト４を除去したの
ち酸素イオン注入を１５０ＫｅＶ程度のエネルギーＩ
Ｘ １０ 〜２Ｘ１０”程度のドーズ量で行なう。
程度の比抵抗を有するＰ型シリコン基板１を用い、通常
の選択酸化法によシ厚さ約１μｍの熱酸化膜２を形成す
る。さらに厚さ１μｍ程度の絶縁膜３を形成し、フォト
レジス）４２に用いてパターニングを行なう。次に第２
図（ｂ）に示すように、フォトレジスト４を除去したの
ち酸素イオン注入を１５０ＫｅＶ程度のエネルギーＩ
Ｘ １０ 〜２Ｘ１０”程度のドーズ量で行なう。
次に第２図（Ｃ）に示すように、熱酸化膜３を除去した
のち窒素雰囲気中で１１５０℃以上で１〜２時間熱処理
を行なうと埋め込み酸化膜５が形成される。次に第２図
（ｄ）に示すように、通常の７オトレジストのパターニ
ングによシ選択的にヒ素イオンを１０１５〜１０１６ｃ
ｍ−２８度注入することによ５ｎ型不純物領域６を形成
する。
のち窒素雰囲気中で１１５０℃以上で１〜２時間熱処理
を行なうと埋め込み酸化膜５が形成される。次に第２図
（ｄ）に示すように、通常の７オトレジストのパターニ
ングによシ選択的にヒ素イオンを１０１５〜１０１６ｃ
ｍ−２８度注入することによ５ｎ型不純物領域６を形成
する。
次に第２図Ｃｅ）に示すように、容量絶縁膜および不純
物を混入させた多結晶シリコン膜を形成してパターニン
グを行ない容量絶縁膜７および容量電極８を形成し、そ
の後熱酸化を行ない熱酸化膜９を形成する。次に第２図
（ｆ）に示すように、熱酸化法によりケート酸化膜１０
を形成した後、不純物を混入させた多結晶シリコン膜な
どを形成してパターニングを行ないゲート電極１１を形
成する。
物を混入させた多結晶シリコン膜を形成してパターニン
グを行ない容量絶縁膜７および容量電極８を形成し、そ
の後熱酸化を行ない熱酸化膜９を形成する。次に第２図
（ｆ）に示すように、熱酸化法によりケート酸化膜１０
を形成した後、不純物を混入させた多結晶シリコン膜な
どを形成してパターニングを行ないゲート電極１１を形
成する。
次に第２図（ｇ）に示すように、ヒ素イオンを１０１Ｓ
〜１０ ｅｍ−２程度注入してｎ型不純物領域１２を
形成する。打ち込んだヒ素イオンを活性化させるために
窒素処理を９００〜１０００℃ぐらいで行なった後熱酸
化膜１３を形成し、パターニングによシダイレクトコン
タクト部１４を形成する。本実施例においては、ダイレ
クトコンタクト部は図面に垂直に走る長い領域である。
〜１０ ｅｍ−２程度注入してｎ型不純物領域１２を
形成する。打ち込んだヒ素イオンを活性化させるために
窒素処理を９００〜１０００℃ぐらいで行なった後熱酸
化膜１３を形成し、パターニングによシダイレクトコン
タクト部１４を形成する。本実施例においては、ダイレ
クトコンタクト部は図面に垂直に走る長い領域である。
次に第２図（ｈ）に示すように、ＣＶＤ法によ）選択的
にチタンシリサイド膜１５あるいけモリブデンシリサイ
ド膜あるいはタングステンシリサイド膜を形成し、さら
に絶縁膜１６を形成する。次にゲートを極１１上にパタ
ーニングによ）開孔を設けた後アルミ膜を形成し、パタ
ーニングを行ないアルミ配線を形成することにより第１
図に示したＩＣメモリが完成する。
にチタンシリサイド膜１５あるいけモリブデンシリサイ
ド膜あるいはタングステンシリサイド膜を形成し、さら
に絶縁膜１６を形成する。次にゲートを極１１上にパタ
ーニングによ）開孔を設けた後アルミ膜を形成し、パタ
ーニングを行ないアルミ配線を形成することにより第１
図に示したＩＣメモリが完成する。
このように構成された半導体記憶装置においては、ｎ＋
型不純物領域６、容置絶縁＃７および容量電極８が容量
部となシ、信号はｎ型不純物領域に蓄積される。また、
ｎ型不純物領域６、ｎ型不純物仙域１２、ゲート酸化膜
１０．ゲート１極１１によりトランスファトランジスタ
が構成される。
型不純物領域６、容置絶縁＃７および容量電極８が容量
部となシ、信号はｎ型不純物領域に蓄積される。また、
ｎ型不純物領域６、ｎ型不純物仙域１２、ゲート酸化膜
１０．ゲート１極１１によりトランスファトランジスタ
が構成される。
アルミ配線１７はワード線であシ、ｎ型不純物領域１２
およびチタンシリサイド膜１５けビット線の役割をする
。このとき、ｎ型不純物領域１２直下にこのｎ型不純物
領域に接するように埋め込み酸化膜５が存在するためｎ
型不純物領域１２とＰ型シリコン基板１との間の空乏層
容量がほとんど零に近くなり、ビット線容量が小さくな
る。したがって、信号読み出しの速度および感度が大き
い半導体記憶装置となっている。
およびチタンシリサイド膜１５けビット線の役割をする
。このとき、ｎ型不純物領域１２直下にこのｎ型不純物
領域に接するように埋め込み酸化膜５が存在するためｎ
型不純物領域１２とＰ型シリコン基板１との間の空乏層
容量がほとんど零に近くなり、ビット線容量が小さくな
る。したがって、信号読み出しの速度および感度が大き
い半導体記憶装置となっている。
第３図（ｅ）は本発明の第２の実施例を示す断面図であ
り、第３図（ａ）〜（ｅ）はその製造方法を示すための
１稈断面図である。
り、第３図（ａ）〜（ｅ）はその製造方法を示すための
１稈断面図である。
まず第３図Ｃａ）Ｋ示すように、たとえば１ｏΩＣｍ程
度の比抵抗を有するＰ型シリコン基板１８を用い、逆常
の選択酸化法によシ厚さ約０．５μｍ程度の熱酸化膜１
９を形成する。さらに無定形シリコン膜を０．３μｍ程
度形成した後、シリコンイオンを１０（＋ＫｅＶで１０
０ｍ 程度注入し、その後窒素処理を５５０℃〜６５
０℃で行なうと無定形シリコン膜の再結晶化が進行し、
再結晶シリコン膜２０が形成される。
度の比抵抗を有するＰ型シリコン基板１８を用い、逆常
の選択酸化法によシ厚さ約０．５μｍ程度の熱酸化膜１
９を形成する。さらに無定形シリコン膜を０．３μｍ程
度形成した後、シリコンイオンを１０（＋ＫｅＶで１０
０ｍ 程度注入し、その後窒素処理を５５０℃〜６５
０℃で行なうと無定形シリコン膜の再結晶化が進行し、
再結晶シリコン膜２０が形成される。
次に第３図（ｂ）に示すように、再結晶シリコン膜２０
のパターニングを行なった後、熱酸化法によりゲート酸
化膜２１を形成する。さらに不純物を混入させた多結晶
シリコン膜などを形成した後パターニングを行ないゲー
ト電極２１を形成する。
のパターニングを行なった後、熱酸化法によりゲート酸
化膜２１を形成する。さらに不純物を混入させた多結晶
シリコン膜などを形成した後パターニングを行ないゲー
ト電極２１を形成する。
次に第３図（Ｃ）に示すように、ヒ素イオンを１０〜１
０”Ｃｍ−程度注入することによ、９ｎ型不純物領域２
３およびｎ型不純物領域２４を形成する。打ち込んだヒ
素イオンを活性化させるために窒素処理を９００〜１０
００’Ｃぐらいで行なった後、さらに絶縁膜２５を形成
しパターニングによシ開孔２６を設ける。次に第３図（
ｄ）に示すように、不純物を混入させた多結晶シリコン
膜２７（蓄積電極）、容量絶縁膜２８および不純物を混
入させた多結晶シリコン膜２９（容量電極）を順次形成
する。
０”Ｃｍ−程度注入することによ、９ｎ型不純物領域２
３およびｎ型不純物領域２４を形成する。打ち込んだヒ
素イオンを活性化させるために窒素処理を９００〜１０
００’Ｃぐらいで行なった後、さらに絶縁膜２５を形成
しパターニングによシ開孔２６を設ける。次に第３図（
ｄ）に示すように、不純物を混入させた多結晶シリコン
膜２７（蓄積電極）、容量絶縁膜２８および不純物を混
入させた多結晶シリコン膜２９（容量電極）を順次形成
する。
以下、容量１極２９、容量絶縁膜２８および蓄ｙτ極２
７のパターニングを行なった直後に熱酸化膜３０を形成
し、さらに絶縁膜３１を形成する。
７のパターニングを行なった直後に熱酸化膜３０を形成
し、さらに絶縁膜３１を形成する。
その後、ゲート１極２２との電気的接続をとるための開
孔を設ける。この開孔は第３図（ｅ）とは異なる断面の
ところに形成されるので第３図（ｅ）にはあられれてい
ない。また、この開孔が容ｔ′Ｆ１１極２９、容量絶縁
膜２８および蓄積電極２７とは接続されないような、容
量電極２９、容量絶縁膜２８および蓄積電極２７のパタ
ーニング形状がとられている。最後にアルミ膜を形成し
パターニングを行なってアルミ配線３２を形成すること
により第３図＜ｅ）に示したＩＣメモリが完成する。
孔を設ける。この開孔は第３図（ｅ）とは異なる断面の
ところに形成されるので第３図（ｅ）にはあられれてい
ない。また、この開孔が容ｔ′Ｆ１１極２９、容量絶縁
膜２８および蓄積電極２７とは接続されないような、容
量電極２９、容量絶縁膜２８および蓄積電極２７のパタ
ーニング形状がとられている。最後にアルミ膜を形成し
パターニングを行なってアルミ配線３２を形成すること
により第３図＜ｅ）に示したＩＣメモリが完成する。
このように構成された半導体記憶装置においては、蓄積
電極２７、容量絶縁膜２８および容量電極２９が容量部
となＬ信号は蓄積電極２７に蓄積される。また、ｎ型不
純物領域２３およびｎ型不純物領域２４１″ｌ：トラン
スファトランジスタのソース領域あるいけドレイン領域
であシ、ｎ型不純物領域２３は同時にビットａの役割を
果たす。ゲート電極２２けトランスファトランジスタの
ゲート電極であり、ワード線の役割をするアルミ配線３
２と電気的に接続されている。このとき、ビット線の役
割を果たすｎ型不純物領域２３直下にｎ型不純物領域に
接するように熱酸化膜１９が存在するため、ｎ型不純物
領域２３とＰ型シリコン基板１との間の空乏層容量がほ
とんど零に近くなり、ビット線容量が小さくなる。した
がって、信号読み出しの速度および感度が大きい半導体
記憶装置となっている。
電極２７、容量絶縁膜２８および容量電極２９が容量部
となＬ信号は蓄積電極２７に蓄積される。また、ｎ型不
純物領域２３およびｎ型不純物領域２４１″ｌ：トラン
スファトランジスタのソース領域あるいけドレイン領域
であシ、ｎ型不純物領域２３は同時にビットａの役割を
果たす。ゲート電極２２けトランスファトランジスタの
ゲート電極であり、ワード線の役割をするアルミ配線３
２と電気的に接続されている。このとき、ビット線の役
割を果たすｎ型不純物領域２３直下にｎ型不純物領域に
接するように熱酸化膜１９が存在するため、ｎ型不純物
領域２３とＰ型シリコン基板１との間の空乏層容量がほ
とんど零に近くなり、ビット線容量が小さくなる。した
がって、信号読み出しの速度および感度が大きい半導体
記憶装置となっている。
以上説明したように本発明は、ビット線の役割をする不
純物拡散層直下に絶縁膜を設けることによυビット線容
量を小さくすることができるので、信号読み出しの速朋
および感度が大きくしかも高密度化された半導体記憶装
置を提供できるのでその効果は大きい。
純物拡散層直下に絶縁膜を設けることによυビット線容
量を小さくすることができるので、信号読み出しの速朋
および感度が大きくしかも高密度化された半導体記憶装
置を提供できるのでその効果は大きい。
第１図は本発明の第１の実猟例を示す断面図、第２図（
ａ）〜（ｈ）は第１図の実施例の製造方法を説明するた
めの工程断面図、第３図（ａ）〜（ｅ）は第２の実施例
の製造方法を説明するための工程断面図である。 １・−・・・・Ｐ型シリコン基板、２・・・・・・熱酸
化膜、３・・・・・・絶縁膜、４・・・・・・フォトレ
ジスト、５・・・・・・埋め込み酸化膜、６・・・・・
・ｎ型不純物領域、７・・・・・・容量絶縁膜、８・・
・・・・容量電極（多結晶シリコン膜）、９・・・・・
・熱酸化膜、１０・・・・・・ゲート酸化膜、１１・・
・・・・ゲート電極、１２・・・・・・ｎ型不純物領域
、１３・・・・・・熱酸化膜、１４・・・・・・ダイレ
クトコンタクト部、１５・・・・・・チタンシリサイド
膜、１６・・・・・・絶縁膜、１７・・・・・・アルミ
配線、１８・・・・・・Ｐ型シリコン基板、１９・・・
・・・熱酸化膜、２０・・・・・・再結晶シリコン勝、
２１・・・・・・ゲート酸化膜、２２・・・・・・ゲー
ト７極、２３・・・・・・ｎ型不純物領域、２４・・・
・・・ｎ型不純物領域、２５・・・・・・絶縁膜、２６
・・・・・・開孔、２７・・・・・・蓄積電極（多結晶
シリコン膜）、２８・・・・・・容量絶縁膜、２９・・
・・・・容量電極（多結晶シリコン膜）、３０・・・・
・・熱酸化膜、３１・・・・・・枦縁膜、３２・・・・
・・アルミ配線。 ７１、 代理人 弁理士 内 原 １゛′−第 ２ 凶 躬 ３ 区
ａ）〜（ｈ）は第１図の実施例の製造方法を説明するた
めの工程断面図、第３図（ａ）〜（ｅ）は第２の実施例
の製造方法を説明するための工程断面図である。 １・−・・・・Ｐ型シリコン基板、２・・・・・・熱酸
化膜、３・・・・・・絶縁膜、４・・・・・・フォトレ
ジスト、５・・・・・・埋め込み酸化膜、６・・・・・
・ｎ型不純物領域、７・・・・・・容量絶縁膜、８・・
・・・・容量電極（多結晶シリコン膜）、９・・・・・
・熱酸化膜、１０・・・・・・ゲート酸化膜、１１・・
・・・・ゲート電極、１２・・・・・・ｎ型不純物領域
、１３・・・・・・熱酸化膜、１４・・・・・・ダイレ
クトコンタクト部、１５・・・・・・チタンシリサイド
膜、１６・・・・・・絶縁膜、１７・・・・・・アルミ
配線、１８・・・・・・Ｐ型シリコン基板、１９・・・
・・・熱酸化膜、２０・・・・・・再結晶シリコン勝、
２１・・・・・・ゲート酸化膜、２２・・・・・・ゲー
ト７極、２３・・・・・・ｎ型不純物領域、２４・・・
・・・ｎ型不純物領域、２５・・・・・・絶縁膜、２６
・・・・・・開孔、２７・・・・・・蓄積電極（多結晶
シリコン膜）、２８・・・・・・容量絶縁膜、２９・・
・・・・容量電極（多結晶シリコン膜）、３０・・・・
・・熱酸化膜、３１・・・・・・枦縁膜、３２・・・・
・・アルミ配線。 ７１、 代理人 弁理士 内 原 １゛′−第 ２ 凶 躬 ３ 区
Claims (4)
- （１）高濃度不純物拡散層を信号読み出し線として用い
る半導体記憶装置において、該高濃度不純物拡散層直下
の全部または一部の領域に該高濃度不純物拡散層に接す
る絶縁膜を有することを特徴とする半導体記憶装置。 - （２）前記高濃度不純物拡散層直上に該高濃度不純物領
域に接する低抵抗体を有することを特徴とする特許請求
の範囲第１項記載の半導体記憶装置。 - （３）前記低抵抗体が金属シリサイドであることを特徴
とする特許請求の範囲第２項記載の半導体記憶装置。 - （４）前記金属シリサイドがチタンシリサイドあるいは
モリブデンシリサイドあるいはタングステンシリサイド
であることを特徴とする特許請求の範囲第３項記載の半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61142350A JPS62298159A (ja) | 1986-06-17 | 1986-06-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61142350A JPS62298159A (ja) | 1986-06-17 | 1986-06-17 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62298159A true JPS62298159A (ja) | 1987-12-25 |
Family
ID=15313325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61142350A Pending JPS62298159A (ja) | 1986-06-17 | 1986-06-17 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62298159A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5264712A (en) * | 1989-03-20 | 1993-11-23 | Hitachi, Ltd. | Semiconductor integrated circuit, method of fabricating the same and apparatus for fabricating the same |
| US5734188A (en) * | 1987-09-19 | 1998-03-31 | Hitachi, Ltd. | Semiconductor integrated circuit, method of fabricating the same and apparatus for fabricating the same |
| US5917211A (en) * | 1988-09-19 | 1999-06-29 | Hitachi, Ltd. | Semiconductor integrated circuit, method of fabricating the same and apparatus for fabricating the same |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5431238A (en) * | 1977-08-15 | 1979-03-08 | Fujitsu Ltd | Semiconductor memory device |
-
1986
- 1986-06-17 JP JP61142350A patent/JPS62298159A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5431238A (en) * | 1977-08-15 | 1979-03-08 | Fujitsu Ltd | Semiconductor memory device |
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|---|---|---|---|---|
| US5734188A (en) * | 1987-09-19 | 1998-03-31 | Hitachi, Ltd. | Semiconductor integrated circuit, method of fabricating the same and apparatus for fabricating the same |
| US5917211A (en) * | 1988-09-19 | 1999-06-29 | Hitachi, Ltd. | Semiconductor integrated circuit, method of fabricating the same and apparatus for fabricating the same |
| US5264712A (en) * | 1989-03-20 | 1993-11-23 | Hitachi, Ltd. | Semiconductor integrated circuit, method of fabricating the same and apparatus for fabricating the same |
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