JPH08315518A - デジタル信号用信号処理装置 - Google Patents
デジタル信号用信号処理装置Info
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- JPH08315518A JPH08315518A JP8119342A JP11934296A JPH08315518A JP H08315518 A JPH08315518 A JP H08315518A JP 8119342 A JP8119342 A JP 8119342A JP 11934296 A JP11934296 A JP 11934296A JP H08315518 A JPH08315518 A JP H08315518A
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- sampling
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0054—Detection of the synchronisation error by features other than the received signal transition
- H04L7/0062—Detection of the synchronisation error by features other than the received signal transition detection of error based on data decision error, e.g. Mueller type detection
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10009—Improvement or modification of read or write signals
-
- G—PHYSICS
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
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- G11B2220/20—Disc-shaped record carriers
- G11B2220/25—Disc-shaped record carriers characterised in that the disc is based on a specific recording technology
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract
(57)【要約】
【課題】 装置全体のサンプリング時点を改善する。
【解決手段】 デジタル信号用信号処理装置であって、
クロック再生段と、クロック制御されるサンプリング段
と、検出段としてのViterbi検出器とからなる装置にお
いて、サンプリングの位相がViterbi検出器の制御出力
によって、サンプリング時点がアイアパーチャ位置で行
われるようにシフトされ、前記アイアパーチャ位置では
エラー率が最小である。
クロック再生段と、クロック制御されるサンプリング段
と、検出段としてのViterbi検出器とからなる装置にお
いて、サンプリングの位相がViterbi検出器の制御出力
によって、サンプリング時点がアイアパーチャ位置で行
われるようにシフトされ、前記アイアパーチャ位置では
エラー率が最小である。
Description
【０００１】
【発明の属する技術分野】本発明は、デジタル信号用信
号処理装置であって、クロック再生段と、クロック制御
されるサンプリング段と、検出段としてのViterbi検出
器とからなる装置に関する。
号処理装置であって、クロック再生段と、クロック制御
されるサンプリング段と、検出段としてのViterbi検出
器とからなる装置に関する。
【０００２】
【従来の技術】オーディオ/ビデオ/データ用のデジタル
磁気および光学記憶装置では、再生動作中にＰＬＬ（位
相制御ループ）装置がデータからクロックを再同期する
ために使用される。この装置では、デジタルデータをア
ナログでサンプリングされた信号をから再変換するため
に検出器が設けられている。この検出器は、ＤＶＣ（テ
ープ記録）やＤＶＤ（光学的再生）のような新機器で
は、記憶媒体に最適に適合した自動適応形におけるVite
rbi検出器として構成される。Viterbi検出器は通常はデ
ジタルで動作する。すなわち、アナログで存在する信号
がＡ／Ｄ変換器によってデジタル化され、検出器に供給
される。
磁気および光学記憶装置では、再生動作中にＰＬＬ（位
相制御ループ）装置がデータからクロックを再同期する
ために使用される。この装置では、デジタルデータをア
ナログでサンプリングされた信号をから再変換するため
に検出器が設けられている。この検出器は、ＤＶＣ（テ
ープ記録）やＤＶＤ（光学的再生）のような新機器で
は、記憶媒体に最適に適合した自動適応形におけるVite
rbi検出器として構成される。Viterbi検出器は通常はデ
ジタルで動作する。すなわち、アナログで存在する信号
がＡ／Ｄ変換器によってデジタル化され、検出器に供給
される。
【０００３】ここでの欠点は、サンプリング時点がＰＬ
Ｌの特性や等化によって影響を受けることである。サン
プリング時点はさらに、記録時に発生した歪みや電子回
路の熱特性にも依存する。実際には約１０％の変動が見
込まれている。しかし最適でないサンプリング時点“ア
イパターンの中心”によってViterbi検出器ではますま
す誤り決定が生じる。この誤り決定はある程度までは検
出器が自動的に補正する。誤り補正は通常、残留誤差を
補正しようとする。しかしテープの傷やテープの障害個
所により付加的な振幅落ち込みが生じる場合には、簡単
に補正能力を越えてしまうことがある。そのためにデー
タ損失が生じる。
Ｌの特性や等化によって影響を受けることである。サン
プリング時点はさらに、記録時に発生した歪みや電子回
路の熱特性にも依存する。実際には約１０％の変動が見
込まれている。しかし最適でないサンプリング時点“ア
イパターンの中心”によってViterbi検出器ではますま
す誤り決定が生じる。この誤り決定はある程度までは検
出器が自動的に補正する。誤り補正は通常、残留誤差を
補正しようとする。しかしテープの傷やテープの障害個
所により付加的な振幅落ち込みが生じる場合には、簡単
に補正能力を越えてしまうことがある。そのためにデー
タ損失が生じる。
【０００４】
【発明が解決しようとする課題】本発明の課題は、装置
全体のサンプリング時点を改善することである。
全体のサンプリング時点を改善することである。
【０００５】
【課題を解決するための手段】この課題は本発明によ
り、サンプリングの位相がViterbi検出器の制御出力に
よって、サンプリング時点がアイアパーチャ位置で行わ
れるようにシフトされ、前記アイアパーチャ位置ではエ
ラー率が最小であるように構成して解決される。
り、サンプリングの位相がViterbi検出器の制御出力に
よって、サンプリング時点がアイアパーチャ位置で行わ
れるようにシフトされ、前記アイアパーチャ位置ではエ
ラー率が最小であるように構成して解決される。
【０００６】
【発明の実施の形態】本発明の有利な形態は従属請求項
に記載されている。
に記載されている。
【０００７】本発明により、装置に存在するViterbi検
出器が制御出力側だけ拡張され、これにより遅延線路が
出力側でまたはＰＬＬ内部で制御される。
出器が制御出力側だけ拡張され、これにより遅延線路が
出力側でまたはＰＬＬ内部で制御される。
【０００８】すでに述べた誤り検出を計数し、所定の時
間間隔内にスタートされるアルゴリズムも同じように本
発明の方法の構成部である。
間間隔内にスタートされるアルゴリズムも同じように本
発明の方法の構成部である。
【０００９】補正された誤り検出/時間間隔が所定数を
越える場合には、サンプリング時点の最適化が次のよう
に行われる。
越える場合には、サンプリング時点の最適化が次のよう
に行われる。
【００１０】（ａ）新たな遅延値への所定の切り替えが
行われる。誤り検出における変化が評価される。
行われる。誤り検出における変化が評価される。
【００１１】改善された場合には、次の遅延値が同じ作
用方向で検査され、悪化した場合には作用方向が反転さ
れる。
用方向で検査され、悪化した場合には作用方向が反転さ
れる。
【００１２】（ｂ）誤り検出の発生が値だけでなく、そ
れぞれのエッジ変化を基準にした位置でも記録される。
れぞれのエッジ変化を基準にした位置でも記録される。
【００１３】所定のエッジにおいてエラーが頻発する場
合には、補償方向で最適になるまで新たな遅延値が検査
される。
合には、補償方向で最適になるまで新たな遅延値が検査
される。
【００１４】最適検出の後この値は、誤り検出/時間間
隔の和が新たな最適化をスタートさせるまで維持され
る。
隔の和が新たな最適化をスタートさせるまで維持され
る。
【００１５】デジタル信号に対する信号処理装置は、ク
ロック再生段、クロック制御されるサンプリング段およ
び検出段としてのViterbi検出段からなる。
ロック再生段、クロック制御されるサンプリング段およ
び検出段としてのViterbi検出段からなる。
【００１６】サンプリングの位相はViterbi検出器の制
御出力側により、サンプリング位置がアイアパーチャ位
置（この位置でエラー率が最小になる）で行われるまで
シフトされる。
御出力側により、サンプリング位置がアイアパーチャ位
置（この位置でエラー率が最小になる）で行われるまで
シフトされる。
【００１７】エラー率情報は、Viterbi検出器で求めら
れ、補正された単位時間当たりのエラー検出の和から得
られる。
れ、補正された単位時間当たりのエラー検出の和から得
られる。
【００１８】最適化は、所定の高エラー値を越えるとき
に自動的にスタートし、所定の低エラー値を下回るとき
に自動的に終了する。その際、最後に求められた出力値
が維持され、最適化は常時行われる。装置は平均値によ
りスタートするか、または装置は最後に求められ、記憶
された出力値によりスタートする。
に自動的にスタートし、所定の低エラー値を下回るとき
に自動的に終了する。その際、最後に求められた出力値
が維持され、最適化は常時行われる。装置は平均値によ
りスタートするか、または装置は最後に求められ、記憶
された出力値によりスタートする。
【００１９】Viterbi検出器は制御出力側を有し、サン
プリング段の入力側におけるクロック位相を変化する。
クロック再生部とサンプリング部との間には切り替え可
能な遅延線路が設けられている。この遅延線路はViterb
i検出器出力側により制御される。クロック再生の位相
は位相オフセットの供給によって直接変化することがで
きる。この位相オフセットはＤ／Ａ変換器を介してVite
rbi検出器出力側から制御される。サンプリング段はＡ
／Ｄ変換器を有する。
プリング段の入力側におけるクロック位相を変化する。
クロック再生部とサンプリング部との間には切り替え可
能な遅延線路が設けられている。この遅延線路はViterb
i検出器出力側により制御される。クロック再生の位相
は位相オフセットの供給によって直接変化することがで
きる。この位相オフセットはＤ／Ａ変換器を介してVite
rbi検出器出力側から制御される。サンプリング段はＡ
／Ｄ変換器を有する。
【００２０】データ同期のためのＰＬＬ、デジタル信号
サンプリング部およびViterbi検出器を有するすべての
装置に有利に適用することができる。
サンプリング部およびViterbi検出器を有するすべての
装置に有利に適用することができる。
【００２１】特に有利には、 デジタル伝送装置（ＤＶＢ，ＤＳＳ，ＡＴＶ…）に対す
る受信器、 光学的記憶装置（ＨＤＣＤ，ＤＶＤ）の再生電子回路、 磁気記憶装置の再生電子回路 斜めトラック記録（ＤＶＣデジタルビデオカセット） 縦方向トラック記録（ＳＤＣＲ定置デジタルカセットレ
コーダ） データ記録（ＨＤＤ−ハードディスクドライブ） である。
る受信器、 光学的記憶装置（ＨＤＣＤ，ＤＶＤ）の再生電子回路、 磁気記憶装置の再生電子回路 斜めトラック記録（ＤＶＣデジタルビデオカセット） 縦方向トラック記録（ＳＤＣＲ定置デジタルカセットレ
コーダ） データ記録（ＨＤＤ−ハードディスクドライブ） である。
【００２２】
【実施例】本発明を以下図面に基づいて詳細に説明す
る。
る。
【００２３】図１は、ＤＶＣデータ信号のエラーのある
デコードを示す。ここでは時間軸Ｔにサンプリング時点
ｎ、ｎ＋１およびｎ＋２が示されており、アナログ/デ
ジタル変換値Ａ／Ｄにはｘハイ、ハイレベル、ｘ平均の
ポイントがマークされている。さらに曲線経過Ｋが示さ
れている。
デコードを示す。ここでは時間軸Ｔにサンプリング時点
ｎ、ｎ＋１およびｎ＋２が示されており、アナログ/デ
ジタル変換値Ａ／Ｄにはｘハイ、ハイレベル、ｘ平均の
ポイントがマークされている。さらに曲線経過Ｋが示さ
れている。
【００２４】この図示は３元信号スキーマに関連するも
のであり、このスキーマではエッジ変化は＋１ないし−
１として示されており、平均レベルは値０を取る。信号
曲線は＋１信号跳躍を示す。いくつかのノイズ成分はフ
ェードアウトされている。ここではｘ平均が平均レベル
値を表し、この平均信号レベル値はエッジ変化の際に発
生し、値０に相当する。
のであり、このスキーマではエッジ変化は＋１ないし−
１として示されており、平均レベルは値０を取る。信号
曲線は＋１信号跳躍を示す。いくつかのノイズ成分はフ
ェードアウトされている。ここではｘ平均が平均レベル
値を表し、この平均信号レベル値はエッジ変化の際に発
生し、値０に相当する。
【００２５】領域ハイレベルがマークされており、これ
により上のパルスは＋１として識別される。
により上のパルスは＋１として識別される。
【００２６】平均値ｘハイは＋１レベルを表す。（−１
信号跳躍を評価するために、同じように値限界ローレベ
ルおよびｘローが存在する。）２つのシーケンシャルな
＋１と−１の値の最大値だけが許容される。このことは
両方の記録のプレコーディングにより定められる。実際
の場合では、Viterbi検出器はレベル特性の検査の後、
エラーのあるパルスを時点ｎ＋２で推定する。同時にこ
のエラーは下降エッジに配属される。これは明瞭な制御
方向識別を行うことができるようにするためである。
信号跳躍を評価するために、同じように値限界ローレベ
ルおよびｘローが存在する。）２つのシーケンシャルな
＋１と−１の値の最大値だけが許容される。このことは
両方の記録のプレコーディングにより定められる。実際
の場合では、Viterbi検出器はレベル特性の検査の後、
エラーのあるパルスを時点ｎ＋２で推定する。同時にこ
のエラーは下降エッジに配属される。これは明瞭な制御
方向識別を行うことができるようにするためである。
【００２７】図２は、再生ヘッド１、再生増幅器２、構
成素子ユニット３、および出力側ｃｌｏｃｋとｄａｔａ
を有するViterbi検出器４を示す。構成素子ユニット３
は、ＰＬＬ回路ＰＬＬのイコライザ５、位相シフタ６お
よびＡ／Ｄ変換器７からなる。
成素子ユニット３、および出力側ｃｌｏｃｋとｄａｔａ
を有するViterbi検出器４を示す。構成素子ユニット３
は、ＰＬＬ回路ＰＬＬのイコライザ５、位相シフタ６お
よびＡ／Ｄ変換器７からなる。
【００２８】再生ヘッドは信号をテープから読み出す。
この信号は後続の再生増幅器で数１００ｍＶのレベルに
増幅される。イコライザ５は高周波のレベル損失を補償
し、群伝搬時間補正を行う。このイコライザ５の出力側
には図１の信号が発生する。ＰＬＬ回路は信号エッジ変
化によって制御される。この信号エッジ変化の時点は、
図示しない電圧制御発振器のエッジ変化と比較され、同
期される。ＰＬＬの出力側には、ｎｓステップで切り替
え可能な遅延線路が接続されている。遅延線路の出力は
Ａ／Ｄ変換器７のクロック入力側に供給され、この変換
器の入力側にはイコライザから到来する信号が印加され
る。変換器７の出力信号はViterbi検出器４に供給され
る。この検出器は一方の出力側に、クロック遅延に対す
る補正値を出力し、他方の出力側にクロックに同期され
た決定データ信号を出力する。
この信号は後続の再生増幅器で数１００ｍＶのレベルに
増幅される。イコライザ５は高周波のレベル損失を補償
し、群伝搬時間補正を行う。このイコライザ５の出力側
には図１の信号が発生する。ＰＬＬ回路は信号エッジ変
化によって制御される。この信号エッジ変化の時点は、
図示しない電圧制御発振器のエッジ変化と比較され、同
期される。ＰＬＬの出力側には、ｎｓステップで切り替
え可能な遅延線路が接続されている。遅延線路の出力は
Ａ／Ｄ変換器７のクロック入力側に供給され、この変換
器の入力側にはイコライザから到来する信号が印加され
る。変換器７の出力信号はViterbi検出器４に供給され
る。この検出器は一方の出力側に、クロック遅延に対す
る補正値を出力し、他方の出力側にクロックに同期され
た決定データ信号を出力する。
【００２９】図３は、最適のサンプリング時点を備えた
オシログラフの画像を示す。比較的長い時空間にわたっ
て連続的に測定されたイコライザの出力信号が示されて
いる。これは３元信号のアイパターンである。エラー率
を最小にするためにはアイアパーチャが最大の時点でサ
ンプリングしなければならない。
オシログラフの画像を示す。比較的長い時空間にわたっ
て連続的に測定されたイコライザの出力信号が示されて
いる。これは３元信号のアイパターンである。エラー率
を最小にするためにはアイアパーチャが最大の時点でサ
ンプリングしなければならない。
【００３０】図４は、Viterbi検出器４を示す。この検
出器はＰＬＬ回路ＰＬＬからクロック信号ｃｌｋを、Ａ
／Ｄ変換器７からここに図示しないイコライザ５の変換
信号をそれぞれ受け取る。Ａ／Ｄ変換器７からの信号は
判別器８とピーク値検出器９にそれぞれ供給される。判
別器８では振幅評価により＋１、−１および０に対する
判別が行われる。両方の出力側２は構成群１０の監視シ
フトレジスタに供給される。ピーク値検出器９はレベル
を測定し、最小確率での移行を＋１および−１への移行
ごとに別個にマークする（例えば図１のｎ＋２の時
点）。このマーキングビットは判別ビットと同期して構
成群１０の監視シフトレジスタに別個に供給される。比
較器１２では許容されない移行 ＋１＞＞０＞＞＋１； −１＞＞０＞＞−１； ＋ １
＞＞−１＞＞＋１；−１＞＞＋１＞＞−１ が検知され、補正される。このときデータ監視レジスタ
の内容が変化される。カウンタ１１は順次連続する＋１
ないし−１レベルの数を求める。値＞２はプレコーディ
ングによれば、エラーを表す。
出器はＰＬＬ回路ＰＬＬからクロック信号ｃｌｋを、Ａ
／Ｄ変換器７からここに図示しないイコライザ５の変換
信号をそれぞれ受け取る。Ａ／Ｄ変換器７からの信号は
判別器８とピーク値検出器９にそれぞれ供給される。判
別器８では振幅評価により＋１、−１および０に対する
判別が行われる。両方の出力側２は構成群１０の監視シ
フトレジスタに供給される。ピーク値検出器９はレベル
を測定し、最小確率での移行を＋１および−１への移行
ごとに別個にマークする（例えば図１のｎ＋２の時
点）。このマーキングビットは判別ビットと同期して構
成群１０の監視シフトレジスタに別個に供給される。比
較器１２では許容されない移行 ＋１＞＞０＞＞＋１； −１＞＞０＞＞−１； ＋ １
＞＞−１＞＞＋１；−１＞＞＋１＞＞−１ が検知され、補正される。このときデータ監視レジスタ
の内容が変化される。カウンタ１１は順次連続する＋１
ないし−１レベルの数を求める。値＞２はプレコーディ
ングによれば、エラーを表す。
【００３１】構成群１３〜１７は本発明による解決手段
であり、それぞれのエッジ変化に配属された補正をイン
タラクティブな過程で行う。
であり、それぞれのエッジ変化に配属された補正をイン
タラクティブな過程で行う。
【００３２】エッジ補正カウンタ１５は左エッジに対す
る補正カウンタ１３と右エッジに対する補正カウンタ１
４からなり、単位時間当たり（例えばクロック周期の
数）に発生する補正を計数する。比較器１６は補正方向
を検出し、過程を絶対補正の係数によって開始または終
了する。構成群１７では出力信号が生成され、並びにエ
ッジ計数が出力後にリセットされる。
る補正カウンタ１３と右エッジに対する補正カウンタ１
４からなり、単位時間当たり（例えばクロック周期の
数）に発生する補正を計数する。比較器１６は補正方向
を検出し、過程を絶対補正の係数によって開始または終
了する。構成群１７では出力信号が生成され、並びにエ
ッジ計数が出力後にリセットされる。
【００３３】両方のユニットは評価信号を監視シフトレ
ジスタ１０に出力する。監視シフトレジスタ１０はカウ
ンタ１１および比較器１２と接続されている。カウンタ
１１はその評価を左エッジ１３に、また比較器１２はそ
の評価を右エッジ１４に送出する。左エッジ１３と右エ
ッジ１４はエッジ補正カウンタ１５を有し、これら３つ
のユニットが次の比較器１６でまとめられる。比較器１
６は位相シフタ１７と接続されており、位相シフタはそ
れぞれリセット信号を送出する。位相シフタ１７は出力
側として左と右の位相シフタ１８と１９を有する。
ジスタ１０に出力する。監視シフトレジスタ１０はカウ
ンタ１１および比較器１２と接続されている。カウンタ
１１はその評価を左エッジ１３に、また比較器１２はそ
の評価を右エッジ１４に送出する。左エッジ１３と右エ
ッジ１４はエッジ補正カウンタ１５を有し、これら３つ
のユニットが次の比較器１６でまとめられる。比較器１
６は位相シフタ１７と接続されており、位相シフタはそ
れぞれリセット信号を送出する。位相シフタ１７は出力
側として左と右の位相シフタ１８と１９を有する。
【図１】ＤＶＣデータ信号のエラーのあるデコードを示
す線図である。
す線図である。
【図２】本発明の解決手段のブロック回路図である。
【図３】ＤＶＣにおいて使用される３元補正等化ＰＲ４
信号の波形図である。
信号の波形図である。
【図４】Viterbi検出器の構造を示すブロック回路図で
ある。
ある。
２ 再生増幅器 ３ 構成素子ユニット ４ Viterbi検出器 ５ イコライザ ７ Ａ／Ｄ変換器 ８ 判別器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ユルゲン カーデン ドイツ連邦共和国 フィリンゲン−シュヴ ェニンゲン イム タンヘルンレ 10 (72)発明者 ディートマール ブロイアー ドイツ連邦共和国 フィリンゲン−シュヴ ェニンゲン アム ザクセンヴェルトレ 32 (72)発明者 ゲールハルト ライナー ドイツ連邦共和国 フィリンゲン−シュヴ ェニンゲン オーデルシュトラーセ 118
Claims (6)
- 【請求項１】 デジタル信号用信号処理装置であって、
クロック再生段と、クロック制御されるサンプリング段
と、検出段としてのViterbi検出器とからなる装置にお
いて、 サンプリングの位相がViterbi検出器の制御出力によっ
て、サンプリング時点がアイアパーチャ位置で行われる
ようにシフトされ、 前記アイアパーチャ位置ではエラー率が最小である、こ
とを特徴とするデジタル信号用信号処理装置。 - 【請求項２】 エラー率情報が、Viterbi検出器で求め
られた、単位時間当たりの補正されたエラー決定の和か
ら得られる、請求項１記載の装置。 - 【請求項３】 最適化は、所定の高いエラー値を上回る
ときに自動的にスターとされ、所定の低いエラー値を下
回るときに自動的に終了され、 最後に求められた出力値が維持され、および/または最
適化が常時行われ、および/または装置は平均値により
スタートされ、および/または装置は最後に求められた
出力値によってスタートされる、請求項１記載の装置。 - 【請求項４】 Viterbi検出器は制御出力側を有し、該
出力側はクロック位相をサンプリング段の入力側で変化
させ、および/または切り替え可能な遅延線路によるク
ロック再生が行われ、該遅延線路はViterbi検出器によ
り制御され、および/またはクロック再生の位相は位相
オフセットの供給によって直接変化され、該位相オフセ
ットはＤ／Ａ変換器を介してViterbi検出器出力側によ
り制御される、請求項１記載の装置。 - 【請求項５】 最適化過程はエラーのあるレベル移行を
インタラクティブに評価することによって行われ、サン
プリング時点を変化させてエラー結果を評価し、相応に
次のアクションをスタートする、請求項１記載の装置。 - 【請求項６】 エラーを付加的にレベル移行に配属し、 エラーが所定のレベル移行において頻発する際に位相を
追従制御する、請求項１記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19517405A DE19517405A1 (de) | 1995-05-16 | 1995-05-16 | Signalverarbeitungssystem für digitale Signale |
| DE19517405.4 | 1995-05-16 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08315518A true JPH08315518A (ja) | 1996-11-29 |
Family
ID=7761718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8119342A Pending JPH08315518A (ja) | 1995-05-16 | 1996-05-14 | デジタル信号用信号処理装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5940449A (ja) |
| EP (1) | EP0744848B1 (ja) |
| JP (1) | JPH08315518A (ja) |
| DE (2) | DE19517405A1 (ja) |
| ES (1) | ES2174994T3 (ja) |
| MY (1) | MY113906A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19717643C2 (de) | 1997-04-25 | 1999-02-25 | Siemens Ag | Verfahren und Anordnung zur Regelung der Entscheiderschwelle und des Abtastzeitpunktes eines Datenregenerators |
| KR100289821B1 (ko) * | 1997-08-21 | 2001-05-15 | 윤종용 | 데이터검출기및그방법 |
| KR100289714B1 (ko) | 1997-08-21 | 2001-05-15 | 윤종용 | 데이터검출기및그방법 |
| DE19738362B4 (de) | 1997-09-02 | 2006-11-02 | Siemens Ag | Schaltungsanordnung und Verfahren zur Minimierung von Bitfehlern |
| US6463109B1 (en) * | 1998-08-25 | 2002-10-08 | Vitesse Semiconductor Corporation | Multiple channel adaptive data recovery system |
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| US7831855B2 (en) * | 2007-04-12 | 2010-11-09 | Harris Corporation | System and method for generating a reset signal for synchronization of a signal |
| EP2031791A1 (en) * | 2007-08-30 | 2009-03-04 | Deutsche Thomson OHG | Apparatus and method for recovering data from a clocked input signal |
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|---|---|---|---|---|
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| FR2505059A1 (fr) * | 1981-04-30 | 1982-11-05 | Jaeger | Electrolyte a support organique, pour cellule d'affichage electrolytique |
| GB8327084D0 (en) * | 1983-10-11 | 1983-11-09 | Gordon J | Error correction decoder apparatus |
| JPS6121660A (ja) * | 1984-07-10 | 1986-01-30 | Toshiba Corp | 搬送波再生回路 |
| SE462942B (sv) * | 1989-01-26 | 1990-09-17 | Ericsson Telefon Ab L M | Saett och anordning foer snabb frekvensstyrning av en koherent radiomottagare |
| JPH03166839A (ja) * | 1989-11-27 | 1991-07-18 | Matsushita Electric Ind Co Ltd | ディジタル情報検出装置 |
| CA2074174A1 (en) * | 1990-11-19 | 1992-05-20 | Takao Sugawara | Maximum likelihood decoding method and device thereof |
| DE4102800A1 (de) * | 1991-01-31 | 1992-08-06 | Thomson Brandt Gmbh | Phasenregelkreis mit nachlaufsynchronisation |
| JP2702303B2 (ja) * | 1991-03-20 | 1998-01-21 | 日本電気株式会社 | データ通信方式 |
| JP3259302B2 (ja) * | 1992-01-28 | 2002-02-25 | 株式会社日立製作所 | 出力信号復号方法および装置 |
| DE4308000B4 (de) * | 1993-03-13 | 2006-11-30 | Robert Bosch Gmbh | Verfahren zur entscheidungsrückgekoppelten Taktableitung |
| EP0644661B1 (en) * | 1993-09-20 | 2000-06-14 | Canon Kabushiki Kaisha | Signal processing apparatus |
| JPH07111042A (ja) * | 1993-10-08 | 1995-04-25 | Hitachi Ltd | データ弁別回路 |
| US5550870A (en) * | 1994-03-02 | 1996-08-27 | Lucent Technologies Inc. | Viterbi processor |
| JP3015832B2 (ja) * | 1995-06-27 | 2000-03-06 | 富士通株式会社 | データ再生装置 |
| JPH09214294A (ja) * | 1996-02-08 | 1997-08-15 | Fujitsu Ltd | 自動周波数制御回路 |
-
1995
- 1995-05-16 DE DE19517405A patent/DE19517405A1/de not_active Withdrawn
-
1996
- 1996-05-03 US US08/642,663 patent/US5940449A/en not_active Expired - Lifetime
- 1996-05-07 EP EP96107157A patent/EP0744848B1/de not_active Expired - Lifetime
- 1996-05-07 DE DE59608987T patent/DE59608987D1/de not_active Expired - Lifetime
- 1996-05-07 ES ES96107157T patent/ES2174994T3/es not_active Expired - Lifetime
- 1996-05-14 JP JP8119342A patent/JPH08315518A/ja active Pending
- 1996-05-16 MY MYPI96001863A patent/MY113906A/en unknown
Also Published As
| Publication number | Publication date |
|---|---|
| DE19517405A1 (de) | 1996-11-21 |
| US5940449A (en) | 1999-08-17 |
| MY113906A (en) | 2002-06-29 |
| EP0744848B1 (de) | 2002-04-03 |
| DE59608987D1 (de) | 2002-05-08 |
| EP0744848A1 (de) | 1996-11-27 |
| ES2174994T3 (es) | 2002-11-16 |
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