JPH08315599A

JPH08315599A - メモリの試験システム

Info

Publication number: JPH08315599A
Application number: JP8088291A
Authority: JP
Inventors: S Krech Alan Jr; アラン・エス・クレッチ、ジュニア
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1995-05-16
Filing date: 1996-04-10
Publication date: 1996-11-29
Also published as: US5822516A; US5657443A

Abstract

(57)【要約】【課題】混成型FIFO/RAMメモリのフィールド・オーバフ
ローについて試験するためのシステムを提供する。【解決手段】混成型メモリ方式を使用するメモリの試験
システムはメモリ区分器とデータ書込みアドレッサとを
備える。メモリ区分器は、メモリを複数の記憶場所をも
つメモリ・ブロックに区分する。データ書込みアドレッ
サは、複数のデータ・フィールドをもつデータ・ユニッ
トを、データ・ユニットによって順次に、またはデータ
・フィールド幅によって分離して、複数の記憶場所のど
こに書込むか識別する。最大のフィールド幅をもつデー
タ・フィールドが、試験の間に少なくとも１度メモリ・
ブロックの複数の記憶場所のそれぞれを占有するように
し、全幅のデータ・フィールドが隣接する全幅のデータ
・フィールドに囲まれるようにして、水平方向だけでな
く垂直方向のフィールド・オーバフローを試験する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、メモリ要素を試
験することに関し、特に、二重の目的のFIFO/RAMのメモ
リ方式およびメモリ自身の試験に関する。

【０００２】

【従来の技術】３次元の撮像装置で使用される高性能で
低コストのグラフィックス加速器の回路の分野におい
て、回路で使用されるメモリを十分に試験することによ
って回路の信頼性を検証することが問題になっている。
メモリを試験するための重要な点は、これに限定されな
いが、実際に使用されるメモリ方式と調和する方法でメ
モリを処理し、メモリ自身によって生じる変則について
試験することを含む。メモリを試験する目的は、メモリ
方式およびメモリそれ自身が、許容できるフォールト・
パラメータ内で動作することを検証することである。

【０００３】メモリ自身を試験することは、メモリが形
成される電子回路や材料の欠陥によってデータが消失し
たり劣化されることなく、データを格納する能力を試験
することを含む。特に、電子回路に集積されるメモリは
ますます複雑になり、小型化されるので、フィールド・
オーバフローについて水平および垂直に隣接する記憶場
所を試験することが重要である。フィールド・オーバフ
ローは、ビット間に与えられるスペーシングに関する誘
電体の中の不適当な絶縁特性によって、誘電体の中の隣
接するビットが相互に影響する場所で生じる。フィール
ド・オーバフローはデータを劣化させる不安定なメモリ
を生じさせて、メモリを信頼性のないものにする。

【０００４】メモリの使用と調和する方法でのメモリ方
式の試験は、通常のメモリ方式が含まれる場合、１つの
ルーチン・プロセスである。しかし、回路スペースに厳
しい制約がある構造では、メモリの使用を最大限にする
混成型(hybrid)のメモリ方式を実行することが一層望ま
しい。例えば、一つのメモリが必要に応じて先入れ先出
し(FIFO)メモリまたはランダム・アクセス・メモリ(RA
M)方式として使用されるならば、回路スペースの大きな
節約を実現できる。残念ながら、このような混成型のメ
モリ方式は、回路設計のスペースの制約により最小の試
験回路しか使えないならば、特異な問題を提示する。混
成型のメモリ方式で使用されるFIFO方式が、それぞれ異
なったフィールド幅をもつデータ・フィールドを含む連
続するデータ・ユニットを書込むならば、付加的な問題
が生じる。

【０００５】例えば、本発明が展開されるグラフィック
ス加速器で、FIFO方式は、それぞれが完全なフィールド
幅をもつ２つの隣接する記憶場所に、部分的なフィール
ド幅のハードウェアのアドレスと完全なフィールド幅の
データ・フィールドを含むデータ・ユニットを書込む。
このことは、FIFO方式がメモリの実際の使用と調和する
方法で試験される場合、フィールド・オーバフローの試
験を困難にする。メモリがRAMとして機能する場合は有
効な全ての記憶場所を使用し、FIFOとして機能する場合
は有効な記憶場所のサブセットのみ使用する混成型のFI
FO/RAMとして使用されるということが試験を複雑にして
いる。

【０００６】従来のRAM方式を十分に試験するには、特
定のメモリの試験パターンを書込みおよび読出しする複
雑な試験設計が必要とされる。更に、メモリを試験する
ことはフィールド・オーバフローを試験することを含む
ので、特定のパターンはRAMの特定の記憶場所に書込ま
れなければならない。

【０００７】従来のFIFO方式の試験は、典型的には、隣
接する記憶場所に共通のフィールド幅をもつ連続するデ
ータ・フィールドを書込み、そして書込まれた順にデー
タ・フィールドを読出すことによって達成される。書込
みまたは読出しの記憶場所を識別することは、書込み/
読出しポインタを増加させることによって達成される。
しかし、FIFO方式で、それぞれ異なった固定のフィール
ド幅をもつ複数のデータ・フィールドを含んでいる連続
するデータ・ユニットを書込む場合、不使用の記憶場所
によるメモリの分散のため、フィールド・オーバフロー
についてメモリを試験することは一層複雑になる。

【０００８】

【発明が解決しようとする課題】RAM方式はすべての記
憶場所を使用し、FIFO方式は異なった固定のフィールド
幅のメモリのサブセットのみ必要とするので、従来のFI
FOまたはRAMの試験設計はどちらも混成型のRAM/FIFOメ
モリ方式を使用するメモリの試験にはあまり適さない。
従って、従来の試験設計では、混成型のRAM/FIFOメモリ
方式に基づくメモリのすべての記憶場所を試験すること
ができず、この問題の解決が望まれている。混成型のRA
M/FIFOメモリ方式の試験設計の必要は今だに満足されて
いない。

【０００９】

【課題を解決するための手段】応用指向のメモリ方式の
ための改良された試験システムにより、上述の問題は解
決され、この分野の技術的前進が達成される。混成型の
RAM/FIFOメモリ方式を使用するグラフィックス加速器
(アクセラレータ)において、FIFO方法を使用することに
より混成型のメモリの試験がより良く実行され、特定の
記憶場所に対する読出しおよび書込みのアクセスを容易
に制御する能力が得られる。

【００１０】本発明の課題は、次の試験システムおよび
方法によって達成される。複数のメモリ方式を支援する
メモリの読出しおよび書込みのアクセスをもつプロセッ
サにおける試験システムであって、上記試験システム
が、上記メモリを複数の記憶場所をもつ少なくとも一つ
のメモリ・ブロックに区分するメモリ区分器と、上記少
なくとも一つのメモリ・ブロックに、データ・ユニット
による順次法およびデータ・フィールド幅による分離法
のうちの少なくとも一つの方法で、複数のデータ・フィ
ールドを含むデータ・ユニットをどこに書込むか識別す
るデータ書込みアドレッサとを備え、上記複数のデータ
・フィールドの少なくとも１つが、他の上記複数のデー
タ・フィールドのどれよりも大きいまたは等しい最大の
フィールド幅をもち、上記少なくとも一つのメモリ・ブ
ロックの中の上記複数の記憶場所のそれぞれが、少なく
とも１度上記最大のフィールド幅をもつ上記複数のデー
タ・フィールドの少なくとも１つによって占有される。

【００１１】本発明の改良された試験システムは、書込
みおよび読出しポインタが、連続する記憶場所を指示す
る全く従来のFIFO方式を使用するというより、それぞれ
のデータ・フィールドを独立して処理できるようにデー
タ・ユニット内のそれぞれのデータ・フィールドについ
て特定の記憶場所を指す、変更されたプログラマブルな
ポインタ・システムを使用する。ポインタの１またはそ
れ以上のビットを、試験システムの回路のプログラマブ
ルなレジスタからのビットに置き換えることによって、
読出しおよび書込みのポインタはプログラマブルに変更
される。

【００１２】読出し/書込みのそれぞれのポインタは、
有効なすべての記憶場所を試験するためにアドレスしな
ければならない記憶場所の数によって決定されるポイン
タ幅をもつ。しかしポインタ幅は、それぞれのブロック
がデータ・ユニット内のデータ・フィールドの数の数倍
に等しい数の記憶場所を含む、より小さいメモリ・ブロ
ックに試験されるメモリを分割することによって、最小
限にすることができる。そしてポインタ幅は、それぞれ
のブロックおよびその中の少ない記憶場所をアドレスす
るために必要なビット数にのみ制限されうる。ポインタ
幅およびアドレス指定の複雑さを減少することによっ
て、メモリを十分に試験するために実施しなければなら
ない、既に使用可能なスペースが不足している試験回路
を縮小することができる。

【００１３】ある実施例で、改良された試験システムは
第１の試験フェーズで、隣接するアドレス・フィールド
/データ・フィールドの順のデータ・ユニットとして、
データを読出しおよび書込みする。不使用のアドレス・
フィールドの幅は常に既知の場所に置かれている。次の
試験フェーズで、データ・フィールド/アドレス・フィ
ールドという逆の順序のデータ・ユニットとしてデータ
を読み書きし、その結果、前に不使用のアドレス・フィ
ールドの幅をもっていた記憶場所が全幅のデータ・フィ
ールドで占有される。書込み/読出しのサイクルは、メ
モリの中の全ての記憶場所が少なくとも１度全幅のデー
タ・フィールドで占有されるまで、その後のそれぞれの
メモリ・ブロックについて繰り返される。この試験技法
は、それぞれの記憶場所の基本の動作状態を検証し、そ
れぞれの記憶場所内の水平のフィールド・オーバフロー
について試験する。この技法では、１つの全幅のデータ
・フィールドが隣接する全幅のデータ・フィールドに囲
まれる時がないので、垂直のフィールド・オーバフロー
が十分に試験されない。

【００１４】別の実施例で、改良された試験システム
は、データ・フィールドとアドレス・フィールドが隣接
しないように１つのメモリ・ブロックのサブブロック内
でフィールド幅によって分離された順序でデータを書込
みおよび読出しする。例えばここで、第１の試験フェー
ズで部分幅のアドレス・フィールドが上方のメモリ・サ
ブブロック位置に書込まれ、全幅のデータ・フィールド
が下方のメモリ・サブブロック位置に書込まれる。次の
試験フェーズで、改良された試験システムは、全幅のデ
ータ・フィールドを上方のメモリ・サブブロック位置で
書込みおよび読出しを行い、部分幅のアドレス・フィー
ルドが下方のメモリ・サブブロック位置に書込まれる。
次のメモリ・ブロックも、同様の型式で試験される。こ
の試験技法によって、１ブロックにつき、１つの全幅の
フィールドが１つの部分幅のフィールドと隣接する境界
が１つだけ生じる。他のすべての記憶場所は、試験の間
に少なくとも１度隣接する全幅のデータ・フィールドに
同時に囲まれて、フィールド・オーバフロー状態につい
て適切に試験する。

【００１５】別の実施例で、改良された試験システム
は、前の実施例と同様の方法で、メモリ・サブブロック
内にフィールド幅によって分離された順序でデータの書
込みおよび読出しをする。しかしこの実施例では、各々
のメモリ・ブロック内のサブブロックの境界が重複する
ので、あらゆる記憶場所が試験の間に少なくとも１度同
時に隣接する全幅のデータ・フィールドに囲まれる。こ
の試験技法は、隣接する記憶場所の水平および垂直の隣
接するビットの間のオーバフローについて十分に試験す
る。

【００１６】上記の実施例のいずれついても、どのビッ
トも水平、垂直および斜め方向に同じ値(0または1)の他
のビットに隣接しないように、特別なビット列を全幅の
データ・フィールドに書込むことができる。このような
ビット列は、フィールド・オーバフローの試験結果に付
加的な有効性を与える。

【００１７】

【発明の実施の形態】応用指向のハードウェア構造（図１および図２）図１は、３次元の装置で使用されるグラフィックス加速
器のハードウェア構造100を図示する。図１に表される
構造は図示のほんの一例であり、任意の特定のハードウ
ェア構造または実行によって本発明を限定するものでは
ない。

【００１８】従来のグラフィックス加速器は、ソフトウ
ェアでおよび/または一般のマイクロ符号化されたプロ
セッサとして実行される、浮動小数点に注目した構造で
ある。構造100と従来のグラフィック加速器の構造の間
の根本的な違いは、構造100が堅いワイヤの制御機能、
動的な論理浮動小数点のメガセル、そして、高度にカス
タマイズされた固定のデータ・パスを含むということで
ある。特に本構造は、幾何学の行列変換、多角形分解、
対象物の照明/遮光、クリッピング、遠近法の調整、お
よびランダムに指向された多角形および/またはベクト
ル上の面/傾斜方程式の計算を実行するように設計され
る。本構造100によって処理される典型的な多角形は、3
辺または4辺の多角形である。

【００１９】構造100は、すべての３次元の基本要素(プ
リミティブ、primitive)を処理するように設計されてい
ない。その代わりに、構造100は下流のハードウェアに
よって続いて起こる処理を容易にするため、最も一般的
に処理される特徴を有する最も一般的な基本要素のみを
速く効率的に処理することによって、より大きい全体の
３次元の処理方式を支援する。構造100は最小の回路ス
ペースしか与えられない環境で実行されるので、有効な
回路スペースを最大に利用しようとして、混成型メモリ
管理方式を利用する統合されたおよび/または二重目的
のメモリの需要が増えてくる。しかし本発明の改良され
た試験システムの必要は、混成型メモリ管理方式を使用
する二重目的のメモリの実現によって生まれる。

【００２０】構造100は、第１のマイクロプロセッサ110
と第２のマイクロプロセッサ125を有する２つのプロセ
ッサのベクトルを処理する設計である。操作上、第１の
マイクロプロセッサ110は、従来のFIFO102を通して入力
される頂点基本要素を前処理する。二重のRAMバッファ1
05および107は、基本要素がマイクロプロセッサ110によ
ってアクセスされる段階付け(staging)領域を提供す
る。マイクロプロセッサ110は入力された基本要素に、
これには限定されないが、幾何変換、部分的な傾斜計
算、およびメモリ112および115を通してマイクロプロセ
ッサ125に結果を渡す前に行われる他の計算を含む、初
期の浮動小数点の操作を実行する。マイクロプロセッサ
110は、オンボード(onboard)のメモリ、柔軟なデータ・
ルーチングのためのマスター・マルチプレクサおよびそ
の他の浮動小数点要素を含む。制御ブロック135は、マ
イクロプロセッサ110へアドレスの復号化、変換、分
解、およびの位置的な援助指示を与える。

【００２１】記憶装置112および115は、それぞれメモリ
・コントローラ113および116によって制御されて、混成
型のFIFO/RAMメモリ方式を実行する。これらのコントロ
ーラは本発明の改良された試験システムを制御する。具
体的に、メモリ・コントローラ113および116は、先行技
術で良く知られた方法でメモリ112および115内のデータ
の読出しまたは書込みを行う記憶場所を指す、読出し/
書込みポインタの操作を制御する回路を含む。それに加
えて、メモリ・コントローラ113および116は、メモリ11
2および115内のそれぞれの試験データを読出しまたは書
込みするための、およびメモリ112および115に書込みさ
れる試験データのパターンを生成し、メモリ112および1
15から読出しされる試験データのパターンを検証するた
めの、改良された試験システムの読出し/書込みポイン
タの操作に必要な回路の実行780、880、980を含む。基
本要素のタイプと実行される操作に依存して、記憶装置
112および115は変更されたFIFOまたはRAM構成のどちら
にも用いられる。FIFOまたはRAMの構成を要求する操作
の特徴が、概念的に図２に示されている。

【００２２】図２のそれぞれの列は構造100の構成要素
の内容を示す。図２のそれぞれの行は時間内に処理され
る三角形の基本要素のスナップショットを示す。スナッ
プショット130は、三角形０が入力FIFO102に入って直接
RAMバッファ105へ続き、他の基本要素は処理のために待
ち合わせされていないことを示す。スナップショット13
5は、三角形０がRAMバッファ105からマイクロプロセッ
サ110の前処理を通ってFIFO/RAMバッファ112へ移るこ
と、および三角形１が入力FIFO102に入り、RAMバッファ
107に進むことを示す。スナップショット140は、三角形
０がFIFO/RAM 112からマイクロプロセッサ125の最終処
理を通って出力FIFO127へ出力されること、および三角
形１がRAMバッファ107からマイクロプロセッサ110の前
処理を通ってFIFO/RAM115、マイクロプロセッサ125の最
終処理そして出力FIFO127へと移ることを示す。その間
に、三角形２は入力FIFO102に入り、直接RAMバッファ10
5へ進んでマイクロプロセッサ110の前処理を待つ。

【００２３】スナップショット145は、「通過」基本要
素PT0が入力FIFO102に入ることを示す。通過基本要素
は、グラフィックス加速器を通ってある下流のハードウ
ェアに行く前に最小の処理だけを必要とするものであ
る。通過基本要素は、FIFO/RAMメモリ112および115がFI
FOデータとして格納するデータである。他のすべての三
角形データは、RAMデータとして格納される。スナップ
ショット150は、PT0が直接FIFO/RAM115に進み、出力FIF
O127から出力される前にマイクロプロセッサ125によっ
て処理されることを示す。その間に、PT１は入力FIFO 1
02に入り、三角形２はFIFO/RAM112での段階付けのため
にマイクロプロセッサ110の前処理を通り抜け、通過デ
ータが完全になると、続いてマイクロプロセッサ125よ
って処理される。

【００２４】スナップショット155は、PT1がFIFO/RAM11
5からマイクロプロセッサ125による処理を通って出力FI
FO 127によって出力されることを示す。その間に、PT2
が入力FIFO102に入り、三角形２はさらなる処理に進ま
ない。スナップショット160で、PT2は直接FIFO/RAM115
に進み、続いてマイクロプロセッサ125で処理され、出
力FIFO127で出力される。一方、三角形３は入力FIFO102
そしてRAMバッファ107に入り、三角形２はすべての通過
データが処理を完了するとマイクロプロセッサ125によ
る次の処理を待つ。スナップショット165は、すべての
通過データが完了し、三角形２が最終的にマイクロプロ
セッサ125の最終処理に進み、出力FIFO127で出力される
ことを示す。その間に、三角形３がRAMバッファ107から
マイクロプロセッサ110の前処理を通って続いてFlFO/RA
M112の段階付けに進み、三角形４は入力FIFO102そしてR
AMバッファ105に入る。スナップショット170は、三角形
４がRAMバッファ105からマイクロプロセッサ110の前処
理を通ってFIFO/RAM115に進み、出力FIFO127から出力さ
れること、および三角形３がマイクロプロセッサ110の
前処理を完了し、FIFO/RAM112における段階付けに移る
ことを示す。

【００２５】図２の図示の重要な点は、いろいろな基本
要素および通過データを異った速度で処理しながら、マ
イクロプロセッサ110および125が同時に処理を行うこと
である。さらに、混成型メモリ115（より複雑な例では
さらに112）でFIFOメモリ方式で複数の通過データを段
階付けすることにより、各通過データについてのデータ
/アドレス領域のデータ・ユニットの対に含まれるアド
レスに基づいて、通過データを下流のハードウェアに迅
速に送ることができる。

【００２６】図１に関して続けると、記憶装置112およ
び115から出力される基本要素は、クリッピングRAMの段
階付け装置118から出力される光の位置、強度、カラー
および方向と統合される。結合されたデータは、マイク
ロプロセッサ125による処理のために入力ラッチ待ち行
列121に指向される。マイクロプロセッサ125は、それ自
身の個々のオンボードのメモリ、柔軟なデータ・ルーチ
ングのためのマスター・マルチプレクサおよびその他の
浮動小数点要素を含む。制御ブロック145は、マイクロ
プロセッサ125へライティング(lighting)補助、クリッ
ピングおよび面方程式の指揮を与える。マイクロプロセ
ッサ125で操作が完了すると、従来のFIFO待ち行列127に
出力され、続いてこの開示の範囲外の処理を行う。

【００２７】一般的なFIFOおよびRAMの試験の例（図３
および図４）図３は、隣接するデータ・フィールドを記憶場所210な
いし217に連続して書込むことによって試験されうる典
型的なFIFOメモリ200を図示する。その試験技法は、デ
ータが書込まれる連続する位置を指定するように、書込
みアドレスのポインタを増加することだけを要求する。
記憶場所210ないし217の前に書込まれたデータ・フィー
ルドを検証することは、データ・フィールドが個々に読
出しおよび検証されるそれぞれの連続する記憶場所210
ないし217を指すように、読出しアドレスのポインタを
増加させることによって達成される。特定の実行に従う
設計の選択事項として、FIFOは完全にまたは実行の要求
に応じて所望のレベルまで満たされることができる。そ
れに加えて、最も古い記憶場所から読み出すデータの読
出しおよび検証のサイクルは、典型的に、書込みサイク
ルと同時か、あるいは設計の選択事項として任意の他の
方法で動作する。

【００２８】図４は、位置260ないし272にランダムに置
かれたデータの断片を含む典型的なRAMメモリ方式250を
図示する。実行によって、データ・フィールドは複数の
記憶場所に分けられることもできる。例えば、データ・
フィールド２は、記憶場所263および267に分配され、デ
ータ・フィールド６は記憶場所270、272および264に分
配される。あいにくRAMメモリは、データがメモリ250で
書込みおよび読出しされる時、必然的に断片化される。
RAMメモリ250は、メモリの断片化によってデータ・フィ
ールドの断片および不使用の記憶場所280ないし282がラ
ンダムに配置されることを示している。不使用の記憶場
所による断片化は、データが書込まれ、続いてメモリ25
0から読出される時により明白になる。従って、そのよ
うなRAM装置の試験は、最も簡単にはデータ・フィール
ドを書込み、続いてデータ・フィールドを読出すことに
低減することができるが、それぞれの記憶場所が隣接す
る全幅のデータ・フィールドを含むことを保証すること
は、メモリの断片化が増えるに従ってますます困難にな
る。

【００２９】改良された試験システム（図５ないし図
７、および図14）図５は、例えば「データ・ユニット」350として知られ
るデータ・フィールドの対300および301を図示する。好
ましい実施例で、データ・ユニット350は、全幅(full-w
idth)351のデータ・フィールド300と、不使用のアドレ
ス・フィールド302を伴う部分幅(partial-width)のアド
レス・フィールド301を含む。しかし、本試験システム
の焦点は、データ・ユニット350が２またはそれ以上の
データ・フィールド300、301を含んでも含まなくても、
フィールド・オーバフローの影響および書込み/読出し
サイクルの論理的誤りについて試験するために試験の間
に少なくとも１度全ての記憶場所300ないし332を全幅の
データ・フィールドで占有することである、ということ
に留意されたい。

【００３０】図５は、多数のデータおよびアドレスの対
をもつFIFO/RAMメモリ112（または116）を図示する。デ
ータ・フィールド300、310、320および330はそれぞれ全
幅351のデータ・フィールドであり、アドレス・フィー
ルド301、311、321および331は部分幅352のフィールド
である。不使用のアドレス・フィールド幅302、312、32
2および332によって提示される問題は、全幅351のデー
タ・フィールド300、310、320、330のそれぞれはアドレ
ス・フィールド301、311、321および331と水平に隣接す
るデータ位置にあるが、部分的な水平の隣接関係にすぎ
ないということである。それぞれの記憶場所が誤りなし
で正確に書込みおよび読出しすることができることを試
験するために、本試験システムの最も簡単な実施例は、
図５の第１の試験フェーズに示されるように、最初にデ
ータおよびアドレスのフィールドを書込みおよび読出
す。

【００３１】第２の試験フェーズ361として、データお
よびアドレスのフィールドが、図６に示されるようにア
ドレスおよびデータの対が逆の順序で書込まれ、その結
果それぞれのデータ・ユニット350において、アドレス
・フィールド301がデータ・フィールド300に先行する。
すなわち、ここで同じデータ・フィールド300、310、32
0および330は、前に図５でアドレス・フィールドによっ
て占有されていた位置にある。同様に図６のアドレス・
フィールド301、311、321および331は、前に図５でデー
タ・フィールドによって占有されていた記憶場所を占有
している。ここで図６の全幅351のデータ・フィールド3
51は、前に部分的にのみ試験された１つの記憶場所の中
の水平のフィールド・オーバフローについて試験する一
方、隣接する記憶場所の間の垂直のフィールド・オーバ
フローが、記憶場所302、312、322および332の不使用の
アドレス・フィールド幅によって再度部分的にのみ試験
される。

【００３２】全体のメモリ112のサイズが大きい場合、
またはFIFO方式がRAM方式によって使用されるメモリ112
のサブセットのみを必要とする本実行の設計の選択事項
として、図７に示されるように、メモリ112をより小さ
な等大のメモリ・ブロック294ないし297に分割すること
によって、混成型メモリ112をより効率的に試験するこ
とができる。図７は、操作上、図５および図６に示され
る２つのフェーズ360、361の試験設計を用いてそれぞれ
のメモリ・ブロックを個別に試験することができるよう
に、メモリ112を４つの等大のメモリ・ブロック294ない
し297に小さく分けることを示している。完全な試験の
シーケンスには、２つのフェーズの試験が４つのパス29
0ないし293で繰り返され、それぞれのパスは試験の中心
をあるメモリ・ブロック294ないし297から、４つの試験
パス290ないし293に示されるように次にシフトすること
が必要である。

【００３３】本試験技法を実行するために必要なメモリ
・ブロック294ないし297の数は、データ・ユニット350
のデータ・フィールド300、301の数に依存する。すなわ
ち、好ましい実施例では、データ・ユニットがデータ・
フィールドとアドレス・フィールドの対300、301を含む
ので、メモリ112の深さおよびメモリ・ブロック294ない
し297の数は設計により２の偶数倍である。具体的に
は、全体のメモリ112が64ワードの深さであるとき、そ
れぞれのメモリ・ブロックは８つのデータおよびアドレ
スの対を含むことができるので、個々のメモリ・ブロッ
ク294ないし297は16ワードの深さである。その他のメモ
リ・ブロックのサイズおよびメモリ・ブロックの数も、
必要に応じて本試験システムに使用することができる。

【００３４】より小さいメモリ・ブロック294ないし297
は、それぞれのメモリ・ブロック内のそれぞれの記憶場
所をアドレスするために、より小さい読出し/書込みポ
インタ710および720を必要とする。例えば、全体のメモ
リのサイズが64ワードの深さである場合、FIFOメモリ方
式ですべての連続する記憶場所をアドレスするために６
ビットの読出し/書込みポインタが必要である。代わり
に、メモリ112をそれぞれ16ワードの深さの４つの等大
のメモリ・ブロック294ないし297に分割することによっ
て、16ワードの深さのメモリ・ブロック294ないし297の
任意の１つの中の８つのデータおよびアドレスのフィー
ルドの対をアドレスするために必要な読出し/書込みポ
インタは、たった３ビットである。必要な唯一の付加の
ビットは、それぞれのメモリ・ブロック自身を指定する
ためである。より小さい読出し/書込みポインタは、本
発明の一つの目的であるより小さい試験回路および試験
ロジックを実行させる。

【００３５】図14は、図５ないし図７に図示されるよう
なデータおよびアドレスのフィールドの対に基づいて、
試験の実施例を実行するために必要な試験回路780の例
を図示する。データ・ユニット350にデータ・フィール
ドおよびアドレス・フィールドの１対よりも多くのデー
タ・フィールドをもたせるように、図14ないし図16のい
ずれおいて試験回路を変更することは、本発明の範囲内
で考慮される。

【００３６】図14に図示される試験回路780は３ビット
のプログラマブル・レジスタ700を含み、ビット701およ
び702はメモリ112のどのメモリ・ブロック294ないし297
が試験されるか識別する。ビット701および702は、書込
みアドレス・ポインタ710および読出しアドレス・ポイ
ンタ720に直接結びつけられる。プログラマブル・レジ
スタのビット703はANDゲート701への２つの入力のうち
の１つを表し、データ・ユニットの中でデータ・フィー
ルドまたはアドレス・フィールドのいずれが先にあるか
指示する。プログラマブル・レジスタのビット703を切
り換えることによって、図５ないし図７に図示されるよ
うに、データおよびアドレスのフィールド300、301は位
置を入れ替える。

【００３７】ANDゲート701への第２の入力704は、アド
レス・フィールド301またはデータ・フィールド300のど
ちらがメモリ112（または116）に書込まれるかまたは読
出されるか指示する。ANDゲート701の出力は、必要に応
じて書込みアドレス・ポインタ710および読出しアドレ
ス・ポインタ720の最小の重要なビットを表す。従っ
て、６ビットのアドレスは、４つの有効なメモリ・ブロ
ック294ないし297のそれぞれの記憶場所300ないし332の
どの位置にも置かれることができる。

【００３８】代替の試験システムの実施例（図８ないし
図９、および図15）図８および図９は、前の実施例における同時に水平に隣
接する全幅のデータ・フィールドの数を増やす改良され
た試験システムのための代替の技法を図示する。図８お
よび図９のメモリ112は、図７で述べられた４つのブロ
ック294ないし297うちの任意の１つを表す。メモリ・ブ
ロック294を論述の目的のために使用する。

【００３９】図８の第１の試験フェーズ460で、メモリ1
12の中のメモリ・ブロック294は、部分幅のアドレス・
フィールド401、411、421および431が上方のメモリのサ
ブブロック位置443に集められ、全幅のデータ・フィー
ルド400、410、420および430が下方のメモリのサブブロ
ック位置442に集めれている、分離されたデータ/アドレ
スのフィールドの対を含む。この方法は、上方の記憶場
所443に不使用のメモリ402、412、422および432を組織
的に限定する。全幅のデータ400と、部分的なアドレス4
31および不使用のフィールド423のそれぞれの間の境界4
41は、全幅のデータ・フィールドが隣接していない唯一
の記憶場所である。

【００４０】図９に図示される第２の試験フェーズ461
で、メモリ112のメモリ・ブロック294は、前に部分幅の
アドレス・フィールドで占有されていた上方のメモリの
サブブロック位置443に全幅351のデータ・フィールド40
0、410、420および430を含み、不使用のメモリのサブブ
ロック位置402、412、422および432を伴う部分幅のアド
レス401、411、421および431は、前に全幅351のデータ
・フィールドで占有されていた下方のメモリのサブブロ
ック位置442に集められる。再び、境界441は全幅351の
データ・フィールドの両側に全幅のデータ・フィールド
が水平に隣接しない唯一の箇所である。それにもかかわ
らず、全幅のデータ・フィールドの占有が、１つの全幅
のフィールドについて最大の同時の水平および垂直の隣
接関係をもってすべての記憶場所において達成され、そ
れによって本質的に完全なフィールド・オーバフローの
試験を容易にする。

【００４１】メモリ・コントローラ113および116によっ
て全幅351のデータ・フィールドを書込みおよび検証す
ることは、フィールド・オーバフローについて試験する
ために有益である。好ましい試験の実施例は、個々のビ
ットを対立する意味のビットで囲むという方法で全幅35
1のデータを書込みおよび検証することができるからで
ある。同じオリエンテーションのビットに水平または垂
直に隣接するビットが１つもないようにそれぞれのデー
タ・フィールド300のビットを組織することによって、
フィールド・オーバフローの変則を検出する可能性が高
くなる。

【００４２】図15は、図８および図９で前述された試験
システムの実施例を実行するために必要な試験回路880
を示している。全体の回路880は図14で示された試験回
路780と基本的に同様であるが、図15の試験回路880は、
アドレス・フィールド301とデータ・フィールド300の位
置に個別の制御をそれぞれ与える２つのプログラマブル
・レジスタ800および810を含む。プログラマブル・レジ
スタ800のビット801および802と、プログラマブル・レ
ジスタ810のビット811および812は、メモリ112のメモリ
・ブロック294ないし297のどれが試験されるのか指示す
る。ビット803および813は、アドレス/データのフィー
ルドが上方のメモリのサブブロック位置443または下方
のメモリのサブブロック位置442のどちらに位置するか
指示する。プログラマブル・レジスタ800および810は共
に、図１のメモリ・コントローラ113または116のような
メモリ・コントローラのロジックによって制御される。

【００４３】マルチプレクサ815は、選択ビット816に基
づいて、プログラマブル・レジスタ800または810のどち
らからも全ての３ビットを多重化する。選択ビット816
は、図１のメモリ・コントローラ113または116のような
メモリ・コントローラの中のロジックによって制御され
る。マルチプレクサ815から出力される３ビットは、書
込みアドレス・ポインタ820および読出しアドレス・ポ
インタ830にそれぞれ直接結びつけられている。プログ
ラマブル・レジスタ800または810からの制御ビットを、
それぞれのアドレス・ビットおよび書込みポインタ820
または読出しポインタ830と結びつけることよって、任
意のメモリ・ブロック294ないし297の任意の記憶場所を
メモリ112(または115)内でアドレスすることができる。

【００４４】代替の試験システムの実施例（図10ないし
図12、および図16）図10ないし図12は、それぞれの記憶場所が、試験する間
に少なくとも１度は隣接する全幅のデータ・フィールド
によって囲まれる全幅351のデータ・フィールドを含む
ように、全幅351のデータ・フィールドの境界が重複さ
れる代替の試験技法を示す。図10ないし図12のメモリ11
2は、図７で述べられた４つのメモリ・ブロック294ない
し297のうちの１つだけを表す。

【００４５】図10ないし図12は、メモリ112のメモリ・
ブロック294内の重複するメモリのサブブロック541、55
1および561を示す。図10の第１試験フェーズ560で、メ
モリ・ブロック294はメモリのサブブロック541内に分離
されたデータ・フィールド500、510、520および530を含
み、不使用のメモリ部分502、512、522および532を伴う
部分的なアドレス・フィールド501、511、521および531
は、有効な残りのメモリのサブブロック位置に集められ
る。存在する唯一のブロック境界は、全幅のデータ・フ
ィールド530が部分的なアドレス・フィールド501および
不使用のアドレス・フィールド502にそれぞれ隣接する
境界542である。

【００４６】図11に示される第２試験フェーズ561で、
データおよびアドレスの対は、全幅のデータ・フィール
ド500、510、520および530を集めることによって分離さ
れた形式で、それぞれ境界552および553をもつメモリの
サブブロック551に書込まれる。部分的なアドレス・フ
ィールド501、511、521および531とそれぞれの不使用の
メモリ部分502、512、522および532が、有効な残りの記
憶場所を占有する。メモリのサブブロック541と比較し
てメモリのサブブロック551の配置の重要な点は、読出
しポインタ930と書込みサブポインタ920がオフセットさ
れ、それによって、メモリのサブブロック541と比較し
てメモリのサブブロック551の始めをシフトし重複する
ということである。結果として、全幅351のデータ・フ
ィールド510は、境界542が前に存在していたところで、
隣接するデータ・フィールド500および520に水平に囲ま
れる。

【００４７】図12は、第３の試験フェーズ562の、シフ
トされ、前のメモリのサブブロック551を重複する第３
のメモリのサブブロック561を示す。全幅のデータ・フ
ィールド500、510、520 および530がメモリ・サブブロ
ック561を占有し、対応する不使用のアドレス・フィー
ルド部分502、512、522および532をもつ部分的なアドレ
ス・フィールド501、511、521および531が残りの記憶場
所を占有する。メモリ・サブブロック561の境界562は、
図11に示されるように、前に全幅のデータに囲まれてい
た。従って、図８および図９にあった試験されない境界
条件というのは、図10ないし図12で示されるように、シ
フトされ重複するメモリ・ブロック294内のメモリ・サ
ブブロック541、551、561の全幅のデータによって排除
される。

【００４８】図16は、図10ないし図12で上述された試験
技法を実行するために必要な試験回路990を示す。プロ
グラマブル・レジスタ900および910は、メモリ・ブロッ
ク294ないし297の中のアドレス・フィールド301および
データ・フィールド300の配置に個別の制御を与える。
プログラマブル・レジスタ900のビット901および902、
およびプログラマブル・レジスタ910のビット911および
912は、試験されるメモリ・ブロック294ないし297を指
示する。プログラマブル・レジスタ900および910のビッ
ト903および913は、それぞれメモリ・ブロック294ない
し297の任意の１つの中のサブブロックの位置を指示す
る。メモリ・ブロック294ないし297につき２より大きい
サブブロックについてサブブロック位置を指示するため
に付加のビットを要求してもよい。プログラマブル・レ
ジスタ900および910は、メモリ・コントローラ113およ
び116の中のロジックによって制御される。

【００４９】マルチプレクサ915は、メモリ・コントロ
ーラ113および116によって制御される選択リード916に
基づいて、プログラマブル・レジスタ900または910のい
ずれからのすべてのプログラマブル・レジスタのビット
を多重化する。マルチプレクサ915から出力される３ビ
ットは、それぞれ書込みポインタ920および読出しポイ
ンタ930に直接結びつけられている。

【００５０】書込みポインタ920から出力される６ビッ
トの書込みアドレスは、オフセット制御ビット950およ
び951に従って、加算器922よってオフセットされる。オ
フセット制御ビット950および951は、メモリのサブブロ
ック541、551または561の記憶場所にそれぞれアクセス
するために必要な書込みアドレスのオフセット00、01、
10、11の度合いを識別する。

【００５１】読出しポインタ930から出力される６ビッ
トの読出しアドレスは、オフセット制御ビット950およ
び951に従って加算器932によってオフセットされる。オ
フセット制御ビット950および951は、メモリのサブブロ
ック541、551または561の記憶場所にそれぞれアクセス
するために必要な読出しアドレスのオフセット00、01、
10、11の度合いを識別する。

【００５２】メモリ112についてそれぞれのメモリ・ブ
ロック294ないし297内のメモリ・サブブロック541、551
および561をオフセットすることは、隣接する全幅のデ
ータ・フィールドによって試験の間に少なくとも１度は
水平および垂直に囲まれる全幅のデータを用いてあらゆ
る記憶場所を十分に試験する。設計の選択事項として、
メモリ・ブロック294ないし297も、サブブロック541、5
51および561を通してそれぞれの試験フェーズ560ないし
562についてオフセットされうる。図16の更なる代替と
して、加算器922および932をインクリメンタで代用する
ことができ、その結果、それぞれの書込みアドレスおよ
び読出しアドレスは、加算器922および923が使用される
ときに与えられるよりもむしろ大きいオフセットの１つ
によってオフセットされる。

【００５３】操作の概要（図13）図13は、図１の構造100で述べられたタイプ112および11
5のような混成型メモリを試験するための操作上のステ
ップを示す。前述された試験の実施例はいずれも、設計
試験、製造中または製造後の品質保証試験、またはフィ
ールドその他の保守を試験するための製品診断として実
行されうる。試験のサイクルは、ステップ600でグラフ
ィックス加速器および試験回路を適当な試験モードに初
期化することから始まる。適当な試験シーケンスが始め
られると、ハードウェア設計によって区分が前もって定
義されていない場合、試験されるメモリ112はステップ6
08で所望のサイズのメモリ・ブロック294ないし297に区
分されなければならない。

【００５４】試験は、例えば第１の試験フェーズ360、4
60または560から第１のメモリ・ブロック294ないし297
から始まる。書込みサイクル614と読出しサイクル618
は、設計の選択事項として順番にまたは平行して続行す
ることができる。ステップ618でデータは読出しおよび
検証されるが、識別される誤差または不一致は、設計の
選択事項として記録、印刷および/またはエラー処理の
ルーチン620によって処理される。決定ブロック626です
べての試験フェーズが完了していない場合、次の試験フ
ェーズ、例えば361、461、561ないし562がステップ624
で準備され、試験はそれぞれ書込みおよび読出しサイク
ル614および618を続ける。

【００５５】試験フェーズの数は、データ・ユニット35
0の中のフィールドの数とそれぞれのメモリ・ブロック2
94ないし297内の試験の方式に依存する。すべての試験
フェーズが特定のメモリ・ブロックについて完了した場
合、決定ブロック637で、試験システムは残っているメ
モリ・ブロックが試験に有効かどうか決定する。付加の
メモリ・ブロックが試験に有効であれば、続いて630で
読出し/書込みポインタが調節され、処理は、書込みお
よび読出しサイクル614および618をそれぞれ通ってフェ
ーズ１の試験を続ける。決定ブロック637で試験に有効
なメモリ・ブロックがを残っていない場合、処理は決定
ブロック640に進み、要求に従って全体の一連の試験を
繰り返すことができる。決定ブロック640で更なる試験
が要求されない場合、ステップ645で試験されていたメ
モリへの制御が放棄される。

【００５６】本発明は例として次の実施態様を含む。（１）複数のメモリ方式（200、250）を支援するメモリ
(112、115)への読出しおよび書込みのアクセスをもつプ
ロセッサ(100)の改良された試験システムであって、上
記試験システムは、複数の記憶場所(300-332)をもつ少
なくとも一つのメモリ・ブロック(294-297)に、上記メ
モリ(112、115)を区分するメモリ区分器(partitioner)
(780)と、複数のデータ・フィールド(300、301)を含む
データ・ユニット(350)を、上記少なくとも一つのメモ
リ・ブロック(294-297)に、データ・ユニット(350)によ
って順次に(seriatim)(360、361)およびデータ・フィー
ルド幅(351)によって分離(442、443)して書き込む方法
のうちの少なくとも一つの方法でどこに書込むか識別す
るデータ書込みアドレッサ(addresser)(920、922)と、
を備え、上記複数のデータ・フィールド(300、301)の少
なくとも１つが、上記複数のデータ・フィールド(300、
301)の他のどれよりも大きいかそれに等しい最大のフィ
ールド幅(351)をもち、上記最大のフィールド幅(351)を
もつ上記複数のデータ・フィールド(300、301)の少なく
とも一つが、上記少なくとも一つのメモリ・ブロック(2
94-297)の中の上記複数の記憶場所(300-332)のそれぞれ
を少なくとも１度占有する上記試験システム。

【００５７】（２）FIFOの順序で上記少なくとも一つの
メモリ・ブロック(294-297)のどこから各々の上記デー
タ・ユニット(350)を読出すか識別するデータ読出しア
ドレッサ(930、932)と、上記少なくとも一つのメモリ・
ブロック(294-297)から読出される上記データ・ユニッ
ト(350)が、上記FIFO順序で上記少なくとも一つのメモ
リ・ブロック(294-297)に書込まれる上記データ・ユニ
ット(350)に適合することを検証するデータ検証器(11
3、116)と、を備える、上記(1)のシステム。（３）所定のイベント、ユーザ入力コマンド、所定のメ
モリ占有のうちの少なくとも一つから選択されるデータ
読出しトリガー(113、116)を備える、上記(2)のシステ
ム。（４）隣接および重複のうちから選択される少なくとも
一つの方法で配列される複数のメモリ・ブロックを備え
る、上記(1)のシステム。

【００５８】（５）さらに、上記少なくとも一つのメモ
リ・ブロック(294-297)のそれぞれにおいて複数のデー
タ・ユニット(350)を順序に従ってどこに書込むか識別
するデータ書込みアドレッサ(780)を備え、上記少なく
とも一つのメモリ・ブロック(294-297)の各々の中の少
なくとも一つの試験フェーズ(360、361)が、上記複数の
記憶場所(300-332)の各々を占有するための上記最大の
フィールド幅(351)をもつ上記データ・フィールド(30
0、301)を要求され、上記少なくとも一つの試験フェー
ズ(360、361)の最大の数が、最高でも上記データ・ユニ
ット(350)の中のデータ・フィールド(300、301)の最大
の数に等しく、上記最大のフィールド幅(351)を持つ上
記データ・フィールド(301、300)が、上記少なくとも一
つのメモリ・ブロック(294-297)内の上記複数の記憶場
所(300-332)のそれぞれを占有するまで、上記少なくと
も一つのメモリ・ブロック(294-297)のそれぞれをを通
る第一の試験パス(360)の間に書込まれる上記複数のデ
ータ・ユニット(350)のそれぞれの中の第一のフィール
ド位置(300、301)と、上記少なくとも一つのメモリ・ブ
ロック(294-297)の各々を通る次の試験パス(361)の間に
書込まれる上記複数のデータ・ユニット(350)のそれぞ
れの中の次のフィールド位置(300、301)と、を占有す
る、上記(4)のシステム。（６）さらに、上記少なくとも一つのメモリ・ブロック
(294-297)のそれぞれを複数のメモリ・サブブロック(44
2、443、541、551、561)に区分するメモリ区分器(880、
980)と、隣接および重複のうちから選ばれる少なくとも
１つの方法で、上記少なくとも一つのメモリ・ブロック
(294-297)内の上記複数のメモリ・サブブロック(442、4
43、541、551、561)を配列するメモリ・サブブロックの
位置合せ指示器(880、980)と、を備える、上記(4)のシ
ステム。（７）上記複数の記憶場所(300-332)の間に水平および
垂直に隣接するビットが２つとない上記複数のデータ・
フィールドに書込むビット・パターンを生成するビット
・パターン生成器(generator)(780、880、980)を備え
る、上記(6)のシステム。

【００５９】（８）さらに、上記少なくとも一つのメモ
リ・ブロック(294-297)のそれぞれにおいて複数のデー
タ・ユニット(350)をデータ・フィールド幅(351)で分離
してどこに書込むか識別するデータ書込みアドレッサ(8
80)を備え、上記複数のメモリ・サブブロック(442,443)
が上記少なくとも一つのメモリ・ブロック(294-297)の
それぞれで隣接し、上記少なくとも一つのメモリ・ブロ
ック(294-297)のそれぞれの少なくとも１つの試験フェ
ーズ（460、461の）が、上記メモリ・ブロック(294-29
7)内の上記複数の記憶場所(400-432)のそれぞれを占有
するために上記最大のフィールド幅(351)をもつ上記デ
ータ・フィールド(350、351)について要求され、上記少
なくとも一つの試験フェーズ(460、461)の最大の数が、
最高でも上記データ・ユニット(350)の中のデータ・フ
ィールド(300、301)の最大の数に等しく、上記データ・
ユニットの中の上記最大のフィールド幅(351)をもつ上
記データ・フィールド(300、301)が、上記最大のフィー
ルド幅(351)を持つ上記データ・フィールド(301、300)
が、上記少なくとも一つのメモリ・ブロック(294-297)
のそれぞれの上記複数の記憶場所(300-332)のそれぞれ
を占有するまで、上記少なくとも一つのメモリ・ブロッ
ク(294-297)のそれぞれを通る第１の試験パス(460)の間
の上記少なくとも一つのメモリ・ブロック(294-297)の
それぞれの第１のメモリ・サブブロック(442)と、上記
少なくとも一つのメモリ・ブロック(294-297)のそれぞ
れを通るそれぞれの次の試験パス(461)の間の少なくと
も一つのメモリ・ブロック(294-297)の次のメモリ・サ
ブブロック(443)と、に分離される上記(6)のシステム。

【００６０】（９）さらに、上記少なくとも一つのメモ
リ・ブロック(294-297)のそれぞれにおいて複数のデー
タ・ユニット(350)をデータ・フィールド幅(351)で分離
してどこに書込むか識別するデータ書込みアドレッサ(8
80)を備え、上記複数のメモリ・サブブロック(541、55
1、561)が、上記少なくとも一つのメモリ・ブロック(29
4-297)のそれぞれの中で重複し、上記少なくとも一つの
メモリ・ブロック(294-297)のそれぞれの少なくとも一
つの試験フェーズ(560-562)が、上記メモリ・ブロック
(294-297)内の上記複数の記憶場所(500-532)のそれぞれ
を占有する、上記最大のフィールド幅(351)をもつ上記
データ・フィールド(300、301)を要求され、上記少なく
とも一つの試験フェーズ(460、461)の最大の数が、最高
でも上記データ・ユニット(350)の中のデータ・フィー
ルド(300、301)の最大の数に等しく、上記最大のフィー
ルド幅(351)を持つ上記データ・フィールド(301、300)
が上記少なくとも一つのメモリ・ブロック(294-297)の
それぞれの上記複数の記憶場所(500-532)のそれぞれを
占有するまで、上記データ・ユニット(350)の中の上記
最大のフィールド幅(351)をもつ上記データ・フィール
ド(300、301)が、上記少なくとも一つのメモリ・ブロッ
ク(294-297)のそれぞれを通る第一の試験パス(560)の間
の上記少なくとも一つのメモリ・ブロック(294-297)の
それぞれの第１のメモリ・サブブロック(541)と、上記
少なくとも一つのメモリ・ブロック(294-297)の各々を
通る次の試験パス(561、562)のそれぞれの間の少なくと
も一つのメモリ・ブロック(294-297)の少なくとも一つ
の記憶場所が前のメモリ・サブブロック(541、551)と重
複している次のメモリ・サブブロック(551、561)と、に
分離される、上記(6)のシステム。（１０）複数のメモリ方式(200、250)を支持するメモリ
(112、115)への書込みおよび読出しアクセスをもつプロ
セッサ(100)の改良された試験システムであって、上記
メモリ(112、115)を、複数の記憶場所(300-332)をもつ
少なくとも一つのメモリ・ブロック(294-297)に区分す
るメモリ区分器(780)と、上記少なくとも一つのメモリ
・ブロック(294-297)のそれぞれの中の上記複数の記憶
場所(300-332)を位置付ける少なくとも一つのプログラ
マブル読出し/書込みアドレス・ポインタ(710、720)
と、を備える上記試験システム。

【００６１】

【発明の効果】本発明によると、混成型のメモリ方式を
使用するメモリのすべての記憶場所をフィールド・オー
バフローについて試験することができる。

【図面の簡単な説明】

【図１】混成型のメモリ方式を使用するメモリを含むグ
ラフィックス加速器のブロック図を示す。

【図２】グラフィックス加速器について最初のスループ
ットを示す。

【図３】それぞれ従来のFIFOおよびRAMメモリ方式のブ
ロック図を示す。

【図４】それぞれ従来のFIFOおよびRAMメモリ方式のブ
ロック図を示す。

【図５】改良された試験システムのブロック図を示す。

【図６】改良された試験システムのブロック図を示す。

【図７】改良された試験システムのブロック図を示す。

【図８】分離されたアドレスおよびデータ・フィールド
を使用する代替の試験の実施例のブロック図を示す。

【図９】分離されたアドレスおよびデータ・フィールド
を使用する代替の試験の実施例のブロック図を示す。

【図１０】シフトされた境界のメモリ・ブロックを使用
する代替の試験の実施例のブロック図を示す。

【図１１】シフトされた境界のメモリ・ブロックを使用
する代替の試験の実施例のブロック図を示す。

【図１２】シフトされた境界のメモリ・ブロックを使用
する代替の試験の実施例のブロック図を示す。

【図１３】改良された試験システムの操作上の流れ図を
示す。

【図１４】各々の試験システムの実施例を実行するため
の回路図を示す。

【図１５】各々の試験システムの実施例を実行するため
の回路図を示す。

【図１６】各々の試験システムの実施例を実行するため
の回路図を示す。

【符号の説明】

102 入力FIFO 110, 125 マイクロプロセッサ 112, 115 FIFO/RAMメモリ 127 出力FIFO 300 データ・フィールド 301 アドレス・フィールド 350 データ・ユニット 294,295,296,297 メモリ・ブロック 442,443,541,551,561 メモリ・サブブロック

Claims

【特許請求の範囲】

【請求項１】複数のメモリ方式を支援するメモリの読出
しおよび書込みのアクセスをもつプロセッサにおける試
験システムであって、上記試験システムが、上記メモリを、複数の記憶場所をもつ少なくとも一つの
メモリ・ブロックに区分するメモリ区分器と、上記少なくとも一つのメモリ・ブロックに、データ・ユ
ニットによる順次法およびデータ・フィールド幅による
分離法のうちの少なくとも一つの方法で、複数のデータ
・フィールドを含むデータ・ユニットをどこに書込むか
識別するデータ書込みアドレッサと、を備え、上記複数
のデータ・フィールドの少なくとも１つが、他の上記複
数のデータ・フィールドのどれよりも大きいまたは等し
い最大のフィールド幅をもち、上記少なくとも一つのメ
モリ・ブロックの中の上記複数の記憶場所のそれぞれ
が、少なくとも１度上記最大のフィールド幅をもつ上記
複数のデータ・フィールドの少なくとも１つによって占
有される上記試験システム。