JPH08317288A - ゲート電極の駆動回路 - Google Patents
ゲート電極の駆動回路Info
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- JPH08317288A JPH08317288A JP7121151A JP12115195A JPH08317288A JP H08317288 A JPH08317288 A JP H08317288A JP 7121151 A JP7121151 A JP 7121151A JP 12115195 A JP12115195 A JP 12115195A JP H08317288 A JPH08317288 A JP H08317288A
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Abstract
(57)【要約】
【目的】 ポテンシャルシフトやＶｔｈシフトなどを防
止し、プロセスにより発生する回路の特性のばらつき範
囲を狭めることを可能としたゲート電極の駆動回路を提
供する。 【構成】 ｎチャネルのみのＭＯＳトランジスタＱ１
１，Ｑ１２からなり、ＣＣＤリニアセンサにおける出力
ゲート部２１のゲート電極２０にＤＣバイアスを印加す
るバイアス回路２４において、回路出力端であるノード
Ｎに逆バイアスとなるように保護用ダイオードＤ１５を
接続し、配線形成工程以降のプロセスでチャージアップ
が発生した場合に、マイナス電荷に対してはＭＯＳトラ
ンジスタＱ１１，Ｑ１２のｎ‐ｐのダイオード構造が基
板への逃げ道を形成し、プラス電荷に対しては保護用ダ
イオードＤ１５のｐ‐ｎのダイオード構造が基板への逃
げ道を形成する構成とする。
止し、プロセスにより発生する回路の特性のばらつき範
囲を狭めることを可能としたゲート電極の駆動回路を提
供する。 【構成】 ｎチャネルのみのＭＯＳトランジスタＱ１
１，Ｑ１２からなり、ＣＣＤリニアセンサにおける出力
ゲート部２１のゲート電極２０にＤＣバイアスを印加す
るバイアス回路２４において、回路出力端であるノード
Ｎに逆バイアスとなるように保護用ダイオードＤ１５を
接続し、配線形成工程以降のプロセスでチャージアップ
が発生した場合に、マイナス電荷に対してはＭＯＳトラ
ンジスタＱ１１，Ｑ１２のｎ‐ｐのダイオード構造が基
板への逃げ道を形成し、プラス電荷に対しては保護用ダ
イオードＤ１５のｐ‐ｎのダイオード構造が基板への逃
げ道を形成する構成とする。
Description
【０００１】
【産業上の利用分野】本発明は、ゲート電極の駆動回路
に関し、特に回路出力端と基板との間に一方向のダイオ
ード構造のみをもつ第１の回路素子によって構成され、
その回路出力端に配線を介して接続される所定のゲート
電極を駆動する駆動回路に関する。
に関し、特に回路出力端と基板との間に一方向のダイオ
ード構造のみをもつ第１の回路素子によって構成され、
その回路出力端に配線を介して接続される所定のゲート
電極を駆動する駆動回路に関する。
【０００２】
【従来の技術】ゲート電極の駆動回路として、例えば、
ＣＣＤリニアセンサなどの電荷転送部における出力ゲー
ト部のゲート電極にＤＣバイアスを印加するためのバイ
アス回路がある。このバイアス回路は、図７に示すよう
に、電源Ｖｄｄとグランド間に直列に接続されたダイオ
ード接続のｎチャネルＭＯＳトランジスタＱ７１，Ｑ７
２によって構成され、その回路出力端に得られる所定の
直流電位を電荷転送部における出力ゲート部７１のゲー
ト電極７２にＤＣバイアスとして与えるようになってい
る。
ＣＣＤリニアセンサなどの電荷転送部における出力ゲー
ト部のゲート電極にＤＣバイアスを印加するためのバイ
アス回路がある。このバイアス回路は、図７に示すよう
に、電源Ｖｄｄとグランド間に直列に接続されたダイオ
ード接続のｎチャネルＭＯＳトランジスタＱ７１，Ｑ７
２によって構成され、その回路出力端に得られる所定の
直流電位を電荷転送部における出力ゲート部７１のゲー
ト電極７２にＤＣバイアスとして与えるようになってい
る。
【０００３】このバイアス回路の断面構造を図８に示
す。図８において、ｐ型ウェル７３の表面側に形成され
たｎ+ 型拡散領域７４，７５および両領域７４，７５間
のチャネルの上方に配されたゲート電極７６によってｎ
チャネルＭＯＳトランジスタＱ７１が構成され、同様
に、ｎ+ 型拡散領域７７，７８およびゲート電極７９に
よってｎチャネルＭＯＳトランジスタＱ７２が構成され
ている。そして、ＭＯＳトランジスタＱ７１のｎ+ 型拡
散領域（ドレイン）７４が電源Ｖｄｄに接続され、ＭＯ
ＳトランジスタＱ７１のｎ+ 型拡散領域（ソース）７５
およびＭＯＳトランジスタＱ７２のｎ+ 型拡散領域（ド
レイン）７７の各々がゲート電極７２に接続され、ＭＯ
ＳトランジスタＱ７２のｎ+ 型拡散領域（ソース）７８
が接地されている。
す。図８において、ｐ型ウェル７３の表面側に形成され
たｎ+ 型拡散領域７４，７５および両領域７４，７５間
のチャネルの上方に配されたゲート電極７６によってｎ
チャネルＭＯＳトランジスタＱ７１が構成され、同様
に、ｎ+ 型拡散領域７７，７８およびゲート電極７９に
よってｎチャネルＭＯＳトランジスタＱ７２が構成され
ている。そして、ＭＯＳトランジスタＱ７１のｎ+ 型拡
散領域（ドレイン）７４が電源Ｖｄｄに接続され、ＭＯ
ＳトランジスタＱ７１のｎ+ 型拡散領域（ソース）７５
およびＭＯＳトランジスタＱ７２のｎ+ 型拡散領域（ド
レイン）７７の各々がゲート電極７２に接続され、ＭＯ
ＳトランジスタＱ７２のｎ+ 型拡散領域（ソース）７８
が接地されている。
【０００４】
【発明が解決しようとする課題】しかしながら、上記構
成の従来のバイアス回路では、ｎチャネルのみのＭＯＳ
トランジスタＱ７１，Ｑ７２によって回路が構成されて
いたので、その断面構造を示す図８から明らかなよう
に、電荷の逃げ道となるダイオード構造がｎ‐ｐ側のみ
しか無く、したがってゲート電極７２の配線Ｌ８１から
基板側へのプラス電荷の逃げ道が無かった。そのため
に、ウエハプロセス内で発生するゲート電極７２の配線
Ｌ８１のチャージアップにより、図８に実線で示すよう
に、チップ内のゲート絶縁膜８１中に電荷が注入され、
これに起因してポテンシャルシフトが発生するという問
題があった。
成の従来のバイアス回路では、ｎチャネルのみのＭＯＳ
トランジスタＱ７１，Ｑ７２によって回路が構成されて
いたので、その断面構造を示す図８から明らかなよう
に、電荷の逃げ道となるダイオード構造がｎ‐ｐ側のみ
しか無く、したがってゲート電極７２の配線Ｌ８１から
基板側へのプラス電荷の逃げ道が無かった。そのため
に、ウエハプロセス内で発生するゲート電極７２の配線
Ｌ８１のチャージアップにより、図８に実線で示すよう
に、チップ内のゲート絶縁膜８１中に電荷が注入され、
これに起因してポテンシャルシフトが発生するという問
題があった。
【０００５】この問題は、上述したバイアス回路に限ら
ず、図５に示すように、電源Ｖｄｄとグランド間に直列
に接続されたｎチャネルＭＯＳトランジスタＱ５１，Ｑ
５２から構成され、次段のＭＯＳＦＥＴ（電界効果トラ
ンジスタ）Ｑ５３のゲート電極を駆動するソースフォロ
ワ回路などにおいても、ＭＯＳトランジスタのＶｔｈ
（しきい値電圧）シフトとして同様に発生する。このポ
テンシャルシフトやＶｔｈシフトなどのシフト量は、ウ
エハ間、使用装置間、回路内のゲート間で異なってお
り、そのばらつきをなくすために、従来は、製造装置側
で種々の条件を変えることによってシフト量をコントロ
ールしていたが、そのコントロールが非常に難しい状況
にあった。
ず、図５に示すように、電源Ｖｄｄとグランド間に直列
に接続されたｎチャネルＭＯＳトランジスタＱ５１，Ｑ
５２から構成され、次段のＭＯＳＦＥＴ（電界効果トラ
ンジスタ）Ｑ５３のゲート電極を駆動するソースフォロ
ワ回路などにおいても、ＭＯＳトランジスタのＶｔｈ
（しきい値電圧）シフトとして同様に発生する。このポ
テンシャルシフトやＶｔｈシフトなどのシフト量は、ウ
エハ間、使用装置間、回路内のゲート間で異なってお
り、そのばらつきをなくすために、従来は、製造装置側
で種々の条件を変えることによってシフト量をコントロ
ールしていたが、そのコントロールが非常に難しい状況
にあった。
【０００６】本発明は、上記課題に鑑みてなされたもの
であり、その目的とするところは、配線形成工程以降の
プロセスで発生するチャージアップに起因するポテンシ
ャルシフトやＶｔｈシフトを防止し、プロセスにより発
生する回路の特性のばらつき範囲を狭めることを可能と
したゲート電極の駆動回路を提供することにある。
であり、その目的とするところは、配線形成工程以降の
プロセスで発生するチャージアップに起因するポテンシ
ャルシフトやＶｔｈシフトを防止し、プロセスにより発
生する回路の特性のばらつき範囲を狭めることを可能と
したゲート電極の駆動回路を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、回路出力端と基板との間に一方向のダ
イオード構造のみをもつ第１の回路素子によって構成さ
れ、その回路出力端に配線を介して接続される所定のゲ
ート電極を駆動する駆動回路において、回路出力端と基
板との間に第１の回路素子と逆方向のダイオード構造を
もつ第２の回路素子を設けた構成を採っている。
に、本発明では、回路出力端と基板との間に一方向のダ
イオード構造のみをもつ第１の回路素子によって構成さ
れ、その回路出力端に配線を介して接続される所定のゲ
ート電極を駆動する駆動回路において、回路出力端と基
板との間に第１の回路素子と逆方向のダイオード構造を
もつ第２の回路素子を設けた構成を採っている。
【０００８】
【作用】上記構成のゲート電極の駆動回路において、例
えば、第１の回路素子がｎ‐ｐのダイオード構造を、第
２の回路素子がｐ‐ｎのダイオード構造をもつものとす
ると、配線形成工程以降のプロセスでチャージアップが
発生した場合に、マイナス電荷に対しては第１の回路素
子のｎ‐ｐのダイオード構造が基板への逃げ道を形成
し、プラス電荷に対しては第２の回路素子のｐ‐ｎのダ
イオード構造が基板への逃げ道を形成する。これによ
り、ゲート電極配線のチャージアップに起因するゲート
絶縁膜への電荷の注入を防止する。
えば、第１の回路素子がｎ‐ｐのダイオード構造を、第
２の回路素子がｐ‐ｎのダイオード構造をもつものとす
ると、配線形成工程以降のプロセスでチャージアップが
発生した場合に、マイナス電荷に対しては第１の回路素
子のｎ‐ｐのダイオード構造が基板への逃げ道を形成
し、プラス電荷に対しては第２の回路素子のｐ‐ｎのダ
イオード構造が基板への逃げ道を形成する。これによ
り、ゲート電極配線のチャージアップに起因するゲート
絶縁膜への電荷の注入を防止する。
【０００９】
【実施例】以下、本発明の実施例について図面を参照し
つつ詳細に説明する。図１は、ＣＣＤリニアセンサなど
の電荷転送部における出力ゲート部に適用された本発明
の一実施例を示す構成図である。図１において、ｎ型半
導体基板１１の表面側には、ｐ型ウェル１２を介してｎ
型のチャネル１３が形成されている。このｎ型のチャネ
ル１３の表面部には、ｎ- 型のトランスファ（ＴＲ）領
域１４が図の左右方向にて一定のピッチで形成され、こ
のトランスファ領域１４，１４間のチャネル領域がスト
レージ（ＳＴ）領域１５となっている。ストレージ領域
１５の上方には１層目のポリシリコンからなる電極１７
が、トランスファ領域１４の上方には２層目のポリシリ
コンからなる電極１６がそれぞれ絶縁膜（図示せず）を
介して形成されている。
つつ詳細に説明する。図１は、ＣＣＤリニアセンサなど
の電荷転送部における出力ゲート部に適用された本発明
の一実施例を示す構成図である。図１において、ｎ型半
導体基板１１の表面側には、ｐ型ウェル１２を介してｎ
型のチャネル１３が形成されている。このｎ型のチャネ
ル１３の表面部には、ｎ- 型のトランスファ（ＴＲ）領
域１４が図の左右方向にて一定のピッチで形成され、こ
のトランスファ領域１４，１４間のチャネル領域がスト
レージ（ＳＴ）領域１５となっている。ストレージ領域
１５の上方には１層目のポリシリコンからなる電極１７
が、トランスファ領域１４の上方には２層目のポリシリ
コンからなる電極１６がそれぞれ絶縁膜（図示せず）を
介して形成されている。
【００１０】この電極配列において、隣り合う電極１
６，１７が対となり、この電極対（１６，１７）に対し
てその配列方向にて交互に２相の転送クロックφ１，φ
２がパッド１８，１９を介して印加される。また、パッ
ド１８‐電極対（１６，１７）間を結ぶ配線Ｌ１１と電
源Ｖｄｄおよびグランド（ＧＮＤ）との間にはダイオー
ドＤ１１およびＤ１２が接続され、パッド１９‐電極対
（１６，１７）間を結ぶ配線Ｌ１２と電源Ｖｄｄおよび
グランドとの間にはダイオードＤ１３およびＤ１４が接
続されている。これらのダイオードＤ１１，Ｄ１２およ
びＤ１３，Ｄ１４は、パッド１８，１９を介して入力さ
れるノイズを吸収するために設けられたものである。
６，１７が対となり、この電極対（１６，１７）に対し
てその配列方向にて交互に２相の転送クロックφ１，φ
２がパッド１８，１９を介して印加される。また、パッ
ド１８‐電極対（１６，１７）間を結ぶ配線Ｌ１１と電
源Ｖｄｄおよびグランド（ＧＮＤ）との間にはダイオー
ドＤ１１およびＤ１２が接続され、パッド１９‐電極対
（１６，１７）間を結ぶ配線Ｌ１２と電源Ｖｄｄおよび
グランドとの間にはダイオードＤ１３およびＤ１４が接
続されている。これらのダイオードＤ１１，Ｄ１２およ
びＤ１３，Ｄ１４は、パッド１８，１９を介して入力さ
れるノイズを吸収するために設けられたものである。
【００１１】電荷転送部の最終段の電極１７に隣接して
２層目のポリシリコンからなるゲート電極２０が形成さ
れており、このゲート電極２０はその下方のｎ- 型のチ
ャネル領域と共に出力ゲート部２１を構成している。出
力ゲート部２１は、電荷転送部の最終段（φ２）から電
荷検出部２２を構成するｎ+ 型のＦＤ（フローティング
・ディフュージョン）２３へ信号電荷を転送する。この
出力ゲート部２１のゲート電極２０には、バイアス回路
２４によって所定の直流電位がＤＣバイアスとして印加
される。このバイアス回路２４は、電源Ｖｄｄ（第１の
電源）とグランド（第２の電源）と間に直列に接続され
たダイオード接続のｎチャネルＭＯＳトランジスタＱ１
１，Ｑ１２と、回路出力端となるノードＮと電源Ｖｄｄ
との間に逆バイアスとなるように接続された保護用ダイ
オードＤ１５とから構成されている。
２層目のポリシリコンからなるゲート電極２０が形成さ
れており、このゲート電極２０はその下方のｎ- 型のチ
ャネル領域と共に出力ゲート部２１を構成している。出
力ゲート部２１は、電荷転送部の最終段（φ２）から電
荷検出部２２を構成するｎ+ 型のＦＤ（フローティング
・ディフュージョン）２３へ信号電荷を転送する。この
出力ゲート部２１のゲート電極２０には、バイアス回路
２４によって所定の直流電位がＤＣバイアスとして印加
される。このバイアス回路２４は、電源Ｖｄｄ（第１の
電源）とグランド（第２の電源）と間に直列に接続され
たダイオード接続のｎチャネルＭＯＳトランジスタＱ１
１，Ｑ１２と、回路出力端となるノードＮと電源Ｖｄｄ
との間に逆バイアスとなるように接続された保護用ダイ
オードＤ１５とから構成されている。
【００１２】図２に、バイアス回路２４の断面構造を示
す。図２において、ｐ型ウェル２５の表面側に形成され
たｎ+ 型拡散領域２６，２７および両領域２６，２７間
のチャネルの上方に配されたゲート電極２８によってｎ
チャネルＭＯＳトランジスタＱ１１が構成され、同様
に、ｎ+ 型拡散領域２９，３０およびゲート電極３１に
よってｎチャネルＭＯＳトランジスタＱ１２が構成され
ている。また、ｎ型ウェル３２の表面側に形成されたｐ
+ 型拡散領域３３およびｎ+ 型拡散領域３４によって保
護用ダイオードＤ１５が構成されている。
す。図２において、ｐ型ウェル２５の表面側に形成され
たｎ+ 型拡散領域２６，２７および両領域２６，２７間
のチャネルの上方に配されたゲート電極２８によってｎ
チャネルＭＯＳトランジスタＱ１１が構成され、同様
に、ｎ+ 型拡散領域２９，３０およびゲート電極３１に
よってｎチャネルＭＯＳトランジスタＱ１２が構成され
ている。また、ｎ型ウェル３２の表面側に形成されたｐ
+ 型拡散領域３３およびｎ+ 型拡散領域３４によって保
護用ダイオードＤ１５が構成されている。
【００１３】そして、ＭＯＳトランジスタＱ１１のｎ+
型拡散領域（ドレイン）２６および保護用ダイオードＤ
１５のｎ+ 型拡散領域（カソード）３４の各々が電源Ｖ
ｄｄに接続され、ＭＯＳトランジスタＱ１１のｎ+ 型拡
散領域（ソース）２７、ＭＯＳトランジスタＱ１２のｎ
+ 型拡散領域（ドレイン）２９および保護用ダイオード
Ｄ１５のｐ+ 型拡散領域（アノード）３３の各々が出力
ゲート部２１のゲート電極２０に接続され、ＭＯＳトラ
ンジスタＱ１２のｎ+ 型拡散領域（ソース）３０が接地
されている。なお、ゲート電極２０の下には、ゲート絶
縁膜３５が配されている。
型拡散領域（ドレイン）２６および保護用ダイオードＤ
１５のｎ+ 型拡散領域（カソード）３４の各々が電源Ｖ
ｄｄに接続され、ＭＯＳトランジスタＱ１１のｎ+ 型拡
散領域（ソース）２７、ＭＯＳトランジスタＱ１２のｎ
+ 型拡散領域（ドレイン）２９および保護用ダイオード
Ｄ１５のｐ+ 型拡散領域（アノード）３３の各々が出力
ゲート部２１のゲート電極２０に接続され、ＭＯＳトラ
ンジスタＱ１２のｎ+ 型拡散領域（ソース）３０が接地
されている。なお、ゲート電極２０の下には、ゲート絶
縁膜３５が配されている。
【００１４】上記の構成において、配線形成工程以降の
プロセス中に、ゲート電極２０の配線Ｌ１２のチャージ
アップが発生すると、その極性がマイナスの場合には、
図２に点線の経路で示すように、ｎチャネルＭＯＳトラ
ンジスタＱ１１，Ｑ１２のｎ‐ｐのダイオード構造の部
分に基板への電荷の逃げ道が形成される一方、その極性
がプラスの場合は、図２に実線の経路で示すように、保
護用ダイオードＤ１５のｐ‐ｎのダイオード構造の部分
に基板への電荷の逃げ道が形成される。このプラスのチ
ャージアップの場合の電荷の逃げ道であるｐ‐ｎのダイ
オード構造は、回路の動作に直接影響を与えることはな
い。
プロセス中に、ゲート電極２０の配線Ｌ１２のチャージ
アップが発生すると、その極性がマイナスの場合には、
図２に点線の経路で示すように、ｎチャネルＭＯＳトラ
ンジスタＱ１１，Ｑ１２のｎ‐ｐのダイオード構造の部
分に基板への電荷の逃げ道が形成される一方、その極性
がプラスの場合は、図２に実線の経路で示すように、保
護用ダイオードＤ１５のｐ‐ｎのダイオード構造の部分
に基板への電荷の逃げ道が形成される。このプラスのチ
ャージアップの場合の電荷の逃げ道であるｐ‐ｎのダイ
オード構造は、回路の動作に直接影響を与えることはな
い。
【００１５】このように、ｎチャネルのみのＭＯＳトラ
ンジスタ（Ｑ１１，Ｑ１２）で構成され、例えばＣＣＤ
リニアセンサの電荷転送部における出力ゲート部２１の
ゲート電極２０にＤＣバイアスを与えるバイアス回路２
４において、ノードＮと電源Ｖｄｄの間に逆バイアスに
なるように保護用ダイオードＤ１５を接続したことによ
り、プロセス中に発生するゲート電極２０の配線Ｌ１２
のチャージアップの極性がマイナスの場合のみならず、
プラスの場合にも保護用ダイオードＤ１５のｐ‐ｎのダ
イオード構造によって電荷の逃げ道を確保できるので、
ゲート絶縁膜３５への電荷の注入を防ぐことができる。
その結果、配線形成工程以降のプロセスで発生するチャ
ージアップに起因するポテンシャルシフトといった特性
のシフトを未然に防止できるので、プロセスがデバイス
に与える特性のばらつき要素を低減することができる。
ンジスタ（Ｑ１１，Ｑ１２）で構成され、例えばＣＣＤ
リニアセンサの電荷転送部における出力ゲート部２１の
ゲート電極２０にＤＣバイアスを与えるバイアス回路２
４において、ノードＮと電源Ｖｄｄの間に逆バイアスに
なるように保護用ダイオードＤ１５を接続したことによ
り、プロセス中に発生するゲート電極２０の配線Ｌ１２
のチャージアップの極性がマイナスの場合のみならず、
プラスの場合にも保護用ダイオードＤ１５のｐ‐ｎのダ
イオード構造によって電荷の逃げ道を確保できるので、
ゲート絶縁膜３５への電荷の注入を防ぐことができる。
その結果、配線形成工程以降のプロセスで発生するチャ
ージアップに起因するポテンシャルシフトといった特性
のシフトを未然に防止できるので、プロセスがデバイス
に与える特性のばらつき要素を低減することができる。
【００１６】図３は、本発明の他の実施例を示す回路図
であり、図中、図１と同等部分には同一符号を付して示
してある。本実施例では、ｎチャネルＭＯＳトランジス
タＱ１１，Ｑ１２が電源Ｖｄｄとグランド間に直列に接
続されてなるバイアス回路２４において、回路出力端で
あるノードＮとグランド側のＭＯＳトランジスタＱ１２
のドレインとの間にｐチャネルＭＯＳトランジスタＱ１
３を接続し、そのゲートを接地した構成となっている。
このｐチャネルＭＯＳトランジスタＱ１３は、先の実施
例における保護用ダイオードＤ１５と同様に、プラスの
チャージアップの場合の電荷を基板に逃がす経路を形成
するために設けられたものである。
であり、図中、図１と同等部分には同一符号を付して示
してある。本実施例では、ｎチャネルＭＯＳトランジス
タＱ１１，Ｑ１２が電源Ｖｄｄとグランド間に直列に接
続されてなるバイアス回路２４において、回路出力端で
あるノードＮとグランド側のＭＯＳトランジスタＱ１２
のドレインとの間にｐチャネルＭＯＳトランジスタＱ１
３を接続し、そのゲートを接地した構成となっている。
このｐチャネルＭＯＳトランジスタＱ１３は、先の実施
例における保護用ダイオードＤ１５と同様に、プラスの
チャージアップの場合の電荷を基板に逃がす経路を形成
するために設けられたものである。
【００１７】図４は、図３のバイアス回路２４における
ｎチャネルＭＯＳトランジスタＱ１１およびｐＭＯＳト
ランジスタＱ１３の断面構造図であり、図中、図２と同
等部分には同一符号を付して示してある。図４におい
て、ｐ型ウェル２５の表面側に形成されたｎ+ 型拡散領
域２６，２７および両領域２６，２７間のチャネルの上
方に配されたゲート電極２８によってｎチャネルＭＯＳ
トランジスタＱ１１が構成され、ｎ型ウェル３６の表面
側に形成されたｐ+ 型拡散領域３７，３８および両領域
３７，３８間のチャネルの上方に配されたゲート電極３
９によってｐチャネルＭＯＳトランジスタＱ１３が構成
されている。
ｎチャネルＭＯＳトランジスタＱ１１およびｐＭＯＳト
ランジスタＱ１３の断面構造図であり、図中、図２と同
等部分には同一符号を付して示してある。図４におい
て、ｐ型ウェル２５の表面側に形成されたｎ+ 型拡散領
域２６，２７および両領域２６，２７間のチャネルの上
方に配されたゲート電極２８によってｎチャネルＭＯＳ
トランジスタＱ１１が構成され、ｎ型ウェル３６の表面
側に形成されたｐ+ 型拡散領域３７，３８および両領域
３７，３８間のチャネルの上方に配されたゲート電極３
９によってｐチャネルＭＯＳトランジスタＱ１３が構成
されている。
【００１８】そして、ｎチャネルＭＯＳトランジスタＱ
１１のｎ+ 型拡散領域（ドレイン）２６が電源Ｖｄｄに
接続され、ｎチャネルＭＯＳトランジスタＱ１１のｎ+
型拡散領域（ソース）２７およびｐチャネルＭＯＳトラ
ンジスタＱ１３のｎ+ 型拡散領域（ソース）３８の各々
が出力ゲート部２１のゲート電極２０に接続され、ｐチ
ャネルＭＯＳトランジスタＱ１３のゲート電極３９が接
地されている。なお、ｎＭＯＳトランジスタＱ１２の断
面構造については、図２の場合と同じであるので、図４
では省略している。
１１のｎ+ 型拡散領域（ドレイン）２６が電源Ｖｄｄに
接続され、ｎチャネルＭＯＳトランジスタＱ１１のｎ+
型拡散領域（ソース）２７およびｐチャネルＭＯＳトラ
ンジスタＱ１３のｎ+ 型拡散領域（ソース）３８の各々
が出力ゲート部２１のゲート電極２０に接続され、ｐチ
ャネルＭＯＳトランジスタＱ１３のゲート電極３９が接
地されている。なお、ｎＭＯＳトランジスタＱ１２の断
面構造については、図２の場合と同じであるので、図４
では省略している。
【００１９】上記の構成において、配線形成工程以降の
プロセス中に、ゲート電極２０の配線Ｌ１２のチャージ
アップが発生すると、その極性がマイナスの場合には、
図４に点線の経路で示すように、ｎチャネルＭＯＳトラ
ンジスタＱ１１のｎ‐ｐのダイオード構造の部分に基板
への電荷の逃げ道が形成される一方、その極性がプラス
の場合は、図４に実線の経路で示すように、ｐチャネル
ＭＯＳトランジスタＱ１３のｐ‐ｎのダイオード構造の
部分に基板への電荷の逃げ道が形成される。このプラス
のチャージアップの場合の電荷の逃げ道であるｐ‐ｎの
ダイオード構造は、回路の動作に直接影響を与えること
はない。
プロセス中に、ゲート電極２０の配線Ｌ１２のチャージ
アップが発生すると、その極性がマイナスの場合には、
図４に点線の経路で示すように、ｎチャネルＭＯＳトラ
ンジスタＱ１１のｎ‐ｐのダイオード構造の部分に基板
への電荷の逃げ道が形成される一方、その極性がプラス
の場合は、図４に実線の経路で示すように、ｐチャネル
ＭＯＳトランジスタＱ１３のｐ‐ｎのダイオード構造の
部分に基板への電荷の逃げ道が形成される。このプラス
のチャージアップの場合の電荷の逃げ道であるｐ‐ｎの
ダイオード構造は、回路の動作に直接影響を与えること
はない。
【００２０】このように、バイアス回路２４のノードＮ
とグランド側のｎチャネルＭＯＳトランジスタＱ１２と
の間にゲートが接地されたｐチャネルＭＯＳトランジス
タＱ１３を接続したことにより、プロセス中に発生する
ゲート電極２０の配線Ｌ１２のチャージアップの極性が
マイナスの場合のみならず、プラスの場合にもｐチャネ
ルＭＯＳトランジスタＱ１３のｐ‐ｎのダイオード構造
によって電荷の逃げ道を確保できるので、ゲート絶縁膜
３５への電荷の注入を防ぐことができる。その結果、配
線形成工程以降のプロセスで発生するチャージアップに
起因するポテンシャルシフトといった特性のシフトを未
然に防止できるので、プロセスがデバイスに与える特性
のばらつき要素を低減することができる。
とグランド側のｎチャネルＭＯＳトランジスタＱ１２と
の間にゲートが接地されたｐチャネルＭＯＳトランジス
タＱ１３を接続したことにより、プロセス中に発生する
ゲート電極２０の配線Ｌ１２のチャージアップの極性が
マイナスの場合のみならず、プラスの場合にもｐチャネ
ルＭＯＳトランジスタＱ１３のｐ‐ｎのダイオード構造
によって電荷の逃げ道を確保できるので、ゲート絶縁膜
３５への電荷の注入を防ぐことができる。その結果、配
線形成工程以降のプロセスで発生するチャージアップに
起因するポテンシャルシフトといった特性のシフトを未
然に防止できるので、プロセスがデバイスに与える特性
のばらつき要素を低減することができる。
【００２１】なお、上記各実施例においては、ＣＣＤリ
ニアセンサなどの電荷転送部における出力ゲート部のゲ
ート電極にＤＣバイアスを与えるバイアス回路に適用し
た場合について説明したが、これに限定されるものでは
なく、例えば図５に示すように、ｎチャネルのみのＭＯ
ＳトランジスタＱ５１，Ｑ５２によって構成され、次段
のＭＯＳＦＥＴ（電界効果トランジスタ）Ｑ５３のゲー
ト電極を駆動するソースフォロワ回路５０など、第１導
電型（本例では、ｎチャネル）のみの回路素子によって
構成され、かつゲート電極を駆動するための駆動回路全
般に適用することが可能である。
ニアセンサなどの電荷転送部における出力ゲート部のゲ
ート電極にＤＣバイアスを与えるバイアス回路に適用し
た場合について説明したが、これに限定されるものでは
なく、例えば図５に示すように、ｎチャネルのみのＭＯ
ＳトランジスタＱ５１，Ｑ５２によって構成され、次段
のＭＯＳＦＥＴ（電界効果トランジスタ）Ｑ５３のゲー
ト電極を駆動するソースフォロワ回路５０など、第１導
電型（本例では、ｎチャネル）のみの回路素子によって
構成され、かつゲート電極を駆動するための駆動回路全
般に適用することが可能である。
【００２２】図６に、このソースフォロワ回路５０に適
用された回路例を示す。図６において、（Ａ）はｎチャ
ネルのみのＭＯＳトランジスタＱ５１，Ｑ５２によって
構成されたソースフォロワ回路５０において、その回路
出力端であるノードＮと電源Ｖｄｄの間にダイオードＤ
５１を逆バイアスとなるように接続した場合の回路例
を、（Ｂ）はノードＮとグランド側のｎチャネルＭＯＳ
トランジスタＱ５２との間に、ゲートが接地されたｐチ
ャネルＭＯＳトランジスタＱ５４を接続した場合の回路
例をそれぞれ示している。
用された回路例を示す。図６において、（Ａ）はｎチャ
ネルのみのＭＯＳトランジスタＱ５１，Ｑ５２によって
構成されたソースフォロワ回路５０において、その回路
出力端であるノードＮと電源Ｖｄｄの間にダイオードＤ
５１を逆バイアスとなるように接続した場合の回路例
を、（Ｂ）はノードＮとグランド側のｎチャネルＭＯＳ
トランジスタＱ５２との間に、ゲートが接地されたｐチ
ャネルＭＯＳトランジスタＱ５４を接続した場合の回路
例をそれぞれ示している。
【００２３】
【発明の効果】以上説明したように、本発明によれば、
回路出力端と基板との間に一方向のダイオード構造のみ
をもつ第１の回路素子によって構成され、その回路出力
端に配線を介して接続される所定のゲート電極を駆動す
るゲート電極の駆動回路において、回路出力端と基板と
の間に第１の回路素子と逆方向のダイオード構造をもつ
第２の回路素子を設けたことにより、例えば、第１の回
路素子がｎ‐ｐのダイオード構造を、第２の回路素子が
ｐ‐ｎのダイオード構造をもつものとすると、配線形成
工程以降のプロセスでチャージアップが発生した場合
に、マイナス電荷に対しては第１の回路素子のｎ‐ｐの
ダイオード構造が基板への逃げ道を形成し、プラス電荷
に対しては第２の回路素子のｐ‐ｎのダイオード構造が
基板への逃げ道を形成するので、ゲート電極配線のチャ
ージアップに起因するゲート絶縁膜への電荷の注入を防
止でき、よってプロセスにより発生する回路の特性のば
らつき範囲を狭めることが可能となる。
回路出力端と基板との間に一方向のダイオード構造のみ
をもつ第１の回路素子によって構成され、その回路出力
端に配線を介して接続される所定のゲート電極を駆動す
るゲート電極の駆動回路において、回路出力端と基板と
の間に第１の回路素子と逆方向のダイオード構造をもつ
第２の回路素子を設けたことにより、例えば、第１の回
路素子がｎ‐ｐのダイオード構造を、第２の回路素子が
ｐ‐ｎのダイオード構造をもつものとすると、配線形成
工程以降のプロセスでチャージアップが発生した場合
に、マイナス電荷に対しては第１の回路素子のｎ‐ｐの
ダイオード構造が基板への逃げ道を形成し、プラス電荷
に対しては第２の回路素子のｐ‐ｎのダイオード構造が
基板への逃げ道を形成するので、ゲート電極配線のチャ
ージアップに起因するゲート絶縁膜への電荷の注入を防
止でき、よってプロセスにより発生する回路の特性のば
らつき範囲を狭めることが可能となる。
【図１】本発明の一実施例を示す構成図である。
【図２】バイアス回路の断面構造図である。
【図３】本発明の他の実施例を示す回路図である。
【図４】図３の要部の断面構造図である。
【図５】ソースフォロワ回路の回路図である。
【図６】本発明の他の適用例を示す回路図である。
【図７】従来例を示す回路図である。
【図８】従来例に係る断面構造図である。
１１ ｎ型半導体基板 １２ ｐ型ウェル １４ トランスファ領域 １５ ストレージ領域 ２０ ゲート電極 ２１ 出力ゲート部 ２２ 電荷検出部 ２４ バイアス回路 ３５ ゲート絶縁膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 1/028 // Ｈ０１Ｌ 29/861
Claims (3)
- 【請求項１】 回路出力端と基板との間に一方向のダイ
オード構造のみをもつ第１の回路素子によって構成さ
れ、その回路出力端に配線を介して接続される所定のゲ
ート電極を駆動する駆動回路であって、 回路出力端と基板との間に前記第１の回路素子と逆方向
のダイオード構造をもつ第２の回路素子を設けたことを
特徴とするゲート電極の駆動回路。 - 【請求項２】 前記第１の回路素子は、第１の電源と第
２の電源との間に直列に接続された第１導電型の第１，
第２のトランジスタであり、 前記第２の回路素子は、回路出力端に逆バイアスとなる
ように接続された保護ダイオードであることを特徴とす
る請求項１記載のゲート電極の駆動回路。 - 【請求項３】 前記第１の回路素子は、第１の電源と第
２の電源との間に直列に接続された第１導電型の第１，
第２のトランジスタであり、 前記第２の回路素子は、回路出力端と前記第１，第２の
トランジスタの一方との間に接続された第２導電型のト
ランジスタであることを特徴とする請求項１記載のゲー
ト電極の駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7121151A JPH08317288A (ja) | 1995-05-19 | 1995-05-19 | ゲート電極の駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7121151A JPH08317288A (ja) | 1995-05-19 | 1995-05-19 | ゲート電極の駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08317288A true JPH08317288A (ja) | 1996-11-29 |
Family
ID=14804116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7121151A Pending JPH08317288A (ja) | 1995-05-19 | 1995-05-19 | ゲート電極の駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08317288A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007324305A (ja) * | 2006-05-31 | 2007-12-13 | Fujifilm Corp | 半導体素子、半導体素子の製造方法 |
| JP2009290171A (ja) * | 2008-06-02 | 2009-12-10 | Epson Imaging Devices Corp | 固体撮像装置 |
| JP2021180258A (ja) * | 2020-05-14 | 2021-11-18 | キヤノン株式会社 | 光電変換装置、撮像システム、移動体 |
-
1995
- 1995-05-19 JP JP7121151A patent/JPH08317288A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007324305A (ja) * | 2006-05-31 | 2007-12-13 | Fujifilm Corp | 半導体素子、半導体素子の製造方法 |
| JP2009290171A (ja) * | 2008-06-02 | 2009-12-10 | Epson Imaging Devices Corp | 固体撮像装置 |
| JP2021180258A (ja) * | 2020-05-14 | 2021-11-18 | キヤノン株式会社 | 光電変換装置、撮像システム、移動体 |
| US12176340B2 (en) | 2020-05-14 | 2024-12-24 | Canon Kabushiki Kaisha | Photoelectric conversion apparatus having semiconductor substrates and protection circuits |
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