JPH0831794B2 - アナログ・デジタル変換方式 - Google Patents
アナログ・デジタル変換方式Info
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- JPH0831794B2 JPH0831794B2 JP1047007A JP4700789A JPH0831794B2 JP H0831794 B2 JPH0831794 B2 JP H0831794B2 JP 1047007 A JP1047007 A JP 1047007A JP 4700789 A JP4700789 A JP 4700789A JP H0831794 B2 JPH0831794 B2 JP H0831794B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、アナログ信号をデジタル信号に変換する
アナログ・デジタル変換方式に関するものである。
アナログ・デジタル変換方式に関するものである。
第９図は、ELECTRONICS LETTERS誌1988年４月14日号
（第24巻、８号）471ページ記載のものであり、従来のA
/Dコンバータの回路ブロックの一つである。
（第24巻、８号）471ページ記載のものであり、従来のA
/Dコンバータの回路ブロックの一つである。
１は電子回路２の電流入力端子である。３はＮチャン
ネルMOSトランジスタであり、そのドレインが電流入力
端子１と結ばれている。またＮチャンネルMOSトランジ
スタ３はゲートとドレインが結ばれており、いわゆるダ
イオード接続されているトランジスタである。Ｎチャン
ネルMOSトランジスタ３のゲートはＮチャンネルMOSトラ
ンジスタ5a及び5bのゲートに接続されており、Ｎチャン
ネルMOSトランジスタ3,5a,5bはカレントミラー回路を形
成している。ＮチャンネルMOSトランジスタ5a,5bのドレ
インはダイオード接続されたＰチャンネルMOSトランジ
スタ12のドレインに結ばれている。さらに、Ｐチャンネ
ルMOSトランジスタ12のゲートはＰチャンネルMOSトラン
ジスタ13及び14のゲートと接続され、トランジスタ12,1
3,14はカレントミラー回路を形成している。20は定電流
（基準値量）を出力する基準電流源であり、ダイオード
接続されたＮチャンネルMOSトランジスタ21に接続され
ている。ＮチャンネルMOSトランジスタ21のゲートは端
子９を介してＮチャンネルMOSトランジスタ10及び11の
ゲートに接続され、トランジスタ21,10,11はカレントミ
ラー回路を形成している。ＮチャンネルMOSトランジス
タ10とＰチャンネルMOSトランジスタ13のドレインは、
電流比較器16に入力している。電流比較器16の出力は、
そのソースがＮチャンネルMOSトランジスタ11のドレイ
ンに、そのドレインがＰチャンネルMOSトランジスタ14
のドレインに各々接続された、ＮチャンネルMOSトラン
ジスタ15のゲートに接続されている。また、電流比較器
16の出力はデジタル出力端子８に、ＰチャンネルMOSト
ランジスタ14のドレインは電流出力端子６に接続されて
いる。
ネルMOSトランジスタであり、そのドレインが電流入力
端子１と結ばれている。またＮチャンネルMOSトランジ
スタ３はゲートとドレインが結ばれており、いわゆるダ
イオード接続されているトランジスタである。Ｎチャン
ネルMOSトランジスタ３のゲートはＮチャンネルMOSトラ
ンジスタ5a及び5bのゲートに接続されており、Ｎチャン
ネルMOSトランジスタ3,5a,5bはカレントミラー回路を形
成している。ＮチャンネルMOSトランジスタ5a,5bのドレ
インはダイオード接続されたＰチャンネルMOSトランジ
スタ12のドレインに結ばれている。さらに、Ｐチャンネ
ルMOSトランジスタ12のゲートはＰチャンネルMOSトラン
ジスタ13及び14のゲートと接続され、トランジスタ12,1
3,14はカレントミラー回路を形成している。20は定電流
（基準値量）を出力する基準電流源であり、ダイオード
接続されたＮチャンネルMOSトランジスタ21に接続され
ている。ＮチャンネルMOSトランジスタ21のゲートは端
子９を介してＮチャンネルMOSトランジスタ10及び11の
ゲートに接続され、トランジスタ21,10,11はカレントミ
ラー回路を形成している。ＮチャンネルMOSトランジス
タ10とＰチャンネルMOSトランジスタ13のドレインは、
電流比較器16に入力している。電流比較器16の出力は、
そのソースがＮチャンネルMOSトランジスタ11のドレイ
ンに、そのドレインがＰチャンネルMOSトランジスタ14
のドレインに各々接続された、ＮチャンネルMOSトラン
ジスタ15のゲートに接続されている。また、電流比較器
16の出力はデジタル出力端子８に、ＰチャンネルMOSト
ランジスタ14のドレインは電流出力端子６に接続されて
いる。
次いで動作について説明する。カレントミラー回路を
形成しているＮチャンネルMOSトランジスタ3,5a,5bが同
一特性を持つとすると、電流入力端子１より入力されト
ランジスタ３のドレインを流れる電流と同じ電流が、ト
ランジスタ5a,5bの各々のドレイン電流となる。すなわ
ち、電流入力端子１より入力された電流（アナログ入力
量）に応じて、ダイオード接続されたＮチャンネルMOS
トランジスタ３のゲート電圧が変化するが、Ｎチャンネ
ルMOSトランジスタ5a,5bのゲートがＮチャンネルMOSト
ランジスタ３のゲートに結ばれているため、各々トラン
ジスタ３のドレインに流れる電流と同じ電流量がトラン
ジスタ5aと5bのドレインにも流れる。従って、ダイオー
ド接続されたＰチャンネルMOSトランジスタ12には入力
電流の２倍の電流が流れる。一方、ＰチャンネルMOSト
ランジスタ13,14もＰチャンネルMOSトランジスタ12とと
もにカレントミラー回路を形成しているので、上記と同
じ原理により、トランジスタ12のドレイン電流と同じ電
流、すなわち入力電流の二倍の電流が、トランジスタ13
及び14のドレインを流れる。また、カレントミラー回路
を形成しているＮチャンネルMOSトランジスタ21,10,11
についても同様に、トランジスタ10,11のドレイン電流
は基準電流源20の出力電流と同じ値となる。
形成しているＮチャンネルMOSトランジスタ3,5a,5bが同
一特性を持つとすると、電流入力端子１より入力されト
ランジスタ３のドレインを流れる電流と同じ電流が、ト
ランジスタ5a,5bの各々のドレイン電流となる。すなわ
ち、電流入力端子１より入力された電流（アナログ入力
量）に応じて、ダイオード接続されたＮチャンネルMOS
トランジスタ３のゲート電圧が変化するが、Ｎチャンネ
ルMOSトランジスタ5a,5bのゲートがＮチャンネルMOSト
ランジスタ３のゲートに結ばれているため、各々トラン
ジスタ３のドレインに流れる電流と同じ電流量がトラン
ジスタ5aと5bのドレインにも流れる。従って、ダイオー
ド接続されたＰチャンネルMOSトランジスタ12には入力
電流の２倍の電流が流れる。一方、ＰチャンネルMOSト
ランジスタ13,14もＰチャンネルMOSトランジスタ12とと
もにカレントミラー回路を形成しているので、上記と同
じ原理により、トランジスタ12のドレイン電流と同じ電
流、すなわち入力電流の二倍の電流が、トランジスタ13
及び14のドレインを流れる。また、カレントミラー回路
を形成しているＮチャンネルMOSトランジスタ21,10,11
についても同様に、トランジスタ10,11のドレイン電流
は基準電流源20の出力電流と同じ値となる。
電流比較器16は、ＰチャンネルMOSトランジスタ13の
ドレイン電流とＮチャンネルMOSトランジスタ10のドレ
イン電流を比較し、比較結果に応じてＮチャンネルMOS
トランジスタ15を開閉する。すなわち、ＰチャンネルMO
Sトランジスタ13のドレイン電流がＮチャンネルMOSトラ
ンジスタ10のドレイン電流より小さい場合、電流比較器
16の出力は低電位レベル（論理値０）となりＮチャンネ
ルMOSトランジスタ15を遮断させ、逆の場合は、電流比
較器16の出力は高電位レベル（論理値１）となりＮチャ
ンネルMOSトランジスタ15を導通させる。これに応じて
前者の場合は、電流出力端子６からＰチャンネルMOSト
ランジスタ14のドレイン電流がそのまま得られ、後者の
場合は、ＰチャンネルMOSトランジスタ14のドレイン電
流からＮチャンネルMOSトランジスタ11のドレイン電流
を引いた電流量が得られる。
ドレイン電流とＮチャンネルMOSトランジスタ10のドレ
イン電流を比較し、比較結果に応じてＮチャンネルMOS
トランジスタ15を開閉する。すなわち、ＰチャンネルMO
Sトランジスタ13のドレイン電流がＮチャンネルMOSトラ
ンジスタ10のドレイン電流より小さい場合、電流比較器
16の出力は低電位レベル（論理値０）となりＮチャンネ
ルMOSトランジスタ15を遮断させ、逆の場合は、電流比
較器16の出力は高電位レベル（論理値１）となりＮチャ
ンネルMOSトランジスタ15を導通させる。これに応じて
前者の場合は、電流出力端子６からＰチャンネルMOSト
ランジスタ14のドレイン電流がそのまま得られ、後者の
場合は、ＰチャンネルMOSトランジスタ14のドレイン電
流からＮチャンネルMOSトランジスタ11のドレイン電流
を引いた電流量が得られる。
以上の動作をまとめると、次のようになる。
Ｂ＝０（2Iin＜Irefの場合） １（2Iin≧Irefの場合） （１） Iout＝2Iin−Ｂ・Iref （２） 但し、Iinは電流入力端子１からの電流流入量、Iref
は基準電流源20の電流値、Ｂはデジタル出力端子８の出
力論理値、Ioutは電流出力端子６の電流流出量である。
また、式（１）の（ ）で囲んだ条件式は、2IinとIref
の比較式となかているが、これはIinとIref/2の比較と
等価である。第10図は式（１），（２）で表される動作
を説明したものである。入力端子１に直線207のような
直線的に増加する電流を入力すると、電流流入量IinがI
ref/2と等しくなるまでは出力論理値Ｂは０であり2Iin
が出力電流として出力される。電流流入量IinがIref/2
と等しくなった瞬間に出力論理値Ｂは１となり出力電流
はIrefから０に変化する。そして、電流流入量IinがIre
f/2を越えIrefまで増加すると出力電流は式（2Iin-Ire
f）に従ってもう一度０からIrefまで増加する。
は基準電流源20の電流値、Ｂはデジタル出力端子８の出
力論理値、Ioutは電流出力端子６の電流流出量である。
また、式（１）の（ ）で囲んだ条件式は、2IinとIref
の比較式となかているが、これはIinとIref/2の比較と
等価である。第10図は式（１），（２）で表される動作
を説明したものである。入力端子１に直線207のような
直線的に増加する電流を入力すると、電流流入量IinがI
ref/2と等しくなるまでは出力論理値Ｂは０であり2Iin
が出力電流として出力される。電流流入量IinがIref/2
と等しくなった瞬間に出力論理値Ｂは１となり出力電流
はIrefから０に変化する。そして、電流流入量IinがIre
f/2を越えIrefまで増加すると出力電流は式（2Iin-Ire
f）に従ってもう一度０からIrefまで増加する。
このような従来の回路を用いた例として、従来のA/D
コンバータの構成例を第11図に示す。第９図は点線で囲
まれた部分は第11図の２に相当し、以下ではビットセル
と呼ぶことにする。Ｎ個の回路ブロックは、電流入力端
子１と電流出力端子６を介して従属接続されている。ま
た、最も入力側に位置する、１番目のビットセル２の電
流入力端子１は、電流源22に接続されている。
コンバータの構成例を第11図に示す。第９図は点線で囲
まれた部分は第11図の２に相当し、以下ではビットセル
と呼ぶことにする。Ｎ個の回路ブロックは、電流入力端
子１と電流出力端子６を介して従属接続されている。ま
た、最も入力側に位置する、１番目のビットセル２の電
流入力端子１は、電流源22に接続されている。
基準電流源20はダイオード接続したＮチャンネルMOS
トランジスタ21のドレインとすべてのビットセル２の端
子９に共通に接続されている。
トランジスタ21のドレインとすべてのビットセル２の端
子９に共通に接続されている。
このA/Dコンバータの動作を以下に述べる。
以下では、 Ik ;k番目のビットセルの入力電流 Bk ;k番目のビットセルのデジタル出力値 Ｉ ；電流源22の電流値 とする。すべてのビットセル２の端子９が共通にダイオ
ード接続されたＮチャンネルMOSトランジスタ21のゲー
トに接続されていることから、すべてのビットセル２の
ＮチャンネルMOSトランジスタ10と11のドレイン電流は
電流源20の出力電流Irefと等しくなる。このことを考慮
する動作は次のようになる。まず、一番目のビットセル
２では2IとIrefが比較される。
ード接続されたＮチャンネルMOSトランジスタ21のゲー
トに接続されていることから、すべてのビットセル２の
ＮチャンネルMOSトランジスタ10と11のドレイン電流は
電流源20の出力電流Irefと等しくなる。このことを考慮
する動作は次のようになる。まず、一番目のビットセル
２では2IとIrefが比較される。
すなわち、ＩとIref/2の比較と等価な比較が行なわれ
る。ここでＩがIref/2より大きい場合B1は１、逆の場合
はB1は０となり、A/D変換の一桁目が決定される。この
とき出力電流は、前者の場合2I、後者の場合2I-Irefと
なる。２番目のビットセルでは、これらの電流が二倍さ
れ、4Iまたは4I-2IrefがIrefと比較される。言い替えれ
ば、ＩとIref/4または3Iref/4との比較と等価な比較が
行なわれ二桁目が決定される。このような、手順によっ
て最上位ビットB1から順次Bkを決めて行くことにより、
A/D変換結果が得られる。以上のような動作を第12図で
説明する。なお、図面のI1,I2,I3,I4はI1,I2,I3,I4にそ
れぞれ相当する。電流源22の電流値Ｉが（207a）のよう
に０からIrefまで直線的に変化したとする。まず１番目
のビットセル２においては、Ｉが０からIref/2まで変化
すると、デジタル出力B1（208a）は０、このビットセル
２の出力電流すなわち２番目のビットセル２の入力電流
I2（207b）は０からIrefまで変化する。次にＩがIref/2
からIrefまで変化するとデジタル出力B1（208a）は１、
I2（207b）は再び０からIrefまで変化する。２番目のビ
ットセル２においては、Ｉ（207a）が０からIrefまで１
回増加する間にI2（207b）が０からIrefまで２回増加す
ることから、B2は（208b）のように０から１の変化を２
回繰り返し、このビットセル２の出力であるI3は（207
c）のように０からIrefまでの直線的な増加を４回繰り
返す。３番目のビットセル２においては、Ｉ（207a）が
０からIrefまで１回変化する間にI3（207c）が０からIr
efまで４回増加することから、B3は（208c）のように０
から１の変化を４回繰り返し、このビットセル２の出力
であるI4は（207c）のように０からIrefまでの直線的な
増加を８回繰り返す。このように、Ｉが０からIrefまで
変化すると、ｋ番目のビットセルの出力Bkは、ｊを０か
ら（2k-1-1）までの任意の整数として、 2j・（Iref/2k）≦Ｉ＜（2j＋１）・（Iref/2k）の場
合、Bk＝０ （３） （2j＋１）・（Iref/22）≦Ｉ＜（2j＋２）・（Iref/
2k）の場合、Bk＝１ （４） となる。このようにしてアナログ量Ｉに比例したデジタ
ル二進数［B1B2・・BN］が得られる。
る。ここでＩがIref/2より大きい場合B1は１、逆の場合
はB1は０となり、A/D変換の一桁目が決定される。この
とき出力電流は、前者の場合2I、後者の場合2I-Irefと
なる。２番目のビットセルでは、これらの電流が二倍さ
れ、4Iまたは4I-2IrefがIrefと比較される。言い替えれ
ば、ＩとIref/4または3Iref/4との比較と等価な比較が
行なわれ二桁目が決定される。このような、手順によっ
て最上位ビットB1から順次Bkを決めて行くことにより、
A/D変換結果が得られる。以上のような動作を第12図で
説明する。なお、図面のI1,I2,I3,I4はI1,I2,I3,I4にそ
れぞれ相当する。電流源22の電流値Ｉが（207a）のよう
に０からIrefまで直線的に変化したとする。まず１番目
のビットセル２においては、Ｉが０からIref/2まで変化
すると、デジタル出力B1（208a）は０、このビットセル
２の出力電流すなわち２番目のビットセル２の入力電流
I2（207b）は０からIrefまで変化する。次にＩがIref/2
からIrefまで変化するとデジタル出力B1（208a）は１、
I2（207b）は再び０からIrefまで変化する。２番目のビ
ットセル２においては、Ｉ（207a）が０からIrefまで１
回増加する間にI2（207b）が０からIrefまで２回増加す
ることから、B2は（208b）のように０から１の変化を２
回繰り返し、このビットセル２の出力であるI3は（207
c）のように０からIrefまでの直線的な増加を４回繰り
返す。３番目のビットセル２においては、Ｉ（207a）が
０からIrefまで１回変化する間にI3（207c）が０からIr
efまで４回増加することから、B3は（208c）のように０
から１の変化を４回繰り返し、このビットセル２の出力
であるI4は（207c）のように０からIrefまでの直線的な
増加を８回繰り返す。このように、Ｉが０からIrefまで
変化すると、ｋ番目のビットセルの出力Bkは、ｊを０か
ら（2k-1-1）までの任意の整数として、 2j・（Iref/2k）≦Ｉ＜（2j＋１）・（Iref/2k）の場
合、Bk＝０ （３） （2j＋１）・（Iref/22）≦Ｉ＜（2j＋２）・（Iref/
2k）の場合、Bk＝１ （４） となる。このようにしてアナログ量Ｉに比例したデジタ
ル二進数［B1B2・・BN］が得られる。
従来のA/Dコンバータは以上のように構成されている
が、カレントミラー回路の応答速度が遅いため、A/Dコ
ンバータ全体の変換速度を損ねていた。例えば、第９図
のＮチャンネルMOSトランジスタ3,5a及び5bよりなるカ
レントミラー回路を考える。このカレントミラー回路の
ゲートにつく寄生容量値をC1、ダイオード接続されたＮ
チャンネルMOSトランジスタ３のドレイン−ソース間の
抵抗値をR5とすると、このカレントミラー回路の応答速
度は時定数C1・R5が大きいほど遅くなる。一方、Ｎチャ
ンネルMOSトランジスタ３のドレイン電流値をI5、ドレ
イン−ソース電圧をVDS5、ＮチャンネルMOSトランジス
タのしきい値電圧をVTHNとすると、 I5＝（β5/2）（VDS5-VTHN）2 （５） となることが広く知られている。ここで、β5はVDS5に
依存しない比例常数である。（５）式より、R5は となる。ここで、ビットセル２に入力する電流I5は、０
からIrefの値をとるので、R5は無限大になることも有り
得る。すなわち、ビットセル２の入力電流が０近傍にお
いて変化するとき、カレントミラー回路の次定数C1・R5
が大きくなり、応答速度を著しく損ねることになる。こ
のように、従来のA/Dコンバータでは、カレントミラー
回路を流れる電流が０近傍になることが有り得るため、
変換速度を著しく損ねていた。
が、カレントミラー回路の応答速度が遅いため、A/Dコ
ンバータ全体の変換速度を損ねていた。例えば、第９図
のＮチャンネルMOSトランジスタ3,5a及び5bよりなるカ
レントミラー回路を考える。このカレントミラー回路の
ゲートにつく寄生容量値をC1、ダイオード接続されたＮ
チャンネルMOSトランジスタ３のドレイン−ソース間の
抵抗値をR5とすると、このカレントミラー回路の応答速
度は時定数C1・R5が大きいほど遅くなる。一方、Ｎチャ
ンネルMOSトランジスタ３のドレイン電流値をI5、ドレ
イン−ソース電圧をVDS5、ＮチャンネルMOSトランジス
タのしきい値電圧をVTHNとすると、 I5＝（β5/2）（VDS5-VTHN）2 （５） となることが広く知られている。ここで、β5はVDS5に
依存しない比例常数である。（５）式より、R5は となる。ここで、ビットセル２に入力する電流I5は、０
からIrefの値をとるので、R5は無限大になることも有り
得る。すなわち、ビットセル２の入力電流が０近傍にお
いて変化するとき、カレントミラー回路の次定数C1・R5
が大きくなり、応答速度を著しく損ねることになる。こ
のように、従来のA/Dコンバータでは、カレントミラー
回路を流れる電流が０近傍になることが有り得るため、
変換速度を著しく損ねていた。
この発明は上記のような問題点を解決するためになさ
れたもので、アナログ／デジタル変換速度の向上を図れ
るアナログ・デジタル変換方式を提供することを目的と
する。
れたもので、アナログ／デジタル変換速度の向上を図れ
るアナログ・デジタル変換方式を提供することを目的と
する。
この第１の発明に係るアナログ・デジタル変換方式に
おいて、各カレントミラー回路にオフセット電流量を供
給するものであって、アナログ出力量生成手段102は、
比較手段101で比較されたアナログ入力電流量が基準値
電流量の２分の１以下の場合、アナログ入力電流量の２
倍値から上記各カレントミラー回路に対するオフセット
電流量を減算した結果をアナログ出力電流量として生成
し、一方、アナログ入力電流量が基準値電流量の２分の
１より大きい場合、アナログ入力電流量の２倍値から基
準値電流量を減算して更に上記各カレントミラー回路に
対するオフセット電流量を減算した結果をアナログ出力
電流量として生成することを特徴とするものである。
おいて、各カレントミラー回路にオフセット電流量を供
給するものであって、アナログ出力量生成手段102は、
比較手段101で比較されたアナログ入力電流量が基準値
電流量の２分の１以下の場合、アナログ入力電流量の２
倍値から上記各カレントミラー回路に対するオフセット
電流量を減算した結果をアナログ出力電流量として生成
し、一方、アナログ入力電流量が基準値電流量の２分の
１より大きい場合、アナログ入力電流量の２倍値から基
準値電流量を減算して更に上記各カレントミラー回路に
対するオフセット電流量を減算した結果をアナログ出力
電流量として生成することを特徴とするものである。
この第２の発明に係るアナログ・デジタル変換方式に
おいて、各カレントミラー回路にオフセット電流量を供
給するものであって、アナログ出力量生成手段502は、
比較手段501で比較されたアナログ入力電流量が基準値
電流量の２分の１以下の場合、基準値電流量からアナロ
グ入力電流量の２倍値を減算して更に上記各カレントミ
ラー回路に対するオフセット電流量の３倍値を加えた結
果をアナログ出力電流量として生成し、一方、アナログ
入力電流量が基準値電流量の２分の１より大きい場合、
基準値電流量の２倍値からアナログ入力電流量の２倍値
を減算して更に上記各カレントミラー回路に対するオフ
セット電流量の３倍値を加えた結果をアナログ出力電流
量として生成することを特徴とするものである。
おいて、各カレントミラー回路にオフセット電流量を供
給するものであって、アナログ出力量生成手段502は、
比較手段501で比較されたアナログ入力電流量が基準値
電流量の２分の１以下の場合、基準値電流量からアナロ
グ入力電流量の２倍値を減算して更に上記各カレントミ
ラー回路に対するオフセット電流量の３倍値を加えた結
果をアナログ出力電流量として生成し、一方、アナログ
入力電流量が基準値電流量の２分の１より大きい場合、
基準値電流量の２倍値からアナログ入力電流量の２倍値
を減算して更に上記各カレントミラー回路に対するオフ
セット電流量の３倍値を加えた結果をアナログ出力電流
量として生成することを特徴とするものである。
この第１の発明は、各カレントミラー回路にオフセッ
ト電流量を供給し、比較手段101で比較されたアナログ
入力電流量が基準値電流量の２分の１以下の場合、アナ
ログ入力電流量の２倍値からオフセット電流量を減算し
た結果をアナログ出力電流量として生成し、一方、アナ
ログ入力電流量が基準値電流量の２分の１より大きい場
合、アナログ入力電流量の２倍値から基準値電流量を減
算して更にオフセット電流量を減算した結果をアナログ
出力電流量として生成する。
ト電流量を供給し、比較手段101で比較されたアナログ
入力電流量が基準値電流量の２分の１以下の場合、アナ
ログ入力電流量の２倍値からオフセット電流量を減算し
た結果をアナログ出力電流量として生成し、一方、アナ
ログ入力電流量が基準値電流量の２分の１より大きい場
合、アナログ入力電流量の２倍値から基準値電流量を減
算して更にオフセット電流量を減算した結果をアナログ
出力電流量として生成する。
この第２の発明は、各カレントミラー回路にオフセッ
ト電流量を供給し、比較手段501で比較されたアナログ
入力電流量が基準値電流量の２分の１以下の場合、基準
値電流量からアナログ入力電流量の２倍値を減算して更
にオフセット電流量の３倍値を加えた結果をアナログ出
力電流量として生成し、一方、アナログ入力電流量が基
準値電流量の２分の１より大きい場合、基準値電流量の
２倍値からアナログ入力電流量の２倍値を減算して更に
オフセット電流量の３倍値を加えた結果をアナログ出力
電流量として生成する。
ト電流量を供給し、比較手段501で比較されたアナログ
入力電流量が基準値電流量の２分の１以下の場合、基準
値電流量からアナログ入力電流量の２倍値を減算して更
にオフセット電流量の３倍値を加えた結果をアナログ出
力電流量として生成し、一方、アナログ入力電流量が基
準値電流量の２分の１より大きい場合、基準値電流量の
２倍値からアナログ入力電流量の２倍値を減算して更に
オフセット電流量の３倍値を加えた結果をアナログ出力
電流量として生成する。
本発明の実施例を第１図によって説明する。１は電子
回路２の電流入力端子である。３はＮチャンネルMOSト
ランジスタであり、そのドレインが電流入力端子１と結
ばれている。またＮチャンネルMOSトランジスタ３のゲ
ートとドレインが結ばれており、このトランジスタ３は
いわゆるダイオード接続されているトランジスタであ
る。ＮチャンネルMOSトランジスタ３のゲートはＮチャ
ンネルMOSトランジスタ5a及び5bのゲートに接続されて
おり、ＮチャンネルMOSトランジスタ3,5a,5bはカレント
ミラー回路を形成している。ＮチャンネルMOSトランジ
スタ5a,5bのドレインはダイオード接続されたＰチャン
ネルMOSトランジスタ12のドレインに結ばれている。さ
らに、ＰチャンネルMOSトランジスタ12のゲートはＰチ
ャンネルMOSトランジスタ13及び14のゲートと接続さ
れ、トランジスタ12,13,14はカレントミラー回路を形成
している。20は定電流を出力する基準電流源であり、ダ
イオード接続されたＮチャンネルMOSトランジスタ21に
接続されている。ＮチャンネルMOSトランジスタ21のゲ
ートは端子９を介してＮチャンネルMOSトランジスタ10
及び11のゲートに接続され、トランジスタ20,10,11はカ
レントミラー回路を形成している。ＮチャンネルMOSト
ランジスタ10とＰチャンネルMOSトランジスタ13のドレ
インは、電流比較器16に入力している。電流比較器16の
出力は、そのソースがＮチャンネルMOSトランジスタ11
のドレインに、そのドレインがＰチャンネルMOSトラン
ジスタ14のドレインに各々接続された、ＮチャンネルMO
Sトランジスタ15のゲートに接続されている。また、電
流比較器16の出力はデジタル出力端子８に、Ｐチャンネ
ルMOSトランジスタ14のドレインは電流出力端子６に接
続されている。
回路２の電流入力端子である。３はＮチャンネルMOSト
ランジスタであり、そのドレインが電流入力端子１と結
ばれている。またＮチャンネルMOSトランジスタ３のゲ
ートとドレインが結ばれており、このトランジスタ３は
いわゆるダイオード接続されているトランジスタであ
る。ＮチャンネルMOSトランジスタ３のゲートはＮチャ
ンネルMOSトランジスタ5a及び5bのゲートに接続されて
おり、ＮチャンネルMOSトランジスタ3,5a,5bはカレント
ミラー回路を形成している。ＮチャンネルMOSトランジ
スタ5a,5bのドレインはダイオード接続されたＰチャン
ネルMOSトランジスタ12のドレインに結ばれている。さ
らに、ＰチャンネルMOSトランジスタ12のゲートはＰチ
ャンネルMOSトランジスタ13及び14のゲートと接続さ
れ、トランジスタ12,13,14はカレントミラー回路を形成
している。20は定電流を出力する基準電流源であり、ダ
イオード接続されたＮチャンネルMOSトランジスタ21に
接続されている。ＮチャンネルMOSトランジスタ21のゲ
ートは端子９を介してＮチャンネルMOSトランジスタ10
及び11のゲートに接続され、トランジスタ20,10,11はカ
レントミラー回路を形成している。ＮチャンネルMOSト
ランジスタ10とＰチャンネルMOSトランジスタ13のドレ
インは、電流比較器16に入力している。電流比較器16の
出力は、そのソースがＮチャンネルMOSトランジスタ11
のドレインに、そのドレインがＰチャンネルMOSトラン
ジスタ14のドレインに各々接続された、ＮチャンネルMO
Sトランジスタ15のゲートに接続されている。また、電
流比較器16の出力はデジタル出力端子８に、Ｐチャンネ
ルMOSトランジスタ14のドレインは電流出力端子６に接
続されている。
30はオフセット電流量を発生するオフセット電流源で
あり、ダイオード接続されたＮチャンネルMOSトランジ
スタ31に接続されている。ＮチャンネルMOSトランジス
タ31のゲートは端子19を介してＮチャンネルMOSトラン
ジスタ17a,17b及びＮチャンネルMOSトランジスタ18のゲ
ートに接続され、トランジスタ31,18,17a,17bはカレン
トミラー回路を形成している。また、ＮチャンネルMOS
トランジスタ17a,17bのドレインとソースはＮチャンネ
ルMOSトランジスタ10のドレインとソースに並列接続さ
れている。また、ＮチャンネルMOSトランジスタ18のド
レインは電流出力端子６に接続され、そのソースは接地
されている。
あり、ダイオード接続されたＮチャンネルMOSトランジ
スタ31に接続されている。ＮチャンネルMOSトランジス
タ31のゲートは端子19を介してＮチャンネルMOSトラン
ジスタ17a,17b及びＮチャンネルMOSトランジスタ18のゲ
ートに接続され、トランジスタ31,18,17a,17bはカレン
トミラー回路を形成している。また、ＮチャンネルMOS
トランジスタ17a,17bのドレインとソースはＮチャンネ
ルMOSトランジスタ10のドレインとソースに並列接続さ
れている。また、ＮチャンネルMOSトランジスタ18のド
レインは電流出力端子６に接続され、そのソースは接地
されている。
アナログ入力電流量と基準値電流量の２分の１との大
小関係を比較してアナログ入力電流量に対応するデジタ
ル信号を出力する比較手段101は、ＮチャンネルMOSトラ
ンジスタ3,5a,5b,10,17a,17b,21,31とＰチャンネルMOS
トランジスタ12,13と電流比較器16とを有する。比較手
段101の比較結果に従ってアナログ出力電流量を生成す
るアナログ出力量生成手段102は、ＮチャンネルMOSトラ
ンジスタ11,15,18,31とＰチャンネルMOSトランジスタ14
とを有する。
小関係を比較してアナログ入力電流量に対応するデジタ
ル信号を出力する比較手段101は、ＮチャンネルMOSトラ
ンジスタ3,5a,5b,10,17a,17b,21,31とＰチャンネルMOS
トランジスタ12,13と電流比較器16とを有する。比較手
段101の比較結果に従ってアナログ出力電流量を生成す
るアナログ出力量生成手段102は、ＮチャンネルMOSトラ
ンジスタ11,15,18,31とＰチャンネルMOSトランジスタ14
とを有する。
次いで動作について説明する。カレントミラー回路を
形成しているＮチャンネルMOSトランジスタ3,5a,5bが同
一特性を持つとすると、電流入力端子１より入力されト
ランジスタ３のドレインを流れる電流と同じ電流が、ト
ランジスタ5a,5bの各々のドレイン電流となる。すなわ
ち、電流入力端子１より入力された電流に応じて、ダイ
オード接続されたＮチャンネルMOSトランジスタ３のゲ
ート電圧が変化するが、ＮチャンネルMOSトランジスタ5
a,5bのゲートがトランジスタ３のゲートに結ばれている
ため、各々トランジスタ３のドレインに流れる電流と同
じ電流量がトランジスタ5aと5bのドレインにも流れる。
従って、ダイオード接続されたＰチャンネルMOSトラン
ジスタ12には入力電流の２倍の電流が流れる。一方、Ｐ
チャンネルMOSトランジスタ13,14もＰチャンネルMOSト
ランジスタ12とともにカレントミラー回路を形成してい
るので、上記と同じ原理により、トランジスタ12のドレ
イン電流と同じ電流、すなわち入力電流の二倍の電流
が、トランジスタ13及び14のドレインを流れる。また、
カレントミラー回路を形成しているＮチャンネルMOSト
ランジスタ21,10,11についても同様に、トランジスタ1
0,11のドレイン電流は基準電流源20の出力電流と同じ値
となる。また、カレントミラー回路を形成しているＮチ
ャンネルMOSトランジスタ31,18,17a,17bによってトラン
ジスタ18,17a,17bの各々のドレイン電流はオフセット電
流源30の出力電流と同じ値となる。
形成しているＮチャンネルMOSトランジスタ3,5a,5bが同
一特性を持つとすると、電流入力端子１より入力されト
ランジスタ３のドレインを流れる電流と同じ電流が、ト
ランジスタ5a,5bの各々のドレイン電流となる。すなわ
ち、電流入力端子１より入力された電流に応じて、ダイ
オード接続されたＮチャンネルMOSトランジスタ３のゲ
ート電圧が変化するが、ＮチャンネルMOSトランジスタ5
a,5bのゲートがトランジスタ３のゲートに結ばれている
ため、各々トランジスタ３のドレインに流れる電流と同
じ電流量がトランジスタ5aと5bのドレインにも流れる。
従って、ダイオード接続されたＰチャンネルMOSトラン
ジスタ12には入力電流の２倍の電流が流れる。一方、Ｐ
チャンネルMOSトランジスタ13,14もＰチャンネルMOSト
ランジスタ12とともにカレントミラー回路を形成してい
るので、上記と同じ原理により、トランジスタ12のドレ
イン電流と同じ電流、すなわち入力電流の二倍の電流
が、トランジスタ13及び14のドレインを流れる。また、
カレントミラー回路を形成しているＮチャンネルMOSト
ランジスタ21,10,11についても同様に、トランジスタ1
0,11のドレイン電流は基準電流源20の出力電流と同じ値
となる。また、カレントミラー回路を形成しているＮチ
ャンネルMOSトランジスタ31,18,17a,17bによってトラン
ジスタ18,17a,17bの各々のドレイン電流はオフセット電
流源30の出力電流と同じ値となる。
電流比較器16は、ＰチャンネルMOSトランジスタ13の
ドレイン電流と、ＮチャンネルMOSトランジスタ10,17a,
17bのドレイン電流の和を比較し、比較結果に応じてＮ
チャンネルMOSトランジスタ15を開閉する。すなわちＮ
チャンネルMOSトランジスタ13のドレイン電流がＮチャ
ンネルMOSトランジスタ10,17a,17bのドレイン電流の和
より小さい場合、電流比較器16の出力は低電位レベル
（論理値０）となりＮチャンネルMOSトランジスタ15を
遮断させ、逆の場合は、電流比較器16の出力は高電位レ
ベル（論理値１）となりトランジスタ15を導通させる。
これに応じて前者の場合は、電流出力端子６からＰチャ
ンネルMOSトランジスタ14のドレイン電流からＮチャン
ネルMOSトランジスタ18のドレイン電流を引いた電流量
が得られ、後者の場合は、ＰチャンネルMOSトランジス
タ14のドレイン電流からＮチャンネルMOSトランジスタ1
1および18のドレイン電流を引いた電流量が得られる。
ドレイン電流と、ＮチャンネルMOSトランジスタ10,17a,
17bのドレイン電流の和を比較し、比較結果に応じてＮ
チャンネルMOSトランジスタ15を開閉する。すなわちＮ
チャンネルMOSトランジスタ13のドレイン電流がＮチャ
ンネルMOSトランジスタ10,17a,17bのドレイン電流の和
より小さい場合、電流比較器16の出力は低電位レベル
（論理値０）となりＮチャンネルMOSトランジスタ15を
遮断させ、逆の場合は、電流比較器16の出力は高電位レ
ベル（論理値１）となりトランジスタ15を導通させる。
これに応じて前者の場合は、電流出力端子６からＰチャ
ンネルMOSトランジスタ14のドレイン電流からＮチャン
ネルMOSトランジスタ18のドレイン電流を引いた電流量
が得られ、後者の場合は、ＰチャンネルMOSトランジス
タ14のドレイン電流からＮチャンネルMOSトランジスタ1
1および18のドレイン電流を引いた電流量が得られる。
以上の動作をまとめると、次のようになる。
Ｂ＝０（2Iin′＜Iref＋2Ioffの場合） １（2Iin′≧Iref＋2Ioffの場合） （７） Iout′＝2Iin′-Ioff-Ｂ・Iref （８） 但し、Iin′は電流入力端子１からの電流流入量、Iref
は基準電流源20の電流値、Ｂはデジタル出力端子８の出
力論理値、IOUT′は電流出力端子６の電流流出量、Ioff
はオフセット電流源30の電流値である。
は基準電流源20の電流値、Ｂはデジタル出力端子８の出
力論理値、IOUT′は電流出力端子６の電流流出量、Ioff
はオフセット電流源30の電流値である。
第３図は式7,8で表される動作を説明したものであ
る。ただしここでは、入力端子１の入力電流量Iin′は
あらかじめ真の入力量Iinにオフセット電流値が加えら
れ、 Iin′＝Iin＋Ioff （９） であったとする。Iinが０からIref/2まで直線的に変化
するとき、201のようにIin′はIoffから（Iref/2＋Iof
f）まで変化する。この範囲では式（７）の条件式より
Ｂ＝０であり、Iout′は従って203のようにIoffから（I
ref＋Ioff）まで変化する。
る。ただしここでは、入力端子１の入力電流量Iin′は
あらかじめ真の入力量Iinにオフセット電流値が加えら
れ、 Iin′＝Iin＋Ioff （９） であったとする。Iinが０からIref/2まで直線的に変化
するとき、201のようにIin′はIoffから（Iref/2＋Iof
f）まで変化する。この範囲では式（７）の条件式より
Ｂ＝０であり、Iout′は従って203のようにIoffから（I
ref＋Ioff）まで変化する。
次に、IinがIref/2からIrefまで変化すると、Iin′は
（Iref/2＋Ioff）から（Iref＋Ioff）まで変化する。こ
の範囲では式（７）の条件式よりＢ＝１であり、Iout′
は式（８）に従って203のようにIoffから（Iref＋Iof
f）の変化をもう１度くりかえす。
（Iref/2＋Ioff）から（Iref＋Ioff）まで変化する。こ
の範囲では式（７）の条件式よりＢ＝１であり、Iout′
は式（８）に従って203のようにIoffから（Iref＋Iof
f）の変化をもう１度くりかえす。
以上の説明でわかるように、（９）式を考慮すると
（７）式は、 Ｂ＝０（2Iin＋2Ioff＜Iref＋2Ioffの場合） １（2Iin＋2Ioff≧Iref＋2Ioffの場合） （10） となり式（10）の（ ）で囲んだ条件式は、IinとIref/
2の比較式と等価になる。また、（８）式は、 Iout′＝（2Iin−Ｂ・Iref）＋Ioff （11） となるが、式（２）で表される真の電流出力量Ioutを用
いると、 Iout′＝Iout＋Ioff （12） となる。このように、入力電流に含まれるオフセット量
と出力電流に含まれるオフセット量を等しくすることに
よって、以下に述べるビットセルの多段接続が可能にな
る。
（７）式は、 Ｂ＝０（2Iin＋2Ioff＜Iref＋2Ioffの場合） １（2Iin＋2Ioff≧Iref＋2Ioffの場合） （10） となり式（10）の（ ）で囲んだ条件式は、IinとIref/
2の比較式と等価になる。また、（８）式は、 Iout′＝（2Iin−Ｂ・Iref）＋Ioff （11） となるが、式（２）で表される真の電流出力量Ioutを用
いると、 Iout′＝Iout＋Ioff （12） となる。このように、入力電流に含まれるオフセット量
と出力電流に含まれるオフセット量を等しくすることに
よって、以下に述べるビットセルの多段接続が可能にな
る。
このような実施例の回路を用いたA/Dコンバータの構
成例を第２図に示す。Ｎ個の回路ブロックは、電流入力
端子１と電流出力端子６を介して従属接続されている。
また、最も入力側に位置する、１番目のビットセル２の
電流入力端子１は、入力電流源22および、オフセット電
流源30と等しい出力量Ioffを持つ電流源32に接続されて
いる。基準電流源20はダイオード接続したＮチャンネル
MOSトランジスタ21のドレインとすべてのビットセル２
の端子９に共通に接続されている。また、オフセット電
流源30はダイオード接続したＮチャンネルMOSトランジ
スタ31のドレインとすべてのビットセル２の端子19に共
通に接続されている。
成例を第２図に示す。Ｎ個の回路ブロックは、電流入力
端子１と電流出力端子６を介して従属接続されている。
また、最も入力側に位置する、１番目のビットセル２の
電流入力端子１は、入力電流源22および、オフセット電
流源30と等しい出力量Ioffを持つ電流源32に接続されて
いる。基準電流源20はダイオード接続したＮチャンネル
MOSトランジスタ21のドレインとすべてのビットセル２
の端子９に共通に接続されている。また、オフセット電
流源30はダイオード接続したＮチャンネルMOSトランジ
スタ31のドレインとすべてのビットセル２の端子19に共
通に接続されている。
このA/Dコンバータの動作を以下に述べる。以下で
は、 Ik′;k番目のビットセルの入力電流 Bk ;k番目のビットセルのデジタル出力値 Ｉ ；電流源22の電流値 とする。全てのビットセルのＮチャンネルMOSトランジ
スタ10,11のドレイン電流およびＮチャンネルMOSトラン
ジスタ17a,17b,18のドレイン電流がおのおの基準電流Ir
efおよびオフセット電流Ioffと等しいこと、また、１番
目のビットセルの入力電流が真の入力電流Ｉとオフセッ
ト電流Ioffの和、すなわち I1′＝Ｉ＋Ioff （13） であることを考慮すると、動作は次のようになる。ま
ず、一番目のビットセルでは２（Ｉ＋Ioff）と（Iref＋
2Ioff）が比較される。すなわち、ＩとIref/2の比較と
等価な比較が行なわれる。ここで、ＩがIref/2より大き
い場合B1は１、逆の場合はB1は０となり、A/D変換の一
桁目が決定される。このとき出力電流は、前者の場合
（2I＋Ioff-Iref）、後者の場合（2I＋Ioff）となる。
２番目のビットセルでは、これらの電流が二倍され、２
（2I＋Ioff）または２（2I＋Ioff-Iref）が（Iref＋2Io
ff）と比較される。この比較は、ＩとIref/4または3Ire
f/4との比較と等価であることが、簡単な演算からわか
る。この比較により二桁目が決定される。以下、同じよ
うな手順によって最上位ビットB1から順次Bkを決めて行
くことにより、A/D変換結果が得られる。
は、 Ik′;k番目のビットセルの入力電流 Bk ;k番目のビットセルのデジタル出力値 Ｉ ；電流源22の電流値 とする。全てのビットセルのＮチャンネルMOSトランジ
スタ10,11のドレイン電流およびＮチャンネルMOSトラン
ジスタ17a,17b,18のドレイン電流がおのおの基準電流Ir
efおよびオフセット電流Ioffと等しいこと、また、１番
目のビットセルの入力電流が真の入力電流Ｉとオフセッ
ト電流Ioffの和、すなわち I1′＝Ｉ＋Ioff （13） であることを考慮すると、動作は次のようになる。ま
ず、一番目のビットセルでは２（Ｉ＋Ioff）と（Iref＋
2Ioff）が比較される。すなわち、ＩとIref/2の比較と
等価な比較が行なわれる。ここで、ＩがIref/2より大き
い場合B1は１、逆の場合はB1は０となり、A/D変換の一
桁目が決定される。このとき出力電流は、前者の場合
（2I＋Ioff-Iref）、後者の場合（2I＋Ioff）となる。
２番目のビットセルでは、これらの電流が二倍され、２
（2I＋Ioff）または２（2I＋Ioff-Iref）が（Iref＋2Io
ff）と比較される。この比較は、ＩとIref/4または3Ire
f/4との比較と等価であることが、簡単な演算からわか
る。この比較により二桁目が決定される。以下、同じよ
うな手順によって最上位ビットB1から順次Bkを決めて行
くことにより、A/D変換結果が得られる。
以上のような動作を第４図で説明する。なお、図面の
I1′，I2′，I3′，I4′はI1′,I2′,I3′,I4′にそれ
ぞれ相当する。電流源22の電流値Ｉが０からIrefまで直
線的に変化し、１番目のビットセル２の入力電流I1′が
（201a）のようにIoffから（Iref＋Ioff）まで変化した
時を考える。まず１番目のビットセル２においては、
I1′がIoffから（Iref/2＋Ioff）まで変化すると、デジ
タル出力B1（202a）は０、このビットセルの出力電流す
なわち２番目のビットセル２の入力電流I2′（201b）は
Ioffから（Iref＋Ioff）まで変化する。次にI1′が（Ir
ef/2＋Ioff）から（Iref＋Ioff）まで変化するとデジタ
ル出力B1（202a）は１、I2′（201b）は再びIoffから
（Iref＋Ioff）まで変化する。２番目のビットセル２に
おいては、I1′（201a）がIoffから（Iref＋Ioff）まで
１回増加する間にI2′（201b）がIoffから（Iref＋Iof
f）まで２回増加することから、B2は（202b）のように
０から１の変化を２回繰り返し、このビットセル２の出
力であるI3′（201c）のようにIoffから（Iref＋Ioff）
までの直線的な増加を４回繰り返す。３番目のビットセ
ル２においては、I1′（201a）がIoffから（Iref＋Iof
f）まで１回変化する間にI3′（201c）がIoffから（Ire
f＋Ioff）まで４回増加することから、B3は（202c）の
ように０から１の変化を４回繰り返し、このビットセル
２の出力であるI4′は（201d）のようにIoffから（Iref
＋Ioff）までの直線的な増加を８回繰り返す。このよう
に、I1′がIoffから（Iref＋Ioff）まで変化すると、ｋ
番目のビットセルの出力Bkは、ｊを０から（2k-1-1）ま
での任意の整数として、 2j・（Iref/2k）＋Ioff≦I1′ ＜（2j＋１）・（Iref/2k）＋Ioffの場合、Bk＝０（1
4） （2j＋１）・（Iref/2k）＋Ioff≦I1′ ＜（2j＋２）・（Iref/2k）＋Ioffの場合、Bk＝１（1
5） となる。このようにしてアナログ量Ｉに比例したデジタ
ル二進数［B1B2・・BN］が得られる。ここで、式（13）
を考慮すると、式（14）および（15）は式（３）および
（４）と全く等しくなる。
I1′，I2′，I3′，I4′はI1′,I2′,I3′,I4′にそれ
ぞれ相当する。電流源22の電流値Ｉが０からIrefまで直
線的に変化し、１番目のビットセル２の入力電流I1′が
（201a）のようにIoffから（Iref＋Ioff）まで変化した
時を考える。まず１番目のビットセル２においては、
I1′がIoffから（Iref/2＋Ioff）まで変化すると、デジ
タル出力B1（202a）は０、このビットセルの出力電流す
なわち２番目のビットセル２の入力電流I2′（201b）は
Ioffから（Iref＋Ioff）まで変化する。次にI1′が（Ir
ef/2＋Ioff）から（Iref＋Ioff）まで変化するとデジタ
ル出力B1（202a）は１、I2′（201b）は再びIoffから
（Iref＋Ioff）まで変化する。２番目のビットセル２に
おいては、I1′（201a）がIoffから（Iref＋Ioff）まで
１回増加する間にI2′（201b）がIoffから（Iref＋Iof
f）まで２回増加することから、B2は（202b）のように
０から１の変化を２回繰り返し、このビットセル２の出
力であるI3′（201c）のようにIoffから（Iref＋Ioff）
までの直線的な増加を４回繰り返す。３番目のビットセ
ル２においては、I1′（201a）がIoffから（Iref＋Iof
f）まで１回変化する間にI3′（201c）がIoffから（Ire
f＋Ioff）まで４回増加することから、B3は（202c）の
ように０から１の変化を４回繰り返し、このビットセル
２の出力であるI4′は（201d）のようにIoffから（Iref
＋Ioff）までの直線的な増加を８回繰り返す。このよう
に、I1′がIoffから（Iref＋Ioff）まで変化すると、ｋ
番目のビットセルの出力Bkは、ｊを０から（2k-1-1）ま
での任意の整数として、 2j・（Iref/2k）＋Ioff≦I1′ ＜（2j＋１）・（Iref/2k）＋Ioffの場合、Bk＝０（1
4） （2j＋１）・（Iref/2k）＋Ioff≦I1′ ＜（2j＋２）・（Iref/2k）＋Ioffの場合、Bk＝１（1
5） となる。このようにしてアナログ量Ｉに比例したデジタ
ル二進数［B1B2・・BN］が得られる。ここで、式（13）
を考慮すると、式（14）および（15）は式（３）および
（４）と全く等しくなる。
すなわち、上記実施例において得られる変換結果は、
従来例と全く変わりないが、第４図から判るようにビッ
トセル２への入力電流は零になることがない。従って、
ＮチャンネルMOSトランジスタ3,5a,5bで形成されるカレ
ントミラー回路やＰチャンネルMOSトランジスタ12,13,1
4で形成されるカレントミラー回路の電流が零になるこ
とがなく、高速な動作が得られる。
従来例と全く変わりないが、第４図から判るようにビッ
トセル２への入力電流は零になることがない。従って、
ＮチャンネルMOSトランジスタ3,5a,5bで形成されるカレ
ントミラー回路やＰチャンネルMOSトランジスタ12,13,1
4で形成されるカレントミラー回路の電流が零になるこ
とがなく、高速な動作が得られる。
本発明の他の実施例を第５図で説明する。１は電子回
路２の電流入力端子である。電流入力端子１はダイオー
ド接続されたＰチャンネルMOSトランジスタ12のドレイ
ンに結ばれている。さらに、ＰチャンネルMOSトランジ
スタ12のゲートはＰチャンネルMOSトランジスタ13a,13b
及び14a,14bのゲートと接続され、トランジスタ12,13a,
13b,14a,14bはカレントミラー回路を形成している。20
は基準電流源であり、ダイオード接続されたＮチャンネ
ルMOSトランジスタ21に接続されている。ＮチャンネルM
OSトランジスタ21のゲートは端子９を介してＮチャンネ
ルMOSトランジスタ10,11a及び11bのゲートに接続され、
トランジスタ21,10,11a,11bはカレントミラー回路を形
成している。30はオフセット電流源であり、ダイオード
接続されたＮチャンネルMOSトランジスタ31に接続され
ている。ＮチャンネルMOSトランジスタ31のゲートは端
子19を介してＮチャンネルMOSトランジスタ17a,17b及び
18a,18b,18cのゲートに接続され、トランジスタ31,17a,
17b,18a,18b,18cはカレントミラー回路を形成してい
る。ＰチャンネルMOSトランジスタ13aとＰチャンネルMO
Sトランジスタ13bとのドレインが接続され、それらのド
レインはさらに電流比較器16の正入力端子に入力してい
る。ＮチャンネルMOSトランジスタ10,17a,17bのドレイ
ンが接続され、それらのドレインは電流比較器16の負入
力端子に入力している。電流比較器16の出力は、そのソ
ースがＮチャンネルMOSトランジスタ11aのドレインに接
続され、そのドレインがＰチャンネルMOSトランジスタ1
4aおよび14bのドレインに共通に接続された、Ｎチャン
ネルMOSトランジスタ15のゲートに接続されている。ま
た、電流比較器16の出力はデジタル出力端子８に、Ｐチ
ャンネルMOSトランジスタ14a,14bのドレインはＮチャン
ネルMOSトランジスタ11b,18a,18b,18cのドレインに接続
され、さらに電流出力端子６に接続されている。
路２の電流入力端子である。電流入力端子１はダイオー
ド接続されたＰチャンネルMOSトランジスタ12のドレイ
ンに結ばれている。さらに、ＰチャンネルMOSトランジ
スタ12のゲートはＰチャンネルMOSトランジスタ13a,13b
及び14a,14bのゲートと接続され、トランジスタ12,13a,
13b,14a,14bはカレントミラー回路を形成している。20
は基準電流源であり、ダイオード接続されたＮチャンネ
ルMOSトランジスタ21に接続されている。ＮチャンネルM
OSトランジスタ21のゲートは端子９を介してＮチャンネ
ルMOSトランジスタ10,11a及び11bのゲートに接続され、
トランジスタ21,10,11a,11bはカレントミラー回路を形
成している。30はオフセット電流源であり、ダイオード
接続されたＮチャンネルMOSトランジスタ31に接続され
ている。ＮチャンネルMOSトランジスタ31のゲートは端
子19を介してＮチャンネルMOSトランジスタ17a,17b及び
18a,18b,18cのゲートに接続され、トランジスタ31,17a,
17b,18a,18b,18cはカレントミラー回路を形成してい
る。ＰチャンネルMOSトランジスタ13aとＰチャンネルMO
Sトランジスタ13bとのドレインが接続され、それらのド
レインはさらに電流比較器16の正入力端子に入力してい
る。ＮチャンネルMOSトランジスタ10,17a,17bのドレイ
ンが接続され、それらのドレインは電流比較器16の負入
力端子に入力している。電流比較器16の出力は、そのソ
ースがＮチャンネルMOSトランジスタ11aのドレインに接
続され、そのドレインがＰチャンネルMOSトランジスタ1
4aおよび14bのドレインに共通に接続された、Ｎチャン
ネルMOSトランジスタ15のゲートに接続されている。ま
た、電流比較器16の出力はデジタル出力端子８に、Ｐチ
ャンネルMOSトランジスタ14a,14bのドレインはＮチャン
ネルMOSトランジスタ11b,18a,18b,18cのドレインに接続
され、さらに電流出力端子６に接続されている。
比較手段501は、ＮチャンネルMOSトランジスタ10,17
a,17b,21,31とＰチャンネルMOSトランジスタ12,13a,13b
と電流比較器16とを有する。アナログ出力量生成手段50
2は、ＮチャンネルMOSトランジスタ11a,11b,15,18a,18
b,18c,31とＰチャンネルMOSトランジスタ14a,14bとを有
する。
a,17b,21,31とＰチャンネルMOSトランジスタ12,13a,13b
と電流比較器16とを有する。アナログ出力量生成手段50
2は、ＮチャンネルMOSトランジスタ11a,11b,15,18a,18
b,18c,31とＰチャンネルMOSトランジスタ14a,14bとを有
する。
次いで動作について説明する。この回路は、従来例お
よび上記第一の実施例と異なり、入力端子１に入力可能
な電流の方向はビットセル２から外部へ流出する方向、
出力端子６に出力可能な電流の方向はビットセル２から
内部へ流入する方向である。従って、入力量および出力
量の符号は、これまでとは逆に、おのおの流出方向およ
び流入方向を正とする。また、表現上は以下でも「入
力」および「出力」と言う言葉を使う。
よび上記第一の実施例と異なり、入力端子１に入力可能
な電流の方向はビットセル２から外部へ流出する方向、
出力端子６に出力可能な電流の方向はビットセル２から
内部へ流入する方向である。従って、入力量および出力
量の符号は、これまでとは逆に、おのおの流出方向およ
び流入方向を正とする。また、表現上は以下でも「入
力」および「出力」と言う言葉を使う。
カレントミラー回路を形成しているＰチャンネルMOS
トランジスタ12,13a,13b,14a,14bが同一形状を持つとす
ると、電流入力端子１より入力されトランジスタ12のド
レインを流れる電流と同じ電流が、トランジスタ13a,13
b,14aおよび14bの各々のドレイン電流となる。すなわ
ち、電流入力端子１より入力された電流に応じて、ダイ
オード接続されたＰチャンネルMOSトランジスタ12のゲ
ート電圧が変化するが、ＰチャンネルMOSトランジスタ1
3a,13b,14aおよび14bのゲートが結ばれているため、各
々のドレインはトランジスタ12に流れる電流と同じ電流
量となる。また、カレントミラー回路を形成しているＮ
チャンネルMOSトランジスタ21,10,11a,11bについても同
様に、トランジスタ10,11aおよび11bのドレイン電流は
基準電流源20の出力電流と同じ値となる。同様に、カレ
ントミラー回路を形成している、ＮチャンネルMOSトラ
ンジスタ31,17a,17b,18a,18b,18cについても同様に、ト
ランジスタ17a,17bおよびトランジスタ18a,18b,18cのド
レイン電流はオフセット電流源30の出力電流と同じ値と
なる。
トランジスタ12,13a,13b,14a,14bが同一形状を持つとす
ると、電流入力端子１より入力されトランジスタ12のド
レインを流れる電流と同じ電流が、トランジスタ13a,13
b,14aおよび14bの各々のドレイン電流となる。すなわ
ち、電流入力端子１より入力された電流に応じて、ダイ
オード接続されたＰチャンネルMOSトランジスタ12のゲ
ート電圧が変化するが、ＰチャンネルMOSトランジスタ1
3a,13b,14aおよび14bのゲートが結ばれているため、各
々のドレインはトランジスタ12に流れる電流と同じ電流
量となる。また、カレントミラー回路を形成しているＮ
チャンネルMOSトランジスタ21,10,11a,11bについても同
様に、トランジスタ10,11aおよび11bのドレイン電流は
基準電流源20の出力電流と同じ値となる。同様に、カレ
ントミラー回路を形成している、ＮチャンネルMOSトラ
ンジスタ31,17a,17b,18a,18b,18cについても同様に、ト
ランジスタ17a,17bおよびトランジスタ18a,18b,18cのド
レイン電流はオフセット電流源30の出力電流と同じ値と
なる。
電流比較器16は、ＰチャンネルMOSトランジスタ13aの
ドレイン電流とＰチャンネルMOSトランジスタ13bのドレ
イン電流の和、すなわち2IinとＮチャンネルMOSトラン
ジスタ10,17a,17bのドレイン電流の和、すなわち（Iref
＋2Ioff）を比較し、比較結果に応じてＮチャンネルMOS
トランジスタ15を開閉する。すなわち、2Iinが（Iref＋
2Ioff）より小さい場合、電流比較器16の出力は低電位
レベル（論理値０）となりトランジスタ15を遮断させ、
逆の場合は、電流比較器16の出力は高電位レベル（論理
値１）となりトランジスタ15を導通させる。これに応じ
て前者の場合は、ＮチャンネルMOSトランジスタ11bとＮ
チャンネルMOSトランジスタ18a,18b,18cとのドレイン電
流の和から、ＰチャンネルMOSトランジスタ14aと14bの
ドレイン電流を引いた電流値、すなわち、（Iref＋3Iof
f-2Iin′）が、後者の場合は、ＮチャンネルMOSトラン
ジスタ11a,11b,18a,18b,18cのドレイン電流の和から、
ＰチャンネルMOSトランジスタ14aと14bのドレイン電流
を引いた電流値、すなわち（2Iref＋3Ioff-2Iin′）
が、電流出力端子６から得られる。
ドレイン電流とＰチャンネルMOSトランジスタ13bのドレ
イン電流の和、すなわち2IinとＮチャンネルMOSトラン
ジスタ10,17a,17bのドレイン電流の和、すなわち（Iref
＋2Ioff）を比較し、比較結果に応じてＮチャンネルMOS
トランジスタ15を開閉する。すなわち、2Iinが（Iref＋
2Ioff）より小さい場合、電流比較器16の出力は低電位
レベル（論理値０）となりトランジスタ15を遮断させ、
逆の場合は、電流比較器16の出力は高電位レベル（論理
値１）となりトランジスタ15を導通させる。これに応じ
て前者の場合は、ＮチャンネルMOSトランジスタ11bとＮ
チャンネルMOSトランジスタ18a,18b,18cとのドレイン電
流の和から、ＰチャンネルMOSトランジスタ14aと14bの
ドレイン電流を引いた電流値、すなわち、（Iref＋3Iof
f-2Iin′）が、後者の場合は、ＮチャンネルMOSトラン
ジスタ11a,11b,18a,18b,18cのドレイン電流の和から、
ＰチャンネルMOSトランジスタ14aと14bのドレイン電流
を引いた電流値、すなわち（2Iref＋3Ioff-2Iin′）
が、電流出力端子６から得られる。
以上の動作をまとめると、次のようになる。
Ｂ＝０（2Iin′＜Iref＋2Ioffの場合） １（2Iin′≧Iref＋2Ioffの場合） （16） Iout′＝Iref＋Ｂ・Iref＋3Ioff-2Iin′ （17） 但し、Iin′は電流入力端子１からの電流流出量、Ire
fは基準電流源20の電流値、Ｂはデジタル出力端子８の
出力論理値、Iout′は電流出力端子６の電流流入量、Io
ffはオフセット電流源30の電流値である。
fは基準電流源20の電流値、Ｂはデジタル出力端子８の
出力論理値、Iout′は電流出力端子６の電流流入量、Io
ffはオフセット電流源30の電流値である。
第６図は式（16），（17）で表される動作を説明した
ものである。ただしここでも、入力端子１の入力電流量
Iin′はあらかじめ真の入力量Iinにオフセット電流値が
加えられ式（９）が成立していたとする。Iinが０からI
ref/2まで直線的に増加するとき、第６図（１）中の204
のようにIin′はIoffから（Iref/2＋Ioff）まで変化す
る。この範囲では式（７）の条件式よりＢ＝０であり、
Iout′は式（17）に従って206のように（Iref＋Ioff）
からIoffまで減少する。次に、IinがIref/2からIrefま
で変化すると、Iin′は（Iref/2＋Ioff）から（Iref＋I
off）まで変化する。この範囲では式（７）の条件式よ
りＢ＝１であり、Iout′は式（17）に従って206のよう
に（Iref＋Ioff）からIoffの減少をもう１度くりかえ
す。第６図（２）に示すように、Iinが（Iref＋Ioff）
から（Iref/2＋Ioff）まで減少するときは、Iout′はIo
ffから（Iref＋Ioff）まで増加し、Ｂ＝１、Iin′が（I
ref/2＋Ioff）からIoffまで減少するときは、Iout′はI
offから（Iref＋Ioff）までもう一度増加し、Ｂ＝０で
ある。
ものである。ただしここでも、入力端子１の入力電流量
Iin′はあらかじめ真の入力量Iinにオフセット電流値が
加えられ式（９）が成立していたとする。Iinが０からI
ref/2まで直線的に増加するとき、第６図（１）中の204
のようにIin′はIoffから（Iref/2＋Ioff）まで変化す
る。この範囲では式（７）の条件式よりＢ＝０であり、
Iout′は式（17）に従って206のように（Iref＋Ioff）
からIoffまで減少する。次に、IinがIref/2からIrefま
で変化すると、Iin′は（Iref/2＋Ioff）から（Iref＋I
off）まで変化する。この範囲では式（７）の条件式よ
りＢ＝１であり、Iout′は式（17）に従って206のよう
に（Iref＋Ioff）からIoffの減少をもう１度くりかえ
す。第６図（２）に示すように、Iinが（Iref＋Ioff）
から（Iref/2＋Ioff）まで減少するときは、Iout′はIo
ffから（Iref＋Ioff）まで増加し、Ｂ＝１、Iin′が（I
ref/2＋Ioff）からIoffまで減少するときは、Iout′はI
offから（Iref＋Ioff）までもう一度増加し、Ｂ＝０で
ある。
以上の説明でわかるように、式（９）を考慮すると式
（16）は、 Ｂ＝０（2Iin＋2Ioff＜Iref＋2Ioffの場合） １（2Iin＋2Ioff≧Iref＋2Ioffの場合） （18） となり式（18）の（ ）で囲んだ条件式は、IinとIref/
2の比較式と等価になる。また、式（17）は、 Iout′＝Iref＋Ｂ・Iref＋Ioff-2Iin （19） となる。
（16）は、 Ｂ＝０（2Iin＋2Ioff＜Iref＋2Ioffの場合） １（2Iin＋2Ioff≧Iref＋2Ioffの場合） （18） となり式（18）の（ ）で囲んだ条件式は、IinとIref/
2の比較式と等価になる。また、式（17）は、 Iout′＝Iref＋Ｂ・Iref＋Ioff-2Iin （19） となる。
このような本発明の第二の実施例を用いた例として、
A/Dコンバータの構成例を第７図に示す。Ｎ個の回路ブ
ロックは、電流入力端子１と電流出力端子６を介して従
属接続されている。また、最も入力側に位置する。１番
目のビットセル２の電流入力端子１は、入力電流源22お
よびオフセット電流源30と等しい出力量Ioffをもつ電流
源32に接続されている。基準電流源20はダイオード接続
したＮチャンネルMOSトランジスタ21のドレインとすべ
てのビットセル２の端子９に共通に接続されている。ま
た、オフセット電流源30はダイオード接続したＮチャン
ネルMOSトランジスタ31のドレインとすべてのビットセ
ル２の端子19に共通に接続されている。各ビットセル２
のデジタル出力端子８のうち、偶数番目のビットセル２
のデジタル出力端子はインバータを介して端子100に、
奇数番目のビットセル２のデジタル出力端子は直接端子
100に結ばれている。端子100は後で述べるようにA/Dコ
ンバータの最終的な変換結果を出力するものである。
A/Dコンバータの構成例を第７図に示す。Ｎ個の回路ブ
ロックは、電流入力端子１と電流出力端子６を介して従
属接続されている。また、最も入力側に位置する。１番
目のビットセル２の電流入力端子１は、入力電流源22お
よびオフセット電流源30と等しい出力量Ioffをもつ電流
源32に接続されている。基準電流源20はダイオード接続
したＮチャンネルMOSトランジスタ21のドレインとすべ
てのビットセル２の端子９に共通に接続されている。ま
た、オフセット電流源30はダイオード接続したＮチャン
ネルMOSトランジスタ31のドレインとすべてのビットセ
ル２の端子19に共通に接続されている。各ビットセル２
のデジタル出力端子８のうち、偶数番目のビットセル２
のデジタル出力端子はインバータを介して端子100に、
奇数番目のビットセル２のデジタル出力端子は直接端子
100に結ばれている。端子100は後で述べるようにA/Dコ
ンバータの最終的な変換結果を出力するものである。
このA/Dコンバータの動作を以下に述べる。以下で
は、 Ik′;k番目のビットセルの入力電流 Bk ;k番目のビットセルのデジタル出力端子８に表われ
るデジタル出力値 Dk ;k番目のビットセルに対応した端子100に表われる
デジタル出力値 Ｉ ；電流源22の電流値 とする。ここで Dk＝Bk （ｋが奇数の場合） ｋ （ｋ奇数の場合） （20） である。全てのビットセル２のＮチャンネルMOSトラン
ジスタ10,11a,11bのドレイン電流およびＮチャンネルMO
Sトランジスタ17a,17b,18a,18b,18cのドレイン電流がお
のおの基準電流Irefおよびオフセット電流Ioffと等しい
こと、また、式（13）のように１番目のビットセル２の
入力電流が真の入力電流Ｉとオフセット電流Ioffの和で
あることを考慮すると、動作は次のようになる。まず、
一番目のビットセル２では２（Ｉ＋Ioff）と（Iref＋2I
off）が比較される。すなわち、ＩとIref/2の比較と等
価な比較が行なわれる。ここで、ＩがIref/2より大きい
場合B1は１、逆の場合はB1は０となる。この値は直接端
子100にA/D変換結果の一桁目D1として出力される。この
とき出力電流は、B1が０の場合（Iref＋Ioff-2I）、B1
が１の場合（2Iref＋Ioff-2I）となる。２番目のビット
セル２では、これらの電流が二倍され、２（Iref＋Ioff
-2I）または２（2Iref＋Ioff-2I）が（Iref＋2Ioff）と
比較される。この比較は、ＩとIref/4または3Iref/4と
の比較と等価であることが、簡単な演算からわかる。こ
の結果はインバータ101によって論理値が反転され、端
子100にA/D変換結果の二桁目D2として出力される。この
ような手順によって最上位ビットD1から順次Dkを決めて
行くことにより、A/D変換結果が得られる。
は、 Ik′;k番目のビットセルの入力電流 Bk ;k番目のビットセルのデジタル出力端子８に表われ
るデジタル出力値 Dk ;k番目のビットセルに対応した端子100に表われる
デジタル出力値 Ｉ ；電流源22の電流値 とする。ここで Dk＝Bk （ｋが奇数の場合） ｋ （ｋ奇数の場合） （20） である。全てのビットセル２のＮチャンネルMOSトラン
ジスタ10,11a,11bのドレイン電流およびＮチャンネルMO
Sトランジスタ17a,17b,18a,18b,18cのドレイン電流がお
のおの基準電流Irefおよびオフセット電流Ioffと等しい
こと、また、式（13）のように１番目のビットセル２の
入力電流が真の入力電流Ｉとオフセット電流Ioffの和で
あることを考慮すると、動作は次のようになる。まず、
一番目のビットセル２では２（Ｉ＋Ioff）と（Iref＋2I
off）が比較される。すなわち、ＩとIref/2の比較と等
価な比較が行なわれる。ここで、ＩがIref/2より大きい
場合B1は１、逆の場合はB1は０となる。この値は直接端
子100にA/D変換結果の一桁目D1として出力される。この
とき出力電流は、B1が０の場合（Iref＋Ioff-2I）、B1
が１の場合（2Iref＋Ioff-2I）となる。２番目のビット
セル２では、これらの電流が二倍され、２（Iref＋Ioff
-2I）または２（2Iref＋Ioff-2I）が（Iref＋2Ioff）と
比較される。この比較は、ＩとIref/4または3Iref/4と
の比較と等価であることが、簡単な演算からわかる。こ
の結果はインバータ101によって論理値が反転され、端
子100にA/D変換結果の二桁目D2として出力される。この
ような手順によって最上位ビットD1から順次Dkを決めて
行くことにより、A/D変換結果が得られる。
以上のような動作を第８図で説明する。電流源22の電
流値Ｉが０からIrefまで直線的に変化し、１番目のビッ
トセル２の入力電流が（204a）のようにIoffから（Ioff
＋Iref）まで変化したとする。まず１番目のビットセル
２においては、I1′がIoffから（Iref/2＋Ioff）まで変
化すると、B1は０でありこれが（205a）のように直接デ
ジタル出力D1として端子100に出力される。また、この
ビットセルの出力電流すなわち２番目のビットセル２の
入力電流I2′（204b）は（Iref＋Ioff）からIoffまで減
少する。次にI1′が（Iref/2＋Ioff）から（Iref＋Iof
f）まで変化するとB1およびD1は１となり、I2′（204
b）は再び（Iref＋Ioff）からIoffまで変化する。２番
目のビットセル２においては、I1′（204a）がIoffから
（Iref＋Ioff）まで１回増加する間にI2（201b）が（Ir
ef＋Ioff）からIoffまで２回減少することから、I2′の
減少ごとにB2は第６図（204′）のように１から０の変
化を２回繰り返す。これがインバータ101を介してデジ
タル出力D2となり第８図（205b）のような２回の０から
１の変化が端子100に現われる。また、このビットセル
２の出力であるI3は第６図（206′）のようにI2′の１
回の減少につきIoffから（Iref＋Ioff）までの直線的な
２回の増加、I1′の１回の増加に対しては、第８図（20
4c）のように４回の増加を繰り返す。３番目のビットセ
ル２においては、I1′（204a）がIoffから（Iref＋Iof
f）まで１回変化する間にI3′（204c）がIoffから（Ire
f＋Ioff）まで４回増加することから、B3は０から１の
変化を４回繰り返し、デジタル出力D3も（205c）のよう
に同じ変化をする。また、このビットセル２の出力であ
るI4′は（204b）のように（Iref＋Ioffから）Ioffまで
の直線的な減少を８回繰り返す。このように、I1′がIo
ffから（Iref＋Ioff）まで変化すると、ｋ番目のビット
セル２の出力Bkより生成されたDkは、ｊを０から（2k-1
-1）までの任意の整数として、 2j・（Iref/2k）＋Ioff≦I1′ ＜（2j＋１）・（Iref/2k）＋Ioffの場合、Dk＝０（2
1） （2j＋１）・（Iref/2k）＋Ioff≦Ｉ ＜（2j＋２）・（Iref/2k）＋Ioffの場合、Dk＝１（2
2） となる。このようにしてアナログ量Ｉに比例したデジタ
ル二進数［D1D2・・DN］が得られる。ここで、式（13）
を考慮すると、式（21）および（22）は式（３）および
（４）と全く等しくなる。すなわち、この実施例におい
て得られる変化結果は、従来例と全く変わりないが、第
８図から判るようにビットセル２への入力電流は零にな
ることがない。従って、ＰチャンネルMOSトランジスタ1
2,13a,13b,14a,14bで形成されるカレントミラー回路の
電流が零になることがなく、高速な動作が得られる。
流値Ｉが０からIrefまで直線的に変化し、１番目のビッ
トセル２の入力電流が（204a）のようにIoffから（Ioff
＋Iref）まで変化したとする。まず１番目のビットセル
２においては、I1′がIoffから（Iref/2＋Ioff）まで変
化すると、B1は０でありこれが（205a）のように直接デ
ジタル出力D1として端子100に出力される。また、この
ビットセルの出力電流すなわち２番目のビットセル２の
入力電流I2′（204b）は（Iref＋Ioff）からIoffまで減
少する。次にI1′が（Iref/2＋Ioff）から（Iref＋Iof
f）まで変化するとB1およびD1は１となり、I2′（204
b）は再び（Iref＋Ioff）からIoffまで変化する。２番
目のビットセル２においては、I1′（204a）がIoffから
（Iref＋Ioff）まで１回増加する間にI2（201b）が（Ir
ef＋Ioff）からIoffまで２回減少することから、I2′の
減少ごとにB2は第６図（204′）のように１から０の変
化を２回繰り返す。これがインバータ101を介してデジ
タル出力D2となり第８図（205b）のような２回の０から
１の変化が端子100に現われる。また、このビットセル
２の出力であるI3は第６図（206′）のようにI2′の１
回の減少につきIoffから（Iref＋Ioff）までの直線的な
２回の増加、I1′の１回の増加に対しては、第８図（20
4c）のように４回の増加を繰り返す。３番目のビットセ
ル２においては、I1′（204a）がIoffから（Iref＋Iof
f）まで１回変化する間にI3′（204c）がIoffから（Ire
f＋Ioff）まで４回増加することから、B3は０から１の
変化を４回繰り返し、デジタル出力D3も（205c）のよう
に同じ変化をする。また、このビットセル２の出力であ
るI4′は（204b）のように（Iref＋Ioffから）Ioffまで
の直線的な減少を８回繰り返す。このように、I1′がIo
ffから（Iref＋Ioff）まで変化すると、ｋ番目のビット
セル２の出力Bkより生成されたDkは、ｊを０から（2k-1
-1）までの任意の整数として、 2j・（Iref/2k）＋Ioff≦I1′ ＜（2j＋１）・（Iref/2k）＋Ioffの場合、Dk＝０（2
1） （2j＋１）・（Iref/2k）＋Ioff≦Ｉ ＜（2j＋２）・（Iref/2k）＋Ioffの場合、Dk＝１（2
2） となる。このようにしてアナログ量Ｉに比例したデジタ
ル二進数［D1D2・・DN］が得られる。ここで、式（13）
を考慮すると、式（21）および（22）は式（３）および
（４）と全く等しくなる。すなわち、この実施例におい
て得られる変化結果は、従来例と全く変わりないが、第
８図から判るようにビットセル２への入力電流は零にな
ることがない。従って、ＰチャンネルMOSトランジスタ1
2,13a,13b,14a,14bで形成されるカレントミラー回路の
電流が零になることがなく、高速な動作が得られる。
以上説明したように、ビットセルの入力電流値および
出力電流値は、真のアナログ電流値にオフセット電流を
加えた値になっており、また、入力オフセット電流値と
出力オフセット電流値とを等しくし、ビットセルの多段
従属接続を可能にしている。また、カレントミラー回路
を流れる電流値はA/Dコンバータへのアナログ入力量に
かわわらず零とならない。
出力電流値は、真のアナログ電流値にオフセット電流を
加えた値になっており、また、入力オフセット電流値と
出力オフセット電流値とを等しくし、ビットセルの多段
従属接続を可能にしている。また、カレントミラー回路
を流れる電流値はA/Dコンバータへのアナログ入力量に
かわわらず零とならない。
なお、以上の実施例は最上位桁から連鎖的にA/D変換
結果ができるA/Dコンバータの構成に、本発明を応用し
たものであるが、ビットセルをパイプライン的に動作さ
せるいわゆるパイプライン型A/Dコンバータに応用して
も高精度化が図られる。
結果ができるA/Dコンバータの構成に、本発明を応用し
たものであるが、ビットセルをパイプライン的に動作さ
せるいわゆるパイプライン型A/Dコンバータに応用して
も高精度化が図られる。
また、カレントミラー回路はダイオード接続されたト
ランジスタと、それと対をなす１個のトランジスタで構
成されていたが、入力電流と出力電流が等しいか、ある
いは、所定の比率を持つ機能回路であればよく、例え
ば、ウィルソン・カレントミラー回路等を用いてもよ
い。
ランジスタと、それと対をなす１個のトランジスタで構
成されていたが、入力電流と出力電流が等しいか、ある
いは、所定の比率を持つ機能回路であればよく、例え
ば、ウィルソン・カレントミラー回路等を用いてもよ
い。
以上のように第１の発明によれば、各カレントミラー
回路にオフセット電流量を供給し、比較手段で比較され
たアナログ入力電流量が基準値電流量の２分の１以下の
場合、アナログ入力電流量の２倍値から上記各カレント
ミラー回路に対するオフセット電流量を減算した結果を
アナログ出力電流量として生成し、一方、アナログ入力
電流量が基準値電流量の２分の１より大きい場合、アナ
ログ入力電流量の２倍値から基準値電流量を減算して更
に上記各カレントミラー回路に対するオフセット電流量
を減算した結果をアナログ出力電流量として生成するよ
うに構成したので、入力電流に含まれるオフセット電流
量と出力電流に含まれるオフセット電流量が等しくな
り、アナログ入力電流量にかかわらず例えばカレントミ
ラー回路の電流が零になることがなく、これによりアナ
ログ／デジタル変換速度の向上を図れるという効果が得
られる。
回路にオフセット電流量を供給し、比較手段で比較され
たアナログ入力電流量が基準値電流量の２分の１以下の
場合、アナログ入力電流量の２倍値から上記各カレント
ミラー回路に対するオフセット電流量を減算した結果を
アナログ出力電流量として生成し、一方、アナログ入力
電流量が基準値電流量の２分の１より大きい場合、アナ
ログ入力電流量の２倍値から基準値電流量を減算して更
に上記各カレントミラー回路に対するオフセット電流量
を減算した結果をアナログ出力電流量として生成するよ
うに構成したので、入力電流に含まれるオフセット電流
量と出力電流に含まれるオフセット電流量が等しくな
り、アナログ入力電流量にかかわらず例えばカレントミ
ラー回路の電流が零になることがなく、これによりアナ
ログ／デジタル変換速度の向上を図れるという効果が得
られる。
第２の発明によれば、各カレントミラー回路にオフセ
ット電流量を供給し、比較手段で比較されたアナログ入
力電流量が基準値電流量の２分１以下の場合、基準値電
流量からアナログ入力電流量の２倍値を減算して更に上
記各カレントミラー回路に対するオフセット電流量の３
倍値を加えた結果をアナログ出力電流量として生成し、
一方、アナログ入力電流量が基準値電流量の２分の１よ
り大きい場合、基準値電流量の２倍値からアナログ入力
電流量の２倍値を減算して更に上記各カレントミラー回
路に対するオフセット電流量の３倍値を加えた結果をア
ナログ出力電流量として生成するように構成したので、
入力電流に含まれるオフセット電流量と出力電流に含ま
れるオフセット電流量が等しくなり、アナログ入力電流
量にかかわらず例えばカレントミラー回路の電流が零に
なることがなく、これによりアナログ／デジタル変換速
度の向上を図れるという効果が得られる。
ット電流量を供給し、比較手段で比較されたアナログ入
力電流量が基準値電流量の２分１以下の場合、基準値電
流量からアナログ入力電流量の２倍値を減算して更に上
記各カレントミラー回路に対するオフセット電流量の３
倍値を加えた結果をアナログ出力電流量として生成し、
一方、アナログ入力電流量が基準値電流量の２分の１よ
り大きい場合、基準値電流量の２倍値からアナログ入力
電流量の２倍値を減算して更に上記各カレントミラー回
路に対するオフセット電流量の３倍値を加えた結果をア
ナログ出力電流量として生成するように構成したので、
入力電流に含まれるオフセット電流量と出力電流に含ま
れるオフセット電流量が等しくなり、アナログ入力電流
量にかかわらず例えばカレントミラー回路の電流が零に
なることがなく、これによりアナログ／デジタル変換速
度の向上を図れるという効果が得られる。
第１図はこの発明の一実施例によるビットセルの回路構
成図、第２図は一実施例によるビットセルの動作説明
図、第３図は一実施例によるアナログ／デジタル変換方
式の構成図、第４図は一実施例によるアナログ／デジタ
ル変換方式の動作説明図、第５図はこの発明の他の実施
例によるビットセルの回路構成図、第６図（１）、
（２）は他の実施例によるビットセルの動作説明図、第
７図は他の実施例によるアナログ／デジタル変換方式の
構成図、第８図は他の実施例によるアナログ／デジタル
変換方式の動作説明図、第９図は従来のビットセルの回
路構成図、第10図は従来のビットセルの動作説明図、第
11図は従来のアナログ／デジタル変換方式によるA/Dコ
ンバータの構成図、第12図は従来のアナログ／デジタル
変換方式によるA/Dコンバータの動作説明図である。 101,501……比較手段、102,502……アナログ出力量生成
手段。
成図、第２図は一実施例によるビットセルの動作説明
図、第３図は一実施例によるアナログ／デジタル変換方
式の構成図、第４図は一実施例によるアナログ／デジタ
ル変換方式の動作説明図、第５図はこの発明の他の実施
例によるビットセルの回路構成図、第６図（１）、
（２）は他の実施例によるビットセルの動作説明図、第
７図は他の実施例によるアナログ／デジタル変換方式の
構成図、第８図は他の実施例によるアナログ／デジタル
変換方式の動作説明図、第９図は従来のビットセルの回
路構成図、第10図は従来のビットセルの動作説明図、第
11図は従来のアナログ／デジタル変換方式によるA/Dコ
ンバータの構成図、第12図は従来のアナログ／デジタル
変換方式によるA/Dコンバータの動作説明図である。 101,501……比較手段、102,502……アナログ出力量生成
手段。
Claims (2)
- 【請求項１】アナログ入力電流量と基準値電流量とを比
較し、この比較結果に基づいてアナログ入力電流量が上
記基準値電流量の２分の１以下の場合には論理値０と
し、アナログ入力電流量が上記基準値電流量の２分の１
より大きい場合には論理値１とするデジタル信号を出力
する比較手段と、 この比較手段の比較結果に従ってアナログ出力電流量を
生成するアナログ出力量生成手段とを有し、上記各手段
は複数のMOSトランジスタからなる各カレントミラー回
路を有するアナログ・デジタル変換方式において、 上記各カレントミラー回路にオフセット電流量を供給す
るものであって、上記アナログ出力量生成手段により、
上記比較手段で比較されたアナログ入力電流量が基準値
電流量の２分の１以下の場合、アナログ入力電流量の２
倍値から上記各カレントミラー回路に対するオフセット
電流量を減算した結果をアナログ出力電流量として生成
し、一方、アナログ入力電流量が基準値電流量の２分の
１より大きい場合、アナログ入力電流量の２倍値から基
準値電流量を減算して更に上記各カレントミラー回路に
対するオフセット電流量を減算した結果をアナログ出力
電流量として生成することを特徴とするアナログ・デジ
タル変換方式。 - 【請求項２】アナログ入力電流量と基準値電流量とを比
較し、この比較結果に基づいてアナログ入力電流量が上
記基準値電流量の２分の１以下の場合には論理値０と
し、アナログ入力電流量が上記基準値電流量の２分の１
より大きい場合には論理値１とするデジタル信号を出力
する比較手段と、 この比較手段の比較結果に従ってアナログ出力電流量を
生成するアナログ出力量生成手段とを有し、上記各手段
は複数のMOSトランジスタからなる各カレントミラー回
路を有するアナログ・デジタル変換方式において、 上記各カレントミラー回路にオフセット電流量を供給す
るものであって、上記アナログ出力量生成手段により、
上記比較手段で比較されたアナログ入力電流量が基準値
電流量の２分の１以下の場合、基準値電流量からアナロ
グ入力電流量の２倍値を減算して更に上記各カレントミ
ラー回路に対するオフセット電流量の３倍値を加えた結
果をアナログ出力電流量として生成し、一方、アナログ
入力電流量が基準値電流量の２分の１より大きい場合、
基準値電流量の２倍値からアナログ入力電流量の２倍値
を減算して更に上記各カレントミラー回路に対するオフ
セット電流量の３倍値を加えた結果をアナログ出力電流
量として生成することを特徴とするアナログ・デジタル
変換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1047007A JPH0831794B2 (ja) | 1989-02-28 | 1989-02-28 | アナログ・デジタル変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1047007A JPH0831794B2 (ja) | 1989-02-28 | 1989-02-28 | アナログ・デジタル変換方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02226816A JPH02226816A (ja) | 1990-09-10 |
| JPH0831794B2 true JPH0831794B2 (ja) | 1996-03-27 |
Family
ID=12763112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1047007A Expired - Fee Related JPH0831794B2 (ja) | 1989-02-28 | 1989-02-28 | アナログ・デジタル変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831794B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1227185B (it) * | 1988-10-19 | 1991-03-21 | Eniricerche Spa | Procedimento per la preparazione di un precursore del biossido di zirconio |
| JPH075208A (ja) * | 1993-06-15 | 1995-01-10 | Nec Corp | 電流減算回路 |
| JP2812169B2 (ja) * | 1993-12-28 | 1998-10-22 | 日本電気株式会社 | Ａ／ｄ変換装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS558051B2 (ja) * | 1974-11-06 | 1980-03-01 | ||
| FR2358785A1 (fr) * | 1976-07-15 | 1978-02-10 | Tektronix Inc | Convertisseur d'analogique en numerique |
| JPS62149256A (ja) * | 1985-09-19 | 1987-07-03 | Seiko Epson Corp | イメ−ジセンサ信号読出回路 |
| JPS62296616A (ja) * | 1986-06-16 | 1987-12-23 | Nec Corp | 電流スイツチ回路 |
-
1989
- 1989-02-28 JP JP1047007A patent/JPH0831794B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02226816A (ja) | 1990-09-10 |
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Legal Events
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|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
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