JPH07200513A - 半導体回路 - Google Patents
半導体回路Info
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- JPH07200513A JPH07200513A JP5352086A JP35208693A JPH07200513A JP H07200513 A JPH07200513 A JP H07200513A JP 5352086 A JP5352086 A JP 5352086A JP 35208693 A JP35208693 A JP 35208693A JP H07200513 A JPH07200513 A JP H07200513A
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- G—PHYSICS
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- G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
- G06N3/00—Computing arrangements based on biological models
- G06N3/02—Neural networks
- G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
- G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
- G06N3/065—Analogue means
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/3568—Multistable circuits
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
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- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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- H03M1/74—Simultaneous conversion
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 本発明は、簡単な回路を用いてアナログや多
値のデータを取り入れて保存することのできる半導体回
路を提供することを目的とする。 【構成】 入力された第１の信号を所定の多値信号から
なる第２の信号に変換して出力する回路であって、前記
第２の信号を該回路に帰還入力せしめるようにしたこと
を特徴とする。また、前記回路は、第１の信号を量子化
された複数の信号からなる信号群に変換する第１の回路
と、前記信号群を前記第２の信号に変換する第２の回路
とから構成されていることを特徴とする。さらにまた、
前記第１の回路または／及び前記第２の回路は、ニュー
ロンＭＯＳトランジスタを１個以上用いて構成されてい
ることを特徴とする。
値のデータを取り入れて保存することのできる半導体回
路を提供することを目的とする。 【構成】 入力された第１の信号を所定の多値信号から
なる第２の信号に変換して出力する回路であって、前記
第２の信号を該回路に帰還入力せしめるようにしたこと
を特徴とする。また、前記回路は、第１の信号を量子化
された複数の信号からなる信号群に変換する第１の回路
と、前記信号群を前記第２の信号に変換する第２の回路
とから構成されていることを特徴とする。さらにまた、
前記第１の回路または／及び前記第２の回路は、ニュー
ロンＭＯＳトランジスタを１個以上用いて構成されてい
ることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は半導体回路に係り、特に
アナログのデータを多値のデータに変換しそれを静的に
保持することのできる高機能半導体集積回路に関する。
アナログのデータを多値のデータに変換しそれを静的に
保持することのできる高機能半導体集積回路に関する。
【０００２】
【従来の技術】ビデオカメラなどの画像信号処理は、従
来イメージセンサで取り入れた莫大なアナログデータを
そのつどデジタルに変換してデイジタルコンピュータに
より処理していた。
来イメージセンサで取り入れた莫大なアナログデータを
そのつどデジタルに変換してデイジタルコンピュータに
より処理していた。
【０００３】この手法では画素数の増大にともない、処
理するべきデータ数が増加し、信号処理を実時間で行う
ことが不可能となる。そこで入力データをアナログもし
くは多値のままハードウエアレベルで完全並列に信号処
理を行う必要があるが、そのためにはセンサから取り込
んだアナログもしくは多値のデータや演算途中のデータ
を一時的に保管する回路が必要となる。
理するべきデータ数が増加し、信号処理を実時間で行う
ことが不可能となる。そこで入力データをアナログもし
くは多値のままハードウエアレベルで完全並列に信号処
理を行う必要があるが、そのためにはセンサから取り込
んだアナログもしくは多値のデータや演算途中のデータ
を一時的に保管する回路が必要となる。
【０００４】しかし、従来このような回路を実現するた
めには数多くの素子を必要とし、また多値の加算を電流
加算で行っているために消費電力が大きくなり、全ての
画素センサの中に組み込んでハードウエアレベルの完全
並列信号処理をすることは困難であった。
めには数多くの素子を必要とし、また多値の加算を電流
加算で行っているために消費電力が大きくなり、全ての
画素センサの中に組み込んでハードウエアレベルの完全
並列信号処理をすることは困難であった。
【０００５】
【発明が解決しようとする課題】そこで本発明の目的
は、簡単な回路を用いてアナログや多値のデータを取り
入れて保存することのできる半導体回路を提供するもの
である。
は、簡単な回路を用いてアナログや多値のデータを取り
入れて保存することのできる半導体回路を提供するもの
である。
【０００６】
【課題を解決するための手段】本発明の半導体回路は、
入力された第１の信号を所定の多値信号からなる第２の
信号に変換して出力する回路であって、前記第２の信号
を該回路に帰還入力せしめるようにしたことを特徴とす
る。
入力された第１の信号を所定の多値信号からなる第２の
信号に変換して出力する回路であって、前記第２の信号
を該回路に帰還入力せしめるようにしたことを特徴とす
る。
【０００７】前記回路は、第１の信号を量子化された複
数の信号からなる信号群に変換する第１の回路と、前記
信号群を前記第２の信号に変換する第２の回路とから構
成されていることを特徴とする。
数の信号からなる信号群に変換する第１の回路と、前記
信号群を前記第２の信号に変換する第２の回路とから構
成されていることを特徴とする。
【０００８】また、前記第１の回路または／及び前記第
２の回路は、基板上に設けられた１導電型の半導体領域
と、この領域内に設けられた反対導電型のソース及びド
レイン領域と、前記ソース及びドレイン領域を隔てる領
域に絶縁膜を介して設けられた電位的にフローティング
状態にあるフローティングゲート電極と、前記フローテ
ィングゲート電極と絶縁膜を介して容量結合する複数の
入力ゲート電極と、を有するニューロンＭＯＳトランジ
スタを１個以上用いて構成されることを特徴とする。
２の回路は、基板上に設けられた１導電型の半導体領域
と、この領域内に設けられた反対導電型のソース及びド
レイン領域と、前記ソース及びドレイン領域を隔てる領
域に絶縁膜を介して設けられた電位的にフローティング
状態にあるフローティングゲート電極と、前記フローテ
ィングゲート電極と絶縁膜を介して容量結合する複数の
入力ゲート電極と、を有するニューロンＭＯＳトランジ
スタを１個以上用いて構成されることを特徴とする。
【０００９】
【作用】入力された第１の信号を所定の多値信号からな
る第２の信号に変換して出力し、この第２の信号を回路
に帰還入力せしめることにより、多値信号のメモリを構
成することが可能となる。
る第２の信号に変換して出力し、この第２の信号を回路
に帰還入力せしめることにより、多値信号のメモリを構
成することが可能となる。
【００１０】例えば、入力された第１の信号を量子化さ
れた複数の信号からなる信号群に変換する第１の回路
と、前記信号群を多値信号からなる第２の信号に変換す
る第２の回路とから構成し、第２の信号を第１の回路の
入力部に帰還させることにより、アナログまたは多値で
入力された第１の信号を所定の多値信号（第２の信号）
に変換してラッチする回路が構成することができる。
れた複数の信号からなる信号群に変換する第１の回路
と、前記信号群を多値信号からなる第２の信号に変換す
る第２の回路とから構成し、第２の信号を第１の回路の
入力部に帰還させることにより、アナログまたは多値で
入力された第１の信号を所定の多値信号（第２の信号）
に変換してラッチする回路が構成することができる。
【００１１】また、第１の回路もしくは第２の回路また
は両者を、ニューロンＭＯＳで構成することにより、素
子数及び消費電力の大幅に削減した回路とすることがで
きる。
は両者を、ニューロンＭＯＳで構成することにより、素
子数及び消費電力の大幅に削減した回路とすることがで
きる。
【００１２】
【実施例】以下に実施例を上げ本発明を詳細に説明する
が、本発明がこれら実施例に限定されるものではないこ
とはいうまでもない。
が、本発明がこれら実施例に限定されるものではないこ
とはいうまでもない。
【００１３】（実施例１）本発明の第１の実施例を、図
１の回路を用いて説明する。
１の回路を用いて説明する。
【００１４】図１において、１１７、１１８、１１９、
１２０はＣＭＯＳインバータ、１０９、１１０、１１
１、１１２はＮＭＯＳトランジスタである。１１３、１
１４、１１５はそれぞれ抵抗値がＲ、Ｒ、Ｒ／２の抵抗
であり、これはチップ上では例えばポリシリコンで作る
ことができる。
１２０はＣＭＯＳインバータ、１０９、１１０、１１
１、１１２はＮＭＯＳトランジスタである。１１３、１
１４、１１５はそれぞれ抵抗値がＲ、Ｒ、Ｒ／２の抵抗
であり、これはチップ上では例えばポリシリコンで作る
ことができる。
【００１５】１１６は演算増幅器であり、入力端子１２
５の電圧と１０６の電圧の差を増幅して出力する回路で
ある。この演算増幅器は通常のＭＯＳトランジスタやバ
イポーラトランジスタを用いて実現できる。演算増幅器
の出力１０７は抵抗１１５を通して入力１２６に帰還入
力されており、他の入力１２５は接地されている。
５の電圧と１０６の電圧の差を増幅して出力する回路で
ある。この演算増幅器は通常のＭＯＳトランジスタやバ
イポーラトランジスタを用いて実現できる。演算増幅器
の出力１０７は抵抗１１５を通して入力１２６に帰還入
力されており、他の入力１２５は接地されている。
【００１６】また、演算増幅器の出力１０７はスイッチ
１０８を通して入力１０１に帰還させることができる。
１０８を通して入力１０１に帰還させることができる。
【００１７】ＮＭＯＳ１０９、１１１はソースが−ＶDD
（例えば−５Ｖ）の電源に接続されており、それぞれゲ
ート電圧（１０３、１０５）とソース電圧（−ＶDD）と
の差が閾値（例えば５Ｖ）を超えるとオンするように設
計されている。また、ＮＭＯＳ１１０、１１２はドレイ
ンが接地されており、それぞれゲート電圧（１０２、１
０４）とソース電圧との差が閾値（例えば５Ｖ）を超え
るとオンするように設計されている。
（例えば−５Ｖ）の電源に接続されており、それぞれゲ
ート電圧（１０３、１０５）とソース電圧（−ＶDD）と
の差が閾値（例えば５Ｖ）を超えるとオンするように設
計されている。また、ＮＭＯＳ１１０、１１２はドレイ
ンが接地されており、それぞれゲート電圧（１０２、１
０４）とソース電圧との差が閾値（例えば５Ｖ）を超え
るとオンするように設計されている。
【００１８】入力１０１に対する出力１０７の関係を図
２（ａ）に示す。ここではインバータ１１７、１１９の
反転閾値をそれぞれＶDD／４（例えば、（５／４）
Ｖ）、３ＶDD／４（例えば（１５／４）Ｖ）に、１１
８、１２０の閾値をＶDD／２に設定しておき、スイッチ
１０８はオフにしてノード１０７と１０１を電気的に遮
断しておく。
２（ａ）に示す。ここではインバータ１１７、１１９の
反転閾値をそれぞれＶDD／４（例えば、（５／４）
Ｖ）、３ＶDD／４（例えば（１５／４）Ｖ）に、１１
８、１２０の閾値をＶDD／２に設定しておき、スイッチ
１０８はオフにしてノード１０７と１０１を電気的に遮
断しておく。
【００１９】トランジスタ１０９，１１０，１１１，１
１２のオン抵抗を、抵抗１１３，１１４，１１５よりも
十分小さくしておくと、トランジスタ１０９と１１０、
１１１と１１２を流れる電流はほぼ等しくなる。
１２のオン抵抗を、抵抗１１３，１１４，１１５よりも
十分小さくしておくと、トランジスタ１０９と１１０、
１１１と１１２を流れる電流はほぼ等しくなる。
【００２０】入力１０１の電圧が０Ｖ〜ＶDD／４の範囲
であれば、ノード１０３、１０５の電圧は０Ｖ、ノード
１０２、１０４の電圧はＶDDとなり、トランジスタ１０
９と１１０、１１１と１１２の電流が等しくなるために
は、ノード１２１、１２２の電圧は０Ｖとなる。この
時、トランジスタ１０９，１１０，１１１，１１２は全
て閾値近くで動作する。
であれば、ノード１０３、１０５の電圧は０Ｖ、ノード
１０２、１０４の電圧はＶDDとなり、トランジスタ１０
９と１１０、１１１と１１２の電流が等しくなるために
は、ノード１２１、１２２の電圧は０Ｖとなる。この
時、トランジスタ１０９，１１０，１１１，１１２は全
て閾値近くで動作する。
【００２１】演算増幅器１１６は電流を抵抗１１３、１
１４、１１５に流して、入力１０６と１２５の電位差を
零に近づけるように動作する。通常演算増幅器は入力イ
ンピーダンスの十分大きいものを用いるので演算増幅器
の入力端子に流れ込む電流は零と仮定され、抵抗１１
３、１１４を通して流れる電流の和と抵抗１１５を通し
て流れる電流は等しいと考えてよい。
１４、１１５に流して、入力１０６と１２５の電位差を
零に近づけるように動作する。通常演算増幅器は入力イ
ンピーダンスの十分大きいものを用いるので演算増幅器
の入力端子に流れ込む電流は零と仮定され、抵抗１１
３、１１４を通して流れる電流の和と抵抗１１５を通し
て流れる電流は等しいと考えてよい。
【００２２】いま、ノード１２１、１２２の電位が０Ｖ
であれば、抵抗１１３、１１４の両端には電位差がな
く、電流は流れないために、抵抗１１５にも電流は流れ
ず、ノード１０７の出力も０Ｖになる。
であれば、抵抗１１３、１１４の両端には電位差がな
く、電流は流れないために、抵抗１１５にも電流は流れ
ず、ノード１０７の出力も０Ｖになる。
【００２３】入力１０１の電圧がＶDD／４〜３ＶDD／４
の範囲であれば、ノード１０３の電圧はＶDD、ノード１
０２の電圧は０Ｖとなり、トランジスタ１０９がオン
し、１１０がオフになるのでノード１２１の電位は−Ｖ
DDに向かって変化する。ＮＭＯＳ１０９、１１１のオン
抵抗を抵抗１１３、１１４、１１５に比べて十分に小さ
く設計しておくと、ノード１２１の電位は−ＶDDにほぼ
一致し、抵抗１１３の両端には−ＶDDの電位差が生じ、
−ＶDD／Ｒの電流が流れる。
の範囲であれば、ノード１０３の電圧はＶDD、ノード１
０２の電圧は０Ｖとなり、トランジスタ１０９がオン
し、１１０がオフになるのでノード１２１の電位は−Ｖ
DDに向かって変化する。ＮＭＯＳ１０９、１１１のオン
抵抗を抵抗１１３、１１４、１１５に比べて十分に小さ
く設計しておくと、ノード１２１の電位は−ＶDDにほぼ
一致し、抵抗１１３の両端には−ＶDDの電位差が生じ、
−ＶDD／Ｒの電流が流れる。
【００２４】ノード１２２の電圧はまだ零なので抵抗１
１４には電流が流れないため、抵抗１１５を流れる電流
は抵抗１１３を流れる電流に一致し−ＶDD／Ｒとなる。
よって、このとき、抵抗１１５の両端には電位差（ＶDD
／Ｒ）x（Ｒ／２）＝ＶDD／２電位差が生じ、出力電圧
１０７はＶDD／２となる。
１４には電流が流れないため、抵抗１１５を流れる電流
は抵抗１１３を流れる電流に一致し−ＶDD／Ｒとなる。
よって、このとき、抵抗１１５の両端には電位差（ＶDD
／Ｒ）x（Ｒ／２）＝ＶDD／２電位差が生じ、出力電圧
１０７はＶDD／２となる。
【００２５】入力１０１の電圧が３ＶDD／４〜ＶDDの範
囲であればトランジスタ１０９、１１１がともにオン
し、１１０、１１２がともにオフになるのでノード１２
１、１２２の電位は−ＶDDに向かって変化する。このと
き、抵抗１１５を流れる電流は抵抗１１３、１１４を流
れる電流の和に一致し−２ＶDD／Ｒとなる。抵抗１１５
の両端には、 （２ＶDD／Ｒ）×（Ｒ／２）＝ＶDD の電位差が生じ、出力電圧１０７はＶDDとなる。
囲であればトランジスタ１０９、１１１がともにオン
し、１１０、１１２がともにオフになるのでノード１２
１、１２２の電位は−ＶDDに向かって変化する。このと
き、抵抗１１５を流れる電流は抵抗１１３、１１４を流
れる電流の和に一致し−２ＶDD／Ｒとなる。抵抗１１５
の両端には、 （２ＶDD／Ｒ）×（Ｒ／２）＝ＶDD の電位差が生じ、出力電圧１０７はＶDDとなる。
【００２６】スイッチ１０８をオンにしたときの回路の
動作点を図２（ｂ）に示す。入力ノード１０１と出力ノ
ード１０７の電圧は等しくなるので、回路の安定動作点
は図２（ａ）の特性と、Ｖin＝Ｖoutの特性との交点と
なる。図２（ｂ）において不安定動作点としてある点は
交点ではあっても回路的には不安定動作となる点であ
る。
動作点を図２（ｂ）に示す。入力ノード１０１と出力ノ
ード１０７の電圧は等しくなるので、回路の安定動作点
は図２（ａ）の特性と、Ｖin＝Ｖoutの特性との交点と
なる。図２（ｂ）において不安定動作点としてある点は
交点ではあっても回路的には不安定動作となる点であ
る。
【００２７】この回路全体の動作について説明すると、
ノード１０１に０〜ＶDD／４の電圧信号が入力されたと
きにはノード１０７には０Ｖが出力され、スイッチ１０
８を閉じることでノード１０１の電位は０Ｖにラッチさ
れ、信号電圧０が保持される。
ノード１０１に０〜ＶDD／４の電圧信号が入力されたと
きにはノード１０７には０Ｖが出力され、スイッチ１０
８を閉じることでノード１０１の電位は０Ｖにラッチさ
れ、信号電圧０が保持される。
【００２８】ノード１０１にＶDD／４〜３ＶDD／４の電
圧信号が入力されたときにはノード１０７にはＶDD／２
が出力され、スイッチ１０８を閉じることでノード１０
１の電位はＶDD／２にラッチされ、信号電圧ＶDD／２が
保持される。
圧信号が入力されたときにはノード１０７にはＶDD／２
が出力され、スイッチ１０８を閉じることでノード１０
１の電位はＶDD／２にラッチされ、信号電圧ＶDD／２が
保持される。
【００２９】また、ノード１０１に３ＶDD／４〜ＶDDの
電圧信号が入力されたときにはノード１０７にはＶDDが
出力され、スイッチ１０８を閉じることでノード１０１
の電位はＶDDにラッチされ、信号電圧ＶDDが保持され
る。
電圧信号が入力されたときにはノード１０７にはＶDDが
出力され、スイッチ１０８を閉じることでノード１０１
の電位はＶDDにラッチされ、信号電圧ＶDDが保持され
る。
【００３０】このようにアナログもしくは多値で入力さ
れた入力信号を所定の多値の信号に変換してラッチする
回路となる。
れた入力信号を所定の多値の信号に変換してラッチする
回路となる。
【００３１】スイッチ１０８はＮＭＯＳまたはＰＭＯＳ
トランジスタで実現できるが、このときは例えばブート
ストラップ回路の手法を導入し、ゲート電圧をＮＭＯＳ
の場合には十分に高く、ＰＭＯＳの場合には低くして、
出力電圧が大きくもしくは小さくなったときのトランジ
スタのカットオフを防止してもよい。また、図３に示す
ＣＭＯＳスイッチを用いたほうがスイッチの両端での電
圧が等しくなりより安定した回路動作が得られる。
トランジスタで実現できるが、このときは例えばブート
ストラップ回路の手法を導入し、ゲート電圧をＮＭＯＳ
の場合には十分に高く、ＰＭＯＳの場合には低くして、
出力電圧が大きくもしくは小さくなったときのトランジ
スタのカットオフを防止してもよい。また、図３に示す
ＣＭＯＳスイッチを用いたほうがスイッチの両端での電
圧が等しくなりより安定した回路動作が得られる。
【００３２】図１において、抵抗１１３、１１４、１１
５の値は適宜変化させてもよく、１２３、１２４と同様
の回路をさらにノード１０１と１０６の間に付加するこ
とで、ラッチできる多値の数を増やすことができる。
５の値は適宜変化させてもよく、１２３、１２４と同様
の回路をさらにノード１０１と１０６の間に付加するこ
とで、ラッチできる多値の数を増やすことができる。
【００３３】また、電圧ＶDDも適宜所望の値を用いてよ
く、インバータ１１７、１１８、１１９、１２０の反転
閾値やＮＭＯＳ１０９、１１０、１１１、１１２の閾値
も任意の値に設定してもよいことは言うまでもない。
く、インバータ１１７、１１８、１１９、１２０の反転
閾値やＮＭＯＳ１０９、１１０、１１１、１１２の閾値
も任意の値に設定してもよいことは言うまでもない。
【００３４】図４は、入力ノード１０１に入力信号の入
力を制御するためのスイッチを設けた例である。図４に
おいて、入力信号の制御スイッチ１２７はＮＭＯＳ１２
８とＰＭＯＳ１２９からなるＣＭＯＳスイッチである。
これはＮＭＯＳまたはＰＭＯＳのどちらかだけでもよ
い。１３０はインバータであり、ノード１３１はＣＭＯ
Ｓスイッチ１２７のオン・オフを決める入力ノードで、
この場合例えばノード１３１の電圧がＶDDの時にはオ
ン、０の時にはオフとなる。
力を制御するためのスイッチを設けた例である。図４に
おいて、入力信号の制御スイッチ１２７はＮＭＯＳ１２
８とＰＭＯＳ１２９からなるＣＭＯＳスイッチである。
これはＮＭＯＳまたはＰＭＯＳのどちらかだけでもよ
い。１３０はインバータであり、ノード１３１はＣＭＯ
Ｓスイッチ１２７のオン・オフを決める入力ノードで、
この場合例えばノード１３１の電圧がＶDDの時にはオ
ン、０の時にはオフとなる。
【００３５】ＣＭＯＳスイッチ１２７をオンにしてノー
ド１３２にアナログまたは多値の入力信号を入れるとノ
ード１０１に１３２の信号が入力され、それに応じた多
値の電圧がノード１０７に出力される。次にスイッチ１
０８をオンにして帰還を形成した後にスイッチ１２７を
オフにすると、ノード１０７の電圧が静的にノード１０
１に保持されることになる。
ド１３２にアナログまたは多値の入力信号を入れるとノ
ード１０１に１３２の信号が入力され、それに応じた多
値の電圧がノード１０７に出力される。次にスイッチ１
０８をオンにして帰還を形成した後にスイッチ１２７を
オフにすると、ノード１０７の電圧が静的にノード１０
１に保持されることになる。
【００３６】スイッチ１０８はスイッチ１２７がオフに
なってからオンにしてもよい。また演算増幅器のスイッ
チ１０８の代わりに抵抗を用いてもよい。このときはス
イッチ１２７のオン抵抗をスイッチ１０８の代わりに用
いた抵抗よりも十分に小さくすればよい。
なってからオンにしてもよい。また演算増幅器のスイッ
チ１０８の代わりに抵抗を用いてもよい。このときはス
イッチ１２７のオン抵抗をスイッチ１０８の代わりに用
いた抵抗よりも十分に小さくすればよい。
【００３７】（実施例２）本実施例では、ノード１０１
に入力されたアナログまたは多値の信号を重みづけられ
たバイナリの信号群に変換し、それを再び多値に変換す
る回路を説明する。本実施例の回路を図５に示す。
に入力されたアナログまたは多値の信号を重みづけられ
たバイナリの信号群に変換し、それを再び多値に変換す
る回路を説明する。本実施例の回路を図５に示す。
【００３８】ノード２０１に入力した信号は、２０２の
Ａ／Ｄコンバ−タにより重みのついた２ビットの信号に
変換されノード２０３、２０４に出力される。
Ａ／Ｄコンバ−タにより重みのついた２ビットの信号に
変換されノード２０３、２０４に出力される。
【００３９】ノード２０３、２０４の電圧をＶ（２０
３）、Ｖ（２０４）とすると、例えば、ＶINが０〜ＶDD
／６のときにはＶ（２０３）＝０、Ｖ（２０４）＝０；
ＶINがＶDD／６〜ＶDD／２のときにはＶ（２０３）＝
０、Ｖ（２０４）＝ＶDD；ＶINがＶDD／２〜５ＶDD／６
のときにはＶ（２０３）＝ＶDD、Ｖ（２０４）＝０；Ｖ
INが５ＶDD／６〜ＶDDのときにはＶ（２０３）＝ＶDD、
Ｖ（２０４）＝ＶDDになるように設計する。
３）、Ｖ（２０４）とすると、例えば、ＶINが０〜ＶDD
／６のときにはＶ（２０３）＝０、Ｖ（２０４）＝０；
ＶINがＶDD／６〜ＶDD／２のときにはＶ（２０３）＝
０、Ｖ（２０４）＝ＶDD；ＶINがＶDD／２〜５ＶDD／６
のときにはＶ（２０３）＝ＶDD、Ｖ（２０４）＝０；Ｖ
INが５ＶDD／６〜ＶDDのときにはＶ（２０３）＝ＶDD、
Ｖ（２０４）＝ＶDDになるように設計する。
【００４０】Ｖ（２０３）＝Ｖ（２０４）＝０のとき、
抵抗２１１、２１２、２１４には電流は流れずにノード
２１５の電圧は０；Ｖ（２０３）＝０、Ｖ（２０４）＝
ＶDDのとき、抵抗２１２、２１４にはＶDD／２Ｒの電流
が流れ、ノード２１５の電圧は（ＶDD／２Ｒ）x（２Ｒ
／３）＝ＶDD／３；Ｖ（２０３）＝ＶDD、Ｖ（２０４）
＝０のとき、抵抗２１１、２１４にはＶDD／Ｒの電流が
流れ、ノード２１５の電圧は（ＶDD／Ｒ）x（２Ｒ／
３）＝２ＶDD／３；Ｖ（２０３）＝Ｖ（２０４）＝ＶDD
のとき、抵抗２１１にはＶDD／Ｒ、２１２にはＶDD／２
Ｒ、２１４にはＶDD／Ｒ＋ＶDD／２Ｒの電流が流れ、ノ
ード２１５の電圧は（ＶDD／Ｒ＋ＶDD／２Ｒ）x（２Ｒ
／３）＝ＶDDとなる。
抵抗２１１、２１２、２１４には電流は流れずにノード
２１５の電圧は０；Ｖ（２０３）＝０、Ｖ（２０４）＝
ＶDDのとき、抵抗２１２、２１４にはＶDD／２Ｒの電流
が流れ、ノード２１５の電圧は（ＶDD／２Ｒ）x（２Ｒ
／３）＝ＶDD／３；Ｖ（２０３）＝ＶDD、Ｖ（２０４）
＝０のとき、抵抗２１１、２１４にはＶDD／Ｒの電流が
流れ、ノード２１５の電圧は（ＶDD／Ｒ）x（２Ｒ／
３）＝２ＶDD／３；Ｖ（２０３）＝Ｖ（２０４）＝ＶDD
のとき、抵抗２１１にはＶDD／Ｒ、２１２にはＶDD／２
Ｒ、２１４にはＶDD／Ｒ＋ＶDD／２Ｒの電流が流れ、ノ
ード２１５の電圧は（ＶDD／Ｒ＋ＶDD／２Ｒ）x（２Ｒ
／３）＝ＶDDとなる。
【００４１】図６にＶINとＶOUTの関係を示す。今、ス
イッチ２１７をオンにして帰還をかけることによりこの
場合はＶIN＝ＶOUT＝０，ＶDD／３，２ＶDD／３，ＶDD
の４つの安定状態が実現される。
イッチ２１７をオンにして帰還をかけることによりこの
場合はＶIN＝ＶOUT＝０，ＶDD／３，２ＶDD／３，ＶDD
の４つの安定状態が実現される。
【００４２】この場合、Ａ／Ｄコンバータの出力は２ビ
ットであるが適宜必要なビット数にしてもよい。また、
抵抗２１１、２１２の数もＡ／Ｄコンバータの出力ビッ
ト数に応じて増やしてもよい。また抵抗２１４を含みこ
れらの抵抗値を適宜変化してもよいことは言うまでもな
い。
ットであるが適宜必要なビット数にしてもよい。また、
抵抗２１１、２１２の数もＡ／Ｄコンバータの出力ビッ
ト数に応じて増やしてもよい。また抵抗２１４を含みこ
れらの抵抗値を適宜変化してもよいことは言うまでもな
い。
【００４３】（実施例３）本発明の第３の実施例を図
７、８に示す。
７、８に示す。
【００４４】図１の回路と同じ機能を持つ回路を、ニュ
ーロンＭＯＳトランジスタを用いて実現したものが図
７、８に示されている。このようにニューロンＭＯＳト
ランジスタを用いることにより素子数を大幅に減少でき
る。
ーロンＭＯＳトランジスタを用いて実現したものが図
７、８に示されている。このようにニューロンＭＯＳト
ランジスタを用いることにより素子数を大幅に減少でき
る。
【００４５】図７において、３１１はＮチャネルニュー
ロンＭＯＳトランジスタ、３１２はＰチャネルニューロ
ンＭＯＳトランジスタである。ニューロンＭＯＳトラン
ジスタは、脳を構成する神経細胞であるニューロンと同
様の働きをするトランジスタであり、ニューロンコンピ
ュータを実現するために発明された全く新しい概念のＭ
ＯＳ型トランジスタである。（発明者：柴田直、大見忠
弘、特開平３−６６７９号公報）。以下、このトランジ
スタをνＭＯＳと略称する。
ロンＭＯＳトランジスタ、３１２はＰチャネルニューロ
ンＭＯＳトランジスタである。ニューロンＭＯＳトラン
ジスタは、脳を構成する神経細胞であるニューロンと同
様の働きをするトランジスタであり、ニューロンコンピ
ュータを実現するために発明された全く新しい概念のＭ
ＯＳ型トランジスタである。（発明者：柴田直、大見忠
弘、特開平３−６６７９号公報）。以下、このトランジ
スタをνＭＯＳと略称する。
【００４６】このνＭＯＳは、非常に強力な機能を有す
るトランジスタであり、本発明は、このνＭＯＳを基本
素子として用いることで素子が非常に簡略化される。ν
ＭＯＳの構造、及び機能については、別途図１５を用い
て説明する。
るトランジスタであり、本発明は、このνＭＯＳを基本
素子として用いることで素子が非常に簡略化される。ν
ＭＯＳの構造、及び機能については、別途図１５を用い
て説明する。
【００４７】３１１のＮチャネルνＭＯＳ（Ｎ−νＭＯ
Ｓと略す）及び３１２のＰチャネルνＭＯＳ（Ｐ−νＭ
ＯＳと略す）は各々、ソ−スが互いに接続されており、
ニューロンＭＯＳを用いたＣＭＯＳ構成のソースフォロ
ワ回路となっている。これをComplementary νＭＯＳソ
ースフォロワ（略してＣ−νＭＯＳソースフォロワ）と
呼ぶ。３１０はフローティングゲートであり、それぞれ
νＭＯＳ３１１、３１２に共通のゲートとなっている。
Ｓと略す）及び３１２のＰチャネルνＭＯＳ（Ｐ−νＭ
ＯＳと略す）は各々、ソ−スが互いに接続されており、
ニューロンＭＯＳを用いたＣＭＯＳ構成のソースフォロ
ワ回路となっている。これをComplementary νＭＯＳソ
ースフォロワ（略してＣ−νＭＯＳソースフォロワ）と
呼ぶ。３１０はフローティングゲートであり、それぞれ
νＭＯＳ３１１、３１２に共通のゲートとなっている。
【００４８】Ｃ−νＭＯＳソースフォロワ回路はフロー
ティングゲート３１０の電位が上がればそれに追従して
ノード３１３の電位も上がり、３１０の電位が下がれば
３１３の電位も下がる回路である。３０８、３０９はそ
れぞれフローティングゲート３１０と容量結合している
入力であり、Ｃ1、Ｃ2はそれぞれ入力３０８、３０９と
フローティングゲート３１０との間の容量結合係数であ
る。３０２、３０３、３０６、３０７は通常のインバー
タ回路であり、３１４はスイッチである。
ティングゲート３１０の電位が上がればそれに追従して
ノード３１３の電位も上がり、３１０の電位が下がれば
３１３の電位も下がる回路である。３０８、３０９はそ
れぞれフローティングゲート３１０と容量結合している
入力であり、Ｃ1、Ｃ2はそれぞれ入力３０８、３０９と
フローティングゲート３１０との間の容量結合係数であ
る。３０２、３０３、３０６、３０７は通常のインバー
タ回路であり、３１４はスイッチである。
【００４９】図７の回路動作を説明するために、まず最
初にνＭＯＳの構造と動作原理について説明する。図１
５（ａ）は４入力のＮチャネルνＭＯＳトランジスタ
（Ｎ−νＭＯＳ）の断面構造の一例を示したものであ
り、４０１は例えばＰ型のシリコン基板、４０２、４０
３はＮ+拡散層で形成されたソース及びドレイン、４０
４はソース・ドレイン間のチャネル領域４０５上に設け
られたゲート絶縁膜（例えばＳｉＯ2膜）、４０６は電
気的に絶縁され電位的にフローティングの状態にあるフ
ローティングゲート電極、４０７は例えばＳｉＯ2等の
絶縁膜、４０８ａ、４０８ｂ、４０８ｃ、４０８ｄは入
力ゲートで電極である。図１５（ｂ）はνＭＯＳ動作を
解析するためにさらに簡略化した図面である。各入力ゲ
ート電極とフローティングゲート間の容量結合係数を図
のようにＣ1、Ｃ2、Ｃ3、Ｃ4、フローティングゲートと
シリコン基板間の容量結合係数をＣ0とすると、フロー
ティングゲートの電位ΦFは次式で与えられる。
初にνＭＯＳの構造と動作原理について説明する。図１
５（ａ）は４入力のＮチャネルνＭＯＳトランジスタ
（Ｎ−νＭＯＳ）の断面構造の一例を示したものであ
り、４０１は例えばＰ型のシリコン基板、４０２、４０
３はＮ+拡散層で形成されたソース及びドレイン、４０
４はソース・ドレイン間のチャネル領域４０５上に設け
られたゲート絶縁膜（例えばＳｉＯ2膜）、４０６は電
気的に絶縁され電位的にフローティングの状態にあるフ
ローティングゲート電極、４０７は例えばＳｉＯ2等の
絶縁膜、４０８ａ、４０８ｂ、４０８ｃ、４０８ｄは入
力ゲートで電極である。図１５（ｂ）はνＭＯＳ動作を
解析するためにさらに簡略化した図面である。各入力ゲ
ート電極とフローティングゲート間の容量結合係数を図
のようにＣ1、Ｃ2、Ｃ3、Ｃ4、フローティングゲートと
シリコン基板間の容量結合係数をＣ0とすると、フロー
ティングゲートの電位ΦFは次式で与えられる。
【００５０】ΦF＝（１／ＣTOT）（Ｃ1Ｖ1＋Ｃ2Ｖ2＋Ｃ
3Ｖ3＋Ｃ4Ｖ4） 但し、ＣTOT≡Ｃ0＋Ｃ1＋Ｃ2＋Ｃ3＋Ｃ4 Ｖ1、Ｖ2、Ｖ3、Ｖ4は、それぞれ入力ゲート４０８ａ、
４０８ｂ、４０８ｃ、４０８ｄに印加されている電圧で
あり、シリコン基板の電位は０Ｖ、すなわちアースされ
ているとした。
3Ｖ3＋Ｃ4Ｖ4） 但し、ＣTOT≡Ｃ0＋Ｃ1＋Ｃ2＋Ｃ3＋Ｃ4 Ｖ1、Ｖ2、Ｖ3、Ｖ4は、それぞれ入力ゲート４０８ａ、
４０８ｂ、４０８ｃ、４０８ｄに印加されている電圧で
あり、シリコン基板の電位は０Ｖ、すなわちアースされ
ているとした。
【００５１】今、ソース４０２の電位を０Ｖとする。即
ちすべての電極の電位をソース基準として測定した値と
する。そうすれば、図１５に示したνＭＯＳは、フロー
ティングゲート４０６を通常のゲート電極とみなせば通
常のＮチャネルＭＯＳトランジスタと同じであり、その
ゲート電位ΦFがしきい値（ＶTH *）より大となるとソー
ス４０２、ドレイン４０３間の領域４０５に電子のチャ
ネル（Ｎチャネル）が形成され、ソース・ドレイン間が
電気的に接続される。即ち、 （１／ＣTOT）（Ｃ1Ｖ1＋Ｃ2Ｖ2＋Ｃ3Ｖ3＋Ｃ4Ｖ4）＞
ＶTH * の条件が満たされたときνＭＯＳは導通（ＯＮ）するの
である。以上はＮチャネルνＭＯＳトランジスタについ
ての説明であるが、図１５（ａ）において、ソース４０
２、ドレイン４０３及び基板４０１をすべて反対導電型
にしたデバイスも存在する。即ち、基板はＮ型であり、
ソース・ドレインがＰ+拡散層で形成されたνＭＯＳで
あり、これをＰチャネルＭＯＳトランジスタ（Ｐ−νＭ
ＯＳ）と呼ぶ。
ちすべての電極の電位をソース基準として測定した値と
する。そうすれば、図１５に示したνＭＯＳは、フロー
ティングゲート４０６を通常のゲート電極とみなせば通
常のＮチャネルＭＯＳトランジスタと同じであり、その
ゲート電位ΦFがしきい値（ＶTH *）より大となるとソー
ス４０２、ドレイン４０３間の領域４０５に電子のチャ
ネル（Ｎチャネル）が形成され、ソース・ドレイン間が
電気的に接続される。即ち、 （１／ＣTOT）（Ｃ1Ｖ1＋Ｃ2Ｖ2＋Ｃ3Ｖ3＋Ｃ4Ｖ4）＞
ＶTH * の条件が満たされたときνＭＯＳは導通（ＯＮ）するの
である。以上はＮチャネルνＭＯＳトランジスタについ
ての説明であるが、図１５（ａ）において、ソース４０
２、ドレイン４０３及び基板４０１をすべて反対導電型
にしたデバイスも存在する。即ち、基板はＮ型であり、
ソース・ドレインがＰ+拡散層で形成されたνＭＯＳで
あり、これをＰチャネルＭＯＳトランジスタ（Ｐ−νＭ
ＯＳ）と呼ぶ。
【００５２】次に図７のＣ−νＭＯＳソースフォロワ３
１５の動作について説明する。
１５の動作について説明する。
【００５３】νＭＯＳトランジスタ３１１、３１２のフ
ローティングゲートからみた閾値をそれぞれＶTN、ＶTP
とする。
ローティングゲートからみた閾値をそれぞれＶTN、ＶTP
とする。
【００５４】フローティングゲート３１０の電位を
ΦFA、ノード３０８、３０９の電位をそれぞれＶ（３０
８）、Ｖ（３０９）とすると、 となる。
ΦFA、ノード３０８、３０９の電位をそれぞれＶ（３０
８）、Ｖ（３０９）とすると、 となる。
【００５５】今、説明を簡単にするためフローティング
ゲートと基板との容量Ｃ0がＣ0＜＜Ｃ1＋Ｃ2の条件を満
たしており、Ｃ0が無視できると仮定する。即ち、ＣTOT
＝Ｃ1＋Ｃ2 と仮定する。Ｃ0がＣ1＋Ｃ2と同程度の値
をとっても以下の説明は全く同様に成り立つことは言う
までもない。
ゲートと基板との容量Ｃ0がＣ0＜＜Ｃ1＋Ｃ2の条件を満
たしており、Ｃ0が無視できると仮定する。即ち、ＣTOT
＝Ｃ1＋Ｃ2 と仮定する。Ｃ0がＣ1＋Ｃ2と同程度の値
をとっても以下の説明は全く同様に成り立つことは言う
までもない。
【００５６】図７の回路では、例えばＣ1：Ｃ2＝１：
１、Ｎ−νＭＯＳ、Ｐ−νＭＯＳのフローティングゲー
トから見た閾値をそれぞれ−１Ｖ、＋１Ｖと設計されて
いる。これらの値も必要に応じて、その他の値に変更し
ても良いこととは言うまでもない。
１、Ｎ−νＭＯＳ、Ｐ−νＭＯＳのフローティングゲー
トから見た閾値をそれぞれ−１Ｖ、＋１Ｖと設計されて
いる。これらの値も必要に応じて、その他の値に変更し
ても良いこととは言うまでもない。
【００５７】ノード３１３はＮ−νＭＯＳ、Ｐ−νＭＯ
Ｓの両方にとってソースとなり，Ｎ−νＭＯＳ、Ｐ−ν
ＭＯＳを流れる電流は，Ｎ−νＭＯＳ、Ｐ−νＭＯＳと
もに飽和領域で動作しているとすると，それぞれ，ｋ
{Ｖ（３１０）−Ｖ（３１３）−ＶTN}2，ｋ{Ｖ（３１
０）−Ｖ（３１３）−ＶTP}2となる。（ｋ：定数，
ＶTN：Ｎ−νＭＯＳのフローティングゲートから見た閾
値，ＶTP：Ｐ−νＭＯＳのフローティングゲートから見
た閾値）。
Ｓの両方にとってソースとなり，Ｎ−νＭＯＳ、Ｐ−ν
ＭＯＳを流れる電流は，Ｎ−νＭＯＳ、Ｐ−νＭＯＳと
もに飽和領域で動作しているとすると，それぞれ，ｋ
{Ｖ（３１０）−Ｖ（３１３）−ＶTN}2，ｋ{Ｖ（３１
０）−Ｖ（３１３）−ＶTP}2となる。（ｋ：定数，
ＶTN：Ｎ−νＭＯＳのフローティングゲートから見た閾
値，ＶTP：Ｐ−νＭＯＳのフローティングゲートから見
た閾値）。
【００５８】また，Ｎ−νＭＯＳ、Ｐ−νＭＯＳを流れ
る電流は同じになるので，ｋ{Ｖ（３１０）−Ｖ（３１
３）−ＶTN}2＝ｋ{Ｖ（３１０）−Ｖ（３１３）−ＶTP}
2となり，ＶTN＝−ＶTPなので、Ｖ（３１０）＝Ｖ（３
１３）となる。
る電流は同じになるので，ｋ{Ｖ（３１０）−Ｖ（３１
３）−ＶTN}2＝ｋ{Ｖ（３１０）−Ｖ（３１３）−ＶTP}
2となり，ＶTN＝−ＶTPなので、Ｖ（３１０）＝Ｖ（３
１３）となる。
【００５９】つまり、この回路は、ソース電位がゲート
電位に追従して変化する電圧フォロワ回路になってい
る。ΦFA＝Ｖ（３０８）／２＋Ｖ（３０９）／２となる
ので、この電圧がノード３１３に出力される。
電位に追従して変化する電圧フォロワ回路になってい
る。ΦFA＝Ｖ（３０８）／２＋Ｖ（３０９）／２となる
ので、この電圧がノード３１３に出力される。
【００６０】インバータ３０２、３０３の閾値を例えば
ＶDD／４、３ＶDD／４に設定しておくと、ＶinとＶout
の関係は図２（ａ）と同じになりスイッチ３１４をオン
にしてＶoutをＶinに帰還することによって３値の安定
点が生じる。
ＶDD／４、３ＶDD／４に設定しておくと、ＶinとＶout
の関係は図２（ａ）と同じになりスイッチ３１４をオン
にしてＶoutをＶinに帰還することによって３値の安定
点が生じる。
【００６１】図８の回路も図７の回路においてインバー
タ３０２、３０３をそれぞれν−ＣＭＯＳインバータ３
２１、３２２に置き換えた例である。電源に接続された
ノード３１９は容量Ｃ1を通してフローティングゲート
３１７と結合している。またグランドに接続されたノー
ド３２０は容量Ｃ4を通してフローティングゲート３１
８と結合している。ここでノード３１９、３２０は必ず
しもＶDDやグランドに接続しなくてもよく、そのつど任
意の電源に接続してもよい。
タ３０２、３０３をそれぞれν−ＣＭＯＳインバータ３
２１、３２２に置き換えた例である。電源に接続された
ノード３１９は容量Ｃ1を通してフローティングゲート
３１７と結合している。またグランドに接続されたノー
ド３２０は容量Ｃ4を通してフローティングゲート３１
８と結合している。ここでノード３１９、３２０は必ず
しもＶDDやグランドに接続しなくてもよく、そのつど任
意の電源に接続してもよい。
【００６２】ν−ＣＭＯＳインバータ３２１、３２２の
フローティングゲートからみた閾値を例えばＶDD／２と
しておき、Ｃ1／Ｃ2＝１／２、Ｃ4／Ｃ3＝１／２に設計
するとノード３１６からみたν−ＣＭＯＳインバータ３
２１、３２２の見かけ上の閾値はそれぞれＶDD／４、３
ＶDD／４になる。
フローティングゲートからみた閾値を例えばＶDD／２と
しておき、Ｃ1／Ｃ2＝１／２、Ｃ4／Ｃ3＝１／２に設計
するとノード３１６からみたν−ＣＭＯＳインバータ３
２１、３２２の見かけ上の閾値はそれぞれＶDD／４、３
ＶDD／４になる。
【００６３】このようにν−ＣＭＯＳインバータをもち
いてその入力端子のひとつを所定の電源に接続すること
により任意の閾値を得ることができる。
いてその入力端子のひとつを所定の電源に接続すること
により任意の閾値を得ることができる。
【００６４】いままで入力信号が一つの信号線によって
入力されている例を示してきたが入力信号は複数の信号
線を用いて入力されてもよい。図９に複数の信号線が入
力している例を示す。これは図８の入力ノード３１６を
複数に分割したものである。各入力には任意の信号が入
力される。
入力されている例を示してきたが入力信号は複数の信号
線を用いて入力されてもよい。図９に複数の信号線が入
力している例を示す。これは図８の入力ノード３１６を
複数に分割したものである。各入力には任意の信号が入
力される。
【００６５】スイッチ群３３１、３３２は最初入力信号
３２３〜３２８側に接続されており、入力信号３２３〜
３２５、３２６〜３２８の平均値によりインバータの出
力３２９、３３０は決定され、それに応じて出力３３３
がきまる。
３２３〜３２８側に接続されており、入力信号３２３〜
３２５、３２６〜３２８の平均値によりインバータの出
力３２９、３３０は決定され、それに応じて出力３３３
がきまる。
【００６６】次にスイッチ群３３１、３３２を出力３３
３側に接続するとそのときの出力３２９、３３０、３３
３の状態がラッチされる。
３側に接続するとそのときの出力３２９、３３０、３３
３の状態がラッチされる。
【００６７】（実施例４）本発明の第４の実施例を図１
０に示す。
０に示す。
【００６８】図１０は、第２の回路にも入力端子を設け
た例である。入力信号はノード３３６、３３７からぞれ
ぞれスイッチ３３８、３３９を通して入力され、ノード
３３５にそれに応じた電圧が出力される。例えばノード
３３６にＶDD、３３７に０を入力するとノード３３５に
はＶDD／２が出力されることになる。そのときインバー
タ３４４、３４５のノード３３４からみた閾値をそれぞ
れＶDD／４、３ＶDD／４に設計しておくとノード３４
２、３４３にはそれぞれＶDD、０が出力される。よって
次にスイッチ３３８、３３９をオフにして入力を回路か
ら電気的に切り離してもその状態が安定してラッチされ
る。
た例である。入力信号はノード３３６、３３７からぞれ
ぞれスイッチ３３８、３３９を通して入力され、ノード
３３５にそれに応じた電圧が出力される。例えばノード
３３６にＶDD、３３７に０を入力するとノード３３５に
はＶDD／２が出力されることになる。そのときインバー
タ３４４、３４５のノード３３４からみた閾値をそれぞ
れＶDD／４、３ＶDD／４に設計しておくとノード３４
２、３４３にはそれぞれＶDD、０が出力される。よって
次にスイッチ３３８、３３９をオフにして入力を回路か
ら電気的に切り離してもその状態が安定してラッチされ
る。
【００６９】（実施例５）図１１に、本発明の第５の実
施例として、入力端子と帰還がかかる端子を分離した例
を示す。図１１は入力端子と帰還がかかる端子を完全に
分離した例である。入力電圧はノード３４６から容量結
合を通してフローティングゲート３４９、３５０に伝達
される。初期状態として例えばノード３４６、３４９、
３５０の電圧を０にしてスイッチ３４７、３４８をオフ
にしておく。
施例として、入力端子と帰還がかかる端子を分離した例
を示す。図１１は入力端子と帰還がかかる端子を完全に
分離した例である。入力電圧はノード３４６から容量結
合を通してフローティングゲート３４９、３５０に伝達
される。初期状態として例えばノード３４６、３４９、
３５０の電圧を０にしてスイッチ３４７、３４８をオフ
にしておく。
【００７０】ノード３４６をフローティングゲート３４
９、３５０にたいしてＣ1／ＣTOT≒１、Ｃ2／ＣTOT≒１
の条件で容量結合させておくと、ノード３４６の電位が
フロ−ティングゲート３４９、３５０にそのまま現われ
ることになる。
９、３５０にたいしてＣ1／ＣTOT≒１、Ｃ2／ＣTOT≒１
の条件で容量結合させておくと、ノード３４６の電位が
フロ−ティングゲート３４９、３５０にそのまま現われ
ることになる。
【００７１】インバータ３５６、３５７のフローティン
グゲート３４９、３５０からみた閾値をそれぞれ例えば
ＶDD／４、３ＶDD／４に設計しておくとＶINとＶOUTの
関係は図２（ａ）と同じになり出力ＶOUTをフローティ
ングゲート３４９、３５０にスイッチ３４７、３４８を
介して帰還することにより図２（ｂ）に示されるのと同
様に多値の値を保持することができる。この場合一旦保
持状態になるとその後ノード３４６に入力している電圧
が変化しても保持されている値は変化することはない。
ここで入力ノード３４６は図９のような複数の入力であ
ってもよいことは言うまでもない。
グゲート３４９、３５０からみた閾値をそれぞれ例えば
ＶDD／４、３ＶDD／４に設計しておくとＶINとＶOUTの
関係は図２（ａ）と同じになり出力ＶOUTをフローティ
ングゲート３４９、３５０にスイッチ３４７、３４８を
介して帰還することにより図２（ｂ）に示されるのと同
様に多値の値を保持することができる。この場合一旦保
持状態になるとその後ノード３４６に入力している電圧
が変化しても保持されている値は変化することはない。
ここで入力ノード３４６は図９のような複数の入力であ
ってもよいことは言うまでもない。
【００７２】（実施例６）本発明の第６の実施例を図１
２に示す。
２に示す。
【００７３】図１２の回路も図７の回路と同等な機能を
有している。図７において、インバータ３０６、３０７
およびＣＭＯＳソースフォロワ３１５が図１２ではアナ
ログインバータ３６７に置き換っている。この回路の動
作を説明するためにまずアナログインバータの動作説明
をする。
有している。図７において、インバータ３０６、３０７
およびＣＭＯＳソースフォロワ３１５が図１２ではアナ
ログインバータ３６７に置き換っている。この回路の動
作を説明するためにまずアナログインバータの動作説明
をする。
【００７４】図１３は、入力端子数が１つのアナログイ
ンバータである。ここでノード３６８はν−ＣＭＯＳイ
ンバータ３７２の端子３７１から見た見かけ上の閾値を
変化させるための端子である。端子３７１と３６８は容
量Ｃ1、Ｃ2を介してフローティングゲート３６９に接続
され、たとえばＣ1＝Ｃ2に設計されているとする。
ンバータである。ここでノード３６８はν−ＣＭＯＳイ
ンバータ３７２の端子３７１から見た見かけ上の閾値を
変化させるための端子である。端子３７１と３６８は容
量Ｃ1、Ｃ2を介してフローティングゲート３６９に接続
され、たとえばＣ1＝Ｃ2に設計されているとする。
【００７５】スイッチ３７３がオフのとき端子３６８の
電圧ＶIN2が０であれば端子３７１から見た閾値はＶDD
になり、端子３６８の電圧がＶDDであれば端子３７１か
ら見た閾値は０になる。ＶIN2を変化させたときのＶIN1
とＶOUTの関係を図１４（ａ）に示す。図においてＡ，
Ｂ，Ｃ，Ｄ，Ｅの特性はそれぞれＶIN2＝ＶDD、３ＶDD
／４、ＶDD／２、ＶDD／４、０の特性である。
電圧ＶIN2が０であれば端子３７１から見た閾値はＶDD
になり、端子３６８の電圧がＶDDであれば端子３７１か
ら見た閾値は０になる。ＶIN2を変化させたときのＶIN1
とＶOUTの関係を図１４（ａ）に示す。図においてＡ，
Ｂ，Ｃ，Ｄ，Ｅの特性はそれぞれＶIN2＝ＶDD、３ＶDD
／４、ＶDD／２、ＶDD／４、０の特性である。
【００７６】ここでスイッチ３７３をオンにするとＶ
IN1＝ＶOUTが同時に満たされるのでそれぞれの電圧Ｖ
IN2における回路の動作点は図１４（ａ）に示されるよ
うなインバータの特性とＶIN＝ＶOUTの交点になる。Ｖ
IN2＝０のときＶOUT＝ＶDD、ＶIN2＝ＶDD／４のとき、
ＶOUT＝３ＶDD／４、ＶIN2＝ＶDD／２のときＶOUT＝Ｖ
DD／２、ＶIN2＝３ＶDD／４のときＶOUT＝ＶDD／４、Ｖ
IN2＝ＶDDのときＶOUT＝０になる。つまり、ＶOUTはＶ
DD−ＶIN2と等しくなる。
IN1＝ＶOUTが同時に満たされるのでそれぞれの電圧Ｖ
IN2における回路の動作点は図１４（ａ）に示されるよ
うなインバータの特性とＶIN＝ＶOUTの交点になる。Ｖ
IN2＝０のときＶOUT＝ＶDD、ＶIN2＝ＶDD／４のとき、
ＶOUT＝３ＶDD／４、ＶIN2＝ＶDD／２のときＶOUT＝Ｖ
DD／２、ＶIN2＝３ＶDD／４のときＶOUT＝ＶDD／４、Ｖ
IN2＝ＶDDのときＶOUT＝０になる。つまり、ＶOUTはＶ
DD−ＶIN2と等しくなる。
【００７７】このようなスイッチ３７３をオンにしたと
きのＶIN2とＶOUTの関係を図１４（ｂ）に示している。
ν−ＣＭＯＳインバータ３７２を構成しているＰＭＯＳ
３７５とＮＭＯＳ３７６の閾値をそれぞれ−ＶDD／２、
ＶDD／２に設計するとＶOUTはよりＶDD−ＶIN2に正確に
一致するがこれらの閾値は必要に応じて変えてもよい。
またＣ1とＣ2の比率も必要に応じて変化してよいことは
言うまでもない。
きのＶIN2とＶOUTの関係を図１４（ｂ）に示している。
ν−ＣＭＯＳインバータ３７２を構成しているＰＭＯＳ
３７５とＮＭＯＳ３７６の閾値をそれぞれ−ＶDD／２、
ＶDD／２に設計するとＶOUTはよりＶDD−ＶIN2に正確に
一致するがこれらの閾値は必要に応じて変えてもよい。
またＣ1とＣ2の比率も必要に応じて変化してよいことは
言うまでもない。
【００７８】ここで図１２において、インバータ３５
９、３６０の閾値はたとえばそれぞれＶDD／４、３ＶDD
／４に、Ｃ1：Ｃ2：Ｃ3＝２：１：１に設計している。
このときＶOUTにはＶDDから端子３６１と３６２の電圧
の平均を引き算した電圧が出るので、ＶINが０〜ＶDD／
４のとき端子３６１、３６２の電圧はともにＶDDとなり
ＶOUT＝ＶDD−（ＶDD＋ＶDD）／２＝０、ＶINがＶDD／
４〜３ＶDD／４のとき端子３６１、３６２の電圧は０、
ＶDDとなりＶOUT＝ＶDD−（０＋ＶDD）／２＝ＶDD／
２、ＶI Nが３ＶDD／４〜ＶDDのとき端子３６１、３６２
の電圧はともに０となりＶOUT＝ＶDD−（０＋０）／２
＝ＶDDになる。よってこの回路においてもＶINとＶOUT
の関係は図２（ａ）の関係になり、ＶOUTをＶINに帰還
させることでやはり３値の安定状態が生じる。
９、３６０の閾値はたとえばそれぞれＶDD／４、３ＶDD
／４に、Ｃ1：Ｃ2：Ｃ3＝２：１：１に設計している。
このときＶOUTにはＶDDから端子３６１と３６２の電圧
の平均を引き算した電圧が出るので、ＶINが０〜ＶDD／
４のとき端子３６１、３６２の電圧はともにＶDDとなり
ＶOUT＝ＶDD−（ＶDD＋ＶDD）／２＝０、ＶINがＶDD／
４〜３ＶDD／４のとき端子３６１、３６２の電圧は０、
ＶDDとなりＶOUT＝ＶDD−（０＋ＶDD）／２＝ＶDD／
２、ＶI Nが３ＶDD／４〜ＶDDのとき端子３６１、３６２
の電圧はともに０となりＶOUT＝ＶDD−（０＋０）／２
＝ＶDDになる。よってこの回路においてもＶINとＶOUT
の関係は図２（ａ）の関係になり、ＶOUTをＶINに帰還
させることでやはり３値の安定状態が生じる。
【００７９】（実施例７）本発明の第７の実施例を図１
６に示す。これはニュ−ロンＭＯＳトランジスタを用い
て構成された２ビットＡ／Ｄコンバータを使った例であ
る。５０９で示される部分が２ビットＡ／Ｄコンバータ
で、５１０で示される部分は２ビットの信号を多値の信
号に変換するためのＣ−νＭＯＳソースフォロワ回路で
ある。
６に示す。これはニュ−ロンＭＯＳトランジスタを用い
て構成された２ビットＡ／Ｄコンバータを使った例であ
る。５０９で示される部分が２ビットＡ／Ｄコンバータ
で、５１０で示される部分は２ビットの信号を多値の信
号に変換するためのＣ−νＭＯＳソースフォロワ回路で
ある。
【００８０】ＶINとＶOUTの関係を回路シミュレ−ショ
ンで計算した結果が図１７に示されている。きれいなス
テップ状の特性が出ており、ＶINとＶOUTを接続すると
４値の安定状態を持つメモリになることがわかる。
ンで計算した結果が図１７に示されている。きれいなス
テップ状の特性が出ており、ＶINとＶOUTを接続すると
４値の安定状態を持つメモリになることがわかる。
【００８１】図１８、１９は実際にこの原理を用いた多
値のメモリを試作したチップ写真と回路図である。５１
１は、図１６において、ＶINとＶOUTを接続した回路で
あり、５１２は外部から入力信号を回路に取り込むため
の回路である。
値のメモリを試作したチップ写真と回路図である。５１
１は、図１６において、ＶINとＶOUTを接続した回路で
あり、５１２は外部から入力信号を回路に取り込むため
の回路である。
【００８２】ＶWE（ΦWE）が”１”になったときにＶIN
は回路に取り込まれ、ＶWE（ΦWE）が”０”になるとＶ
OUTは取り込まれたＶINに最も近い安定状態まで変化し
てその値をラッチする。
は回路に取り込まれ、ＶWE（ΦWE）が”０”になるとＶ
OUTは取り込まれたＶINに最も近い安定状態まで変化し
てその値をラッチする。
【００８３】図２０は測定結果であり、Ｄで示される波
形はＶINで、Ｅの波形はＶWEであり、これが”１”のと
き、そのときのＤの電圧が回路に取り込まれる。Ａ，Ｂ
は２ビットＡ／Ｄコンバータの出力であり、ＣはＶOUT
である。回路に取り込まれた電圧がラッチされているの
がわかる。
形はＶINで、Ｅの波形はＶWEであり、これが”１”のと
き、そのときのＤの電圧が回路に取り込まれる。Ａ，Ｂ
は２ビットＡ／Ｄコンバータの出力であり、ＣはＶOUT
である。回路に取り込まれた電圧がラッチされているの
がわかる。
【００８４】以上において述べたニューロンＭＯＳトラ
ンジスタすべてにおいて、回路すべてにおいてフローテ
ィングゲートにスイッチをつけてフローティングゲート
の電位を任意の電位に適宜初期化してもよい。また電源
電圧、トランジスタの閾値、容量の比率や値は例として
あげられている値以外に適宜設計に応じて任意の値を用
いてよいことは言うまでもない。
ンジスタすべてにおいて、回路すべてにおいてフローテ
ィングゲートにスイッチをつけてフローティングゲート
の電位を任意の電位に適宜初期化してもよい。また電源
電圧、トランジスタの閾値、容量の比率や値は例として
あげられている値以外に適宜設計に応じて任意の値を用
いてよいことは言うまでもない。
【００８５】
【発明の効果】本発明により、多値のメモリを簡単に実
現することが可能となり、しかも、ニューロンＭＯＳト
ランジスタを用いることで極めて少数の素子でかつ電圧
モードで実現できるため、ＬＳＩ化が容易となる。
現することが可能となり、しかも、ニューロンＭＯＳト
ランジスタを用いることで極めて少数の素子でかつ電圧
モードで実現できるため、ＬＳＩ化が容易となる。
【００８６】従って、高速・実時間処理の要求される画
像処理の分野を始めとし、多値を用いた新しい回路アー
キテクチャなど、広範な応用分野を開拓することができ
る。
像処理の分野を始めとし、多値を用いた新しい回路アー
キテクチャなど、広範な応用分野を開拓することができ
る。
【図１】本発明の第１の実施例を示す回路図である。
【図２】図１の回路の入力と出力の関係を示すグラフで
ある。
ある。
【図３】図１の回路で好適に用いられるＣＭＯＳスイッ
チを示す回路図である。
チを示す回路図である。
【図４】実施例１の回路の変形例を示す回路図である。
【図５】本発明の第２の実施例を示す回路図である。
【図６】図５の回路の入力と出力の関係を示すグラフで
ある。
ある。
【図７】本発明の第３の実施例を示す回路図である。
【図８】実施例３の回路の変形例を示す回路図である。
【図９】実施例３の回路の変形例を示す回路図である。
【図１０】本発明の第４の実施例を示す回路図である。
【図１１】本発明の第５の実施例を示す回路図である。
【図１２】本発明の第６の実施例を示す回路図である。
【図１３】アナログインバータを示す回路図である。
【図１４】図１３の回路の入力と出力の関係を示すグラ
フである。
フである。
【図１５】νＭＯＳの構造及び機能を示す概念図であ
る。
る。
【図１６】本発明の第７の実施例を示す回路図である。
【図１７】図１６の回路の入力と出力の関係を示すグラ
フである。
フである。
【図１８】試作した多値メモリの写真である。
【図１９】試作した多値メモリの回路図である。
【図２０】多値メモリの特性を示すグラフである。
１０８ スイッチ、 １０９、１１０、１１１、１１２ ＮＭＯＳトランジス
タ、 １１３、１１４、１１５ 抵抗、 １１６ 演算増幅器、 １１７、１１８、１１９、１２０ ＣＭＯＳインバー
タ、 １２５ 演算増幅器入力端子、 １２７ ＣＭＯＳスイッチ、 １２８ ＮＭＯＳ、 １２９ ＰＭＯＳ、 １３０ インバータ、 ２０２ Ａ／Ｄコンバータ、 ２１１、２１２、２１４ 抵抗、 ２１７ スイッチ、 ３０２、３０３、３０６、３０７ インバータ回路、 ３１０ フローティングゲート、 ３１１ ＮチャネルニューロンＭＯＳトランジスタ、 ３１２ ＰチャネルニューロンＭＯＳトランジスタ、 ３１４ スイッチ、 ３１５ Ｃ−νＭＯＳソースフォロワ、 ３１７、３１８ フローティングゲート、 ３２１、３２２ ν−ＣＭＯＳインバータ、 ３３１、３３２、３３８、３３９、３４７、３４８ ス
イッチ、 ３４４、３４５ インバータ、 ３４９、３５０、３６３、３６９ フローティングゲー
ト、 ３５６、３５７、３５９、３６０ インバータ、 ３６７ アナログインバータ、 ３７２ ν−ＣＭＯＳインバータ、 ３７３ スイッチ、 ４０１ シリコン基板、 ４０２、４０３ ソース及びドレイン、 ４０４ ゲート絶縁膜、 ４０５ チャネル、 ４０６ フローティングゲート電極、 ４０７ 絶縁膜、 ４０８ａ、４０８ｂ、４０８ｃ、４０８ｄ 入力ゲー
ト、 ５０６〜５０８ インバータ、 ５０９ Ａ／Ｄコンバータ、 ５１０ Ｃ−νＭＯＳソースフォロワ回路、 ５１２ 外部から入力信号を回路に取り込むための回
路。
タ、 １１３、１１４、１１５ 抵抗、 １１６ 演算増幅器、 １１７、１１８、１１９、１２０ ＣＭＯＳインバー
タ、 １２５ 演算増幅器入力端子、 １２７ ＣＭＯＳスイッチ、 １２８ ＮＭＯＳ、 １２９ ＰＭＯＳ、 １３０ インバータ、 ２０２ Ａ／Ｄコンバータ、 ２１１、２１２、２１４ 抵抗、 ２１７ スイッチ、 ３０２、３０３、３０６、３０７ インバータ回路、 ３１０ フローティングゲート、 ３１１ ＮチャネルニューロンＭＯＳトランジスタ、 ３１２ ＰチャネルニューロンＭＯＳトランジスタ、 ３１４ スイッチ、 ３１５ Ｃ−νＭＯＳソースフォロワ、 ３１７、３１８ フローティングゲート、 ３２１、３２２ ν−ＣＭＯＳインバータ、 ３３１、３３２、３３８、３３９、３４７、３４８ ス
イッチ、 ３４４、３４５ インバータ、 ３４９、３５０、３６３、３６９ フローティングゲー
ト、 ３５６、３５７、３５９、３６０ インバータ、 ３６７ アナログインバータ、 ３７２ ν−ＣＭＯＳインバータ、 ３７３ スイッチ、 ４０１ シリコン基板、 ４０２、４０３ ソース及びドレイン、 ４０４ ゲート絶縁膜、 ４０５ チャネル、 ４０６ フローティングゲート電極、 ４０７ 絶縁膜、 ４０８ａ、４０８ｂ、４０８ｃ、４０８ｄ 入力ゲー
ト、 ５０６〜５０８ インバータ、 ５０９ Ａ／Ｄコンバータ、 ５１０ Ｃ−νＭＯＳソースフォロワ回路、 ５１２ 外部から入力信号を回路に取り込むための回
路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/088 Ｈ０３Ｍ 1/12 Ｃ (72)発明者 大見 忠弘 宮城県仙台市青葉区米ヶ袋２の１の17の 301
Claims (7)
- 【請求項１】 入力された第１の信号を所定の多値信号
からなる第２の信号に変換して出力する回路であって、
前記第２の信号を該回路に帰還入力せしめるようにした
ことを特徴とする半導体回路。 - 【請求項２】 前記回路は、第１の信号を量子化された
複数の信号からなる信号群に変換する第１の回路と、前
記信号群を前記第２の信号に変換する第２の回路とから
構成されていることを特徴とする請求項１に記載の半導
体回路。 - 【請求項３】 前記第１の回路が反転しきい値の異なる
複数のＣＭＯＳインバータで構成され、前記第２の回路
が前記ＣＭＯＳインバータの出力のうち１の数または０
の数に応じた多値の信号を出力する機能を有することを
特徴とする請求項２に記載の半導体回路。 - 【請求項４】 前記第１の回路は、入力信号を重みづけ
された複数のバイナリ・デイジタルの信号に変換するＡ
／Ｄコンバータにより構成され、前記第２の回路が重み
づけされた複数のバイナリ・デイジタルの信号を多値の
信号に変換するＤ／Ａコンバータによって構成されてい
ることを特徴とする請求項２に記載の半導体回路。 - 【請求項５】 前記第１の回路または／及び前記第２の
回路は、基板上に設けられた一導電型の半導体領域と、
この領域内に設けられた反対導電型のソース及びドレイ
ン領域と、前記ソース及びドレイン領域を隔てる領域に
絶縁膜を介して設けられた電位的にフローティング状態
にあるフローティングゲート電極と、前記フローティン
グゲート電極と絶縁膜を介して容量結合する複数の入力
ゲ−ト電極と、を有するニューロンＭＯＳトランジスタ
を１個以上用いて構成されていることを特徴とする請求
項２乃至４のいずれか１項に記載の半導体回路。 - 【請求項６】 前記第２の回路は、フローティングゲー
トを共有し、ソースどうしが接続されたＮ型ニューロン
ＭＯＳトランジスタとＰ型ニューロンＭＯＳトランジス
タとからなり、前記信号群が前記入力ゲートに接続さ
れ、前記Ｎ型ＭＯＳトランジスタのドレインを前記Ｐ型
ＭＯＳのドレインよりも高電位としたことを特徴とする
請求項５に記載の半導体回路。 - 【請求項７】 前記第２の回路は、フローティングゲ−
トを共有し、ドレインどうしが接続されたＮ型ニューロ
ンＭＯＳトランジスタとＰ型ニューロンＭＯＳトランジ
スタとからなり、前記信号群が前記入力ゲートに接続さ
れ、前記Ｐ型ＭＯＳトランジスタのソースを前記Ｎ型Ｍ
ＯＳのソースよりも高電位としたことを特徴とする請求
項５に記載の半導体回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35208693A JP3611340B2 (ja) | 1993-12-28 | 1993-12-28 | 半導体回路 |
| US08/666,506 US5973535A (en) | 1993-12-28 | 1994-12-27 | Semiconductor circuit using feedback to latch multilevel data |
| PCT/JP1994/002258 WO1995018488A1 (en) | 1993-12-28 | 1994-12-27 | Semiconductor circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35208693A JP3611340B2 (ja) | 1993-12-28 | 1993-12-28 | 半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07200513A true JPH07200513A (ja) | 1995-08-04 |
| JP3611340B2 JP3611340B2 (ja) | 2005-01-19 |
Family
ID=18421689
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35208693A Expired - Fee Related JP3611340B2 (ja) | 1993-12-28 | 1993-12-28 | 半導体回路 |
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| Country | Link |
|---|---|
| US (1) | US5973535A (ja) |
| JP (1) | JP3611340B2 (ja) |
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| US6011714A (en) * | 1997-02-06 | 2000-01-04 | Tadashi Shibata | Semiconductor circuit capable of storing a plurality of analog or multi-valued data |
| US6115725A (en) * | 1997-02-03 | 2000-09-05 | Tadashi Shibata | Semiconductor arithmetic apparatus |
| US6150851A (en) * | 1997-06-06 | 2000-11-21 | Tadahiro Ohmi | Charge transfer amplifier circuit, voltage comparator, and sense amplifier |
| US6199092B1 (en) | 1997-09-22 | 2001-03-06 | Tadahiro Ohmi | Semiconductor arithmetic circuit |
| US6334120B1 (en) | 1997-03-15 | 2001-12-25 | Tadashi Shibata | Semiconductor arithmetic circuit and data processing device |
| US6606119B1 (en) | 1997-03-15 | 2003-08-12 | Tadashi Shibata | Semiconductor arithmetic circuit |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997027632A1 (de) * | 1996-01-25 | 1997-07-31 | Siemens Aktiengesellschaft | Halbleiterneuron mit variablen eingangsgewichten |
| JP3478996B2 (ja) * | 1999-06-01 | 2003-12-15 | Ｎｅｃエレクトロニクス株式会社 | 低振幅ドライバ回路及びこれを含む半導体装置 |
| US20020113620A1 (en) | 2001-02-16 | 2002-08-22 | Hyun Lee | On-chip method and apparatus for transmission of multiple bits using quantized voltage levels |
| US11166482B2 (en) * | 2018-09-18 | 2021-11-09 | Packline Technologies, Inc. | Modular produce drying tunnel and methods of use |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS607278B2 (ja) * | 1980-03-26 | 1985-02-23 | 株式会社日電子テクニクス | デイジタル画像処理装置 |
| JPS607278A (ja) * | 1983-06-24 | 1985-01-16 | Matsushita Electric Ind Co Ltd | 信号処理装置 |
| JPS61133718A (ja) * | 1984-12-03 | 1986-06-21 | Oki Electric Ind Co Ltd | 多値ｄラツチ回路 |
| US4814644A (en) * | 1985-01-29 | 1989-03-21 | K. Ushiku & Co. | Basic circuitry particularly for construction of multivalued logic systems |
| US4821286A (en) * | 1986-05-27 | 1989-04-11 | American Telephone And Telegraph Company | Quaternary signal regenerator |
| US4823028A (en) * | 1987-12-04 | 1989-04-18 | Tektronix, Inc. | Multilevel logic circuit with floating node voltage clamp |
| JP2662559B2 (ja) * | 1989-06-02 | 1997-10-15 | 直 柴田 | 半導体装置 |
| JPH03144785A (ja) * | 1989-10-31 | 1991-06-20 | Fujitsu Ltd | ニューロ素子 |
| US5132575A (en) * | 1991-08-23 | 1992-07-21 | Micron Technology, Inc. | Method for providing multi-level potentials at a sense node |
-
1993
- 1993-12-28 JP JP35208693A patent/JP3611340B2/ja not_active Expired - Fee Related
-
1994
- 1994-12-27 US US08/666,506 patent/US5973535A/en not_active Expired - Fee Related
- 1994-12-27 WO PCT/JP1994/002258 patent/WO1995018488A1/ja not_active Ceased
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6115725A (en) * | 1997-02-03 | 2000-09-05 | Tadashi Shibata | Semiconductor arithmetic apparatus |
| US6011714A (en) * | 1997-02-06 | 2000-01-04 | Tadashi Shibata | Semiconductor circuit capable of storing a plurality of analog or multi-valued data |
| US6334120B1 (en) | 1997-03-15 | 2001-12-25 | Tadashi Shibata | Semiconductor arithmetic circuit and data processing device |
| US6606119B1 (en) | 1997-03-15 | 2003-08-12 | Tadashi Shibata | Semiconductor arithmetic circuit |
| US6150851A (en) * | 1997-06-06 | 2000-11-21 | Tadahiro Ohmi | Charge transfer amplifier circuit, voltage comparator, and sense amplifier |
| US6199092B1 (en) | 1997-09-22 | 2001-03-06 | Tadahiro Ohmi | Semiconductor arithmetic circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| WO1995018488A1 (en) | 1995-07-06 |
| US5973535A (en) | 1999-10-26 |
| JP3611340B2 (ja) | 2005-01-19 |
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