JPH02226816A - アナログ・デジタル変換方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、アナログ信号をデジタル信号に変換するア
ナログ・デジタル変換方式に関するものである。

〔従来の技術〕

第９図は、ＥＬＥＣＴＲＯＮＩＣ３ＬＥＴＴＥＲ３誌１
９８８年４月１４日号（第２４巻、８号）４７１ページ
記載のものであり、従来のＡ／Ｄコンバータの回路ブロ
ックの一つである。

１は電子回路２の電流入力端子である。３はＮチャンネ
ルＭＯＳトランジスタであり、そのドレインが電流入力
端子１と結ばれている。またＮチャンネルＭＯＳトラン
ジスタ３はゲートとトレインが結ばれており、いわゆる
ダイオード接続されているトランジスタである。Ｎチャ
ンネルＭＯＳトランジスタ３のゲートはＮチャンネルＭ
ＯＳトランジスタ５ａ及び５ｂのゲートに接続されてお
り、ＮチャンネルＮＯＳトランジスタ３．５ａ。

５ｂはカレン１〜ミラ一回路を形成している。Ｎチャン
ネルＭＯＳトランジスタ５ａ、５ｂのドレインはダイオ
ード接続されたＰチャンネルＭＯＳトランジスタ１２の
ドレインに結ばれている。ざらに、ＰチャンネルＭＯＳ
トランジスタ１２のグー１〜はＰチャンネルＭＯ８１〜
ランジスタ１３及び１４のゲートと接続され、トランジ
スタ１２゜１３．１４はカレントミラー回路を形成して
いる。

２０は定−電流（基準値量）を出力する基準電流源であ
り、ダイオード接続されたＮチャンネルＭＯＳトランジ
スタ２１に接続されている。ＮチャンネルＭＯＳトラン
ジスタ２１のゲートは端子９を介してＮチャンネルＭＯ
Ｓトランジスタ１０及び１１のゲートに接続され、トラ
ンジスタ２１゜１０．１１はカレントミラー回路を形成
している。

ＮチャンネルＭＯＳトランジスタ１０とＰチャンネルＭ
ＯＳトランジスタ１３のトレインは、電流比較器１６に
入力している。電流比較器１６の出力は、そのソースが
ＮチャンネルＭＯＳトランジスタ１１のドレインに、そ
のトレインがＰチャンネルＭＯＳトランジスタ１４のド
レインに各々接続された、ＮチャンネルＭＯ３Ｉ−ラン
ジスタ１５のグーｉ・に接続されている。また、電流比
較器１６の出力はデジタル出力端子８に、Ｐチャンネル
ＭＯＳトランジスタ１４のドレインは電流出力端子６に
接続されている。

次いで動作について説明する。カレントミラー回路を形
成しているＮチャンネルＭＯＳトランジスタ３．５ａ、
５ｂが同一特性を持つとすると、電流入力端子１より入
力されトランジスタ３のドレインを流れる電流と同じ電
流が、トランジスタ５ａ、５ｂの各々のトレイン電流と
なる。すなわち、電流入力端子１より入力された電流（
アナログ入力量）に応じて、ダイオード接続されたＮチ
ャンネルＭＯＳトランジスタ３のゲート電圧が変化する
が、ＮチャンネルＭＯＳトランジスタ５ａ。

５ｂのゲートがＮチャンネルＭＯ３＋−ランジスタ３の
ゲートに結ばれているため、各々トランジスタ３のドレ
インに流れる電流と同じ電流量がトランジスタ５ａと５
ｂのトレインにも流れる。従って、ダイオード接続され
たＰチャンネルＭＯＳトランジスタ１２には入力電流の
２倍の電流が流れる。一方、ＰチャンネルＭＯＳトラン
ジスタ１３゜１４もＰチャンネルＭＯ３１〜ランジスタ
１２とともにカレントミラー回路を形成しているので、
上記と同じ原理により、トランジスタ１３のドレイン電
流と同じ電流、すなわら入力電流の二倍の電流が、１〜
ランジスタ１３及び１４のドレインを流れる。また、カ
レントミラー回路を形成しているＮチャンネルＭＯＳト
ランジスタ２１．１０゜１１についても同様に、トラン
ジスタ１０．１１のドレイン電流は基準電流源２０の出
力電流と同じ値となる。

電流比較器１６は、ＰチャンネルＭＯＳトランジスタ１
３のドレイン電流とＮチャンネルＭＯＳトランジスタ１
０のトレイン電流を比較し、比較結果に応じてＮチャン
ネルＭＯＳトランジスタ１５を開閉する。すなわち、Ｐ
チャンネルＭＯＳトランジスタ１３のドレイン電流がＮ
チャンネルＭＯＳトランジスタ１０のドレイン電流より
小さい場合、電流比較器１６の出力は低電位レベル（論
理値Ｏ）となりＮチャンネルＭＯＳトランジスタ１５を
遮断させ、逆の場合は、電流比較器１６の出力は高電位
レベル（論理値１）となりＮチャンネルＭＯＳトランジ
スタ１５を導通させる。

これに応じて前者の場合は、電流出力端子６からＰチャ
ンネルＭＯ３Ｉ−ランジスタ１４のドレイン電流がその
まま得られ、後者の場合は、ＰチャンネルＭＯＳトラン
ジスタ１４のドレイン電流からＮチャンネルＭＯ８ｌ−
ランジスタ１１のトレイン電流を引いた電流量が得られ
る。

以上の動作をまとめると、次のようになる。

Ｂ＝　　Ｏ（２Ｉｉｎ＜Ｉｒｅｆの場合）１　（２１ｉ
ｎ≧１ｒｅｆの場合）（１）Ｉｏｕｔ　＝２　Ｉ　ｔｎ
−Ｂ　−Ｉ　ｒｅｆ但し、Ｉｉｎは電流入力端子１から
の電流流入量、Ｉ　ｒｅｆは基準電流源２０の電流値、
Ｂはデジタル出力端子８の出力論理値、１０ｕｔは電流
出力端子６の電流流出量である。また、式（１）の（）
で囲んだ条件式は、２ｉｉｎとｌ　ｒｅｆの比較式とな
っているが、これはＩｉｎとＩｒｅｆ／２の比較と等価
である。第１０図は式（１）　、　（２）で表される動
作を説明したものである。入力端子１に直線２０７のよ
うな直線的に増加する電流を入力すると、電流流入１Ｊ
ｉｎがＩｒｅｆ／２と等しくなるまでは出ツノ論理値Ｂ
　１１０であり２ｉｉｎが出力電流として出力される。

電流流入量ＪｉｎがＩｒＥ３ｆ／２と等しくなった瞬間
に出力論理値Ｂは１となり出力電流はＩｒｅｆからＯに
変化する。そして、電流流入１１ｉｎがＩｒｅｆ／２を
越え１ｒｅｆまで増加すると出力電流は式（２１ｉｎ　
−１ｒｅｆ　）に従ってもう一度Ｏからｌ　ｒｅｆまで
増加する。

こＱような従来の回路を用いた例として、従来のＡ／Ｄ
コンバータの構成例を第１１図に示す。

第９図の点線で囲まれた部分は第１１図の２に相当し、
以下ではビットセルと呼ぶことにする。Ｎ個の回路ブロ
ックは、電流入力端子１と電流出力端子６を介して従属
接続されている。また、最も入力側に位置する、１番目
のビットセル２の電流入力端子１は、電流源２２に接続
されている。

基準電流源２０はダイオード接続したＮチＶンネルＭＯ
Ｓトランジスタ２１のドレインとすべてのビットセル２
の端子９に共通に接続されている。

このＡ／Ｄコンバータの動作を以下に述べる。

以下では、 Ｊｋ：に番目のビットセルの入力電流 Ｂに　；に番目のビットセルのデジタル出力値Ｉ　：電
流源２２の電流値 とする。すべてのビットセル２の端子９が共通にダイオ
ード接続されたＮチャンネルＭＯＳトランジスタ２１の
ゲートに接続されていることから、すべてのビットセル
２のＮチャンネルＭＯＳトランジスタ１０と１１のトレ
イン電流は電流源２０の出力電流）　ｒｅｆと等しくな
る。このことを考慮すると動作は次のようになる。まず
、一番目のビットセル２では２ＩとＩ　ｒｅｆが比較さ
れる。

すなわち、■とＩｒｅｆ／２の比較と等価な比較が行な
われる。ここでＩがＩｒｅｆ／２より大きい場合Ｂ１は
１、逆の場合はＢ１はＯとなり、Ａ／Ｄ変換の一桁目が
決定される。このとき出力電流は、前者の場合２Ｌ後者
の場合２ｌ−Ｊｒｅｆとなる。

２番目のビットセルでは、これらの電流が二倍され、４
Ｉまたは４Ｉ−２ＩｒｅｆがＩｒｅｆと比較される。言
い替えれば、ＩとＩｒｅｆ／４または３Ｉｒｅｆ／４と
の比較と等価な比較が行なわれ二桁目が決定される。こ
のような、手順によって最上位ビットＢ１から順次Ｂｋ
を決めて行くことにより、（２０７ａ＞のようにＯから
Ｉｒｅｆまで直線的に変化したとする。まず１番目のビ
ットセル２においては、■がＯからＩｒｅｆ／２まで変
化すると、デジタル出力Ｂｌ　　（２０８ａ）は０１こ
のビットセル２の出力電流すなわち２番目のビットセル
２の入力電流Ｉ２　　（２０７ｂ）はＯからＩｒｅｆま
で変化する。次にＩがＩｒｅｆ／２からＪ　ｒｅｆまで
変化するとデジタル出力Ｂ１　（２０８ａ）は１、Ｉ２
　　（２０７ｂ）は再びＯからＩｒｅｆまで変化する。

２番目のビットセル２においては、Ｉ　（２０７ａ）が
ＯからＩｒｅｆまで１回増加する間にＩ２　　（２０７
ｂ）がＯからｌ　ｒｅｆまで２回増加することから、Ｂ
２は（２０８ｂ）のようにＯから１の変化を２回繰り返
し、このビットセル２の出力であるＩ３は（２０７ｃ）
のようにＯからｌ　ｒｅｆまでの直線的な増加を４回繰
り返す。３番目のビットセル２においては、Ｉ　（２０
７ａ＞がＯから１ｒｅｆまで１回変化する間にＩ３　　
（２０７Ｇ）がＯからＩｒｅｆまで４回増加することか
ら、Ｂ３は（２０８Ｃ）のようにＯから１の変化を４回
繰り返し、このビットセル２の出力であるＩ４は（２０
７ｃ）のようにＯからＩｒｅｆまでの直線的な増加を８
回繰り返す。このように、ＩがＯからＩｒｅｆまで変化
すると、ｋ番目のビットセルの出力Ｂｋは、ｊをＯから
（２に″１−１）までの任意の整数として、２ｊ　−（
Ｉｒｅｆ／２Ｋ）≦Ｉ　＜　（２ｊ＋１）　・（Ｉｒｅ
ｆ／２Ｋ）の場合、Ｂｋ＝０ ｃ２ｊ＋１＞　−（Ｉｒｅｆ／２’）≦Ｉ　＜（２ｊ＋
２）　・（Ｉｒｅｆ／２’）の場合、Ｂｋ＝１ となる。このようにしてアナログｆｆ１Ｉに比例したデ
ジタル二進数［８１Ｂ２　・・ＢＮが得られる。

（発明が解決しようとする課題） 従来のＡ／Ｄコンバータは以上のにうに構成されている
が、カレントミラー回路の応答速度が遅いため、Ａ／Ｄ
コンバータ仝休の体換速度を損ねていた。例えば、第９
図のＮチャンネルＭＯＳトランジスタ３，５ａ及び５ｂ
よりなるカレントミラー回路を考える。このカレントミ
ラー回路のゲートにつく奇生容量値を０１、ダイオード
接続されたＮチャンネルＭＯＳトランジスタ３のドレイ
ン−ソース間の抵抗値をＲ５とすると、このカレントミ
ラー回路の応答速度は時定数Ｃ１・Ｒ５が大きいほど遅
くなる。一方、ＮチャンネルＭＯＳトランジスタ３のド
レイン電流値を１５、ドレイン−ソース電圧をＭＯＳ５
　、ＮチャンネルＭＯＳトランジスタのしきい値電圧を
ＶＴＩＩＮとすると、ｌ５−（β５／２＞（ＭＯＳ５−
ＶＴＨＮ）２　（５）となることが広く知られている。

ここで、Ｂ５はＶ　ＤＳ５に依存しない比例常数である
。（５）式より、Ｒ５は ｄＶＤＳ５　　　　　１　　　　　　　　１Ｒ５＝　　
　　　　＝　　　　　　　　　　＝ｄ１５　　　Ｂ５（
ＭＯＳ５−ＶＴＩＩＮ）　　（２１５β’＋）’となる
。ここで、ビットセル２に入ノノツる電流Ｉ５は、Ｏか
らＩｒｅｆの１直をとるので、Ｒ５は無限大になること
も有り得る。Ｖなわら、ビットセル２の入力電流がＯ近
傍において変化するとき、カレントミラー回路の時定数
Ｃ１・Ｒ５が大きくなり、応答速度を著しく損ねること
になる。このように、従来のＡ／Ｄコンバータでは、カ
レントミラー回路を流れる電流がＯ近傍になることが有
り得るため、変換速度を著しく損ねていた。

この発明は上記のような問題点を解決するためになされ
たもので、アナログ／デジタル変換速度の向上を図れる
アナログ・デジタル変換方式を提供することを目的とす
る。

（課題を解決するための手段） この発明に係るアナログ・デジタル変換方式において、
アナログ出力量生成手段１０２あるいは５０２は、比較
手段１０１あるいは５０１で比較されたアナログ人力ｍ
が基準値量の２分の１以下の場合、アナログ入力量の２
倍に上記各手段の素子に対するオフセット量を減算した
結果を、・あるいは基準値量からアナログ入力量の２倍
を減算して更にオフセット量の３倍を加えた結果をアナ
ログ出力量として生成し、一方、アナログ入力量が基準
値量の２分の１より大きい場合、アナログ入力量の２倍
から基準値量を減算して更にオフセット量を減算した結
果を、あるいは基準値量の２倍からアナログ入力量の２
倍を減算して更にオフゼット量の３倍を加えた結果をア
ナログ出力量として生成することを特徴とするものであ
る。

〔作用〕

比較手段１０’ｌで比較されたアナログ入力量が基ｆ！
￥値量の２分の１以下の場合、アナログ入力量の２倍に
オフセット量を減算した結果をアナログ出力Ｒとして生
成し、一方、アナログ入力量が基準値量の２分の１にり
大きい場合、アナログ入力量の２倍から基準値量を減算
して更にオフセット量を減算した結果をアナログ出力量
として生成する。また、比較手段５０１で比較されたア
ナログ入力量が基準値量の２分の１以下の場合、基準値
量からアナログ入力量の２倍を減算して更にオフセット
量の３倍を加えた結果をアナログ出力量として生成し、
アナログ入力量が基準値量の２分の１より大きい場合、
基準値量の２倍からアナログ入力量の２倍を減算して更
にオフセット量の３倍を加えた結果をアナログ出力量と
して生成する。

〔発明の実施例〕

本発明の実施例を第１図によって説明する。１は電子回
路２の電流入力端子である。３はＮチャンネルＭＯ３ト
ランジスタであり、そのドレインが電流入力端子１と結
ばれている。またＮチャンネルＭＯＳトランジスタ３の
ゲートとドレインが結ばれており、このトランジスタ３
はいわゆるダイオード接続されているトランジスタであ
る。ＮチャンネルＭＯＳトランジスタ３のゲートはＮチ
ャンネルＭＯＳトランジスタ５ａ及び５ｂのゲートに接
続されており、ＮチャンネルＭＯＳトランジスタ３，５
ａ、５ｂはカレントミラー回路を形成しヱいる。ＮチＶ
ンネルＭＯＳトランジスタ５ａ、５ｂのドレインはダイ
オード接続されたＰチ【７ンネルＭＯＳトランジスタ１
２のトレインに結ばれている。ざらに、ＰチャンネルＭ
ＯＳトランジスタ１２のゲートはＰチャンネルＭＯＳト
ランジスタ１３及び１４のゲートと接続され、トランジ
スタ１２，１３．１４はカレントミラー回路を形成して
いる。２０は定電流を出力する基準電流源であり、ダイ
オード接続されたＮチャンネルＭＯＳトランジスタ２１
に接続されている。ＮチャンネルＭＯＳトランジスタ２
１のゲートは端子９を介してＮチャンネルＭＯＳトラン
ジスタ１０及び１１のゲートに接続され、トランジスタ
２０゜１０．１１はカレントミラー回路を形成している
。

ＮチャンネルＭＯＳトランジスタ１０とＰチャンネルＭ
ＯＳトランジスタ１３のドレインは、電流比較器１６に
入力している。電流比較器１６の出力は、そのソースが
ＮチャンネルＭＯ８１〜ランジスタ１１のドレインに、
そのドレインがＰチャンネルＭＯＳトランジスタ１４の
ドレインに各々接続された、ＮチャンネルＭＯ３１〜ラ
ンジスタ１５のゲートに接続されている。また、電流比
較器１６の出力はデジタル出力端子８に、Ｐチャンネル
ＭＯ３トランジスタ１４のド１ツインは電流出力端子６
に接続されている。

３０はオフセット量を発生するオフセット電流源であり
、ダイオード接続されたＮ　’Ｊ−ＰンネルＭＯＳトラ
ンジスタ３１に接続されている。ＮチャンネルＭＯＳト
ランジスタ３１のゲートは端子１つを介してＮチャンネ
ルＭＯＳトランジスタ１フａ、１７ｂ及びＮチャンネル
ＭＯＳトランジスタ１８のゲートに接続され、トランジ
スタ３１゜１８．１７ａ、１７ｂはカレントミラー回路
を形成している。また、ＮチャンネルＭＯＳトランジス
タ’１７ａ、１７ｂのドレインとソースはＮチャンネル
ＭＯ３１〜ランジスタ１０のドレインとソースに並列接
続されている。また、Ｎチャンネル〜１ｏＳトランジス
タ１８のドレインは電流出力端子６に接続され、そのソ
ースは接地されている。

アナログ入力量と基準ｆａ　ｆｆｉの２分の１との大小
関係を比較してアナログ入力量に対応するデジタル信号
を出力する比較手段１０１は、ＮチャンネルＭＯＳトラ
ンジスタ３，５ａ、５ｂ、　１ｏ。

１７ａ、１７ｂ、２１，３１とＰチャンネルＭＯＳトラ
ンジスタ１２．１３と電流比較器１６とを有する。比較
手段’１０１の比較結果に従ってアナログ出力量を生成
するアナログ出力量生成手段１０２は、ＮチャンネルＭ
ＯＳトランジスタ１１゜１５．１８．３１とＰチャンネ
ルＭＯＳトランジスタ１４とを有づ”る。

次いで動作について説明する。カレントミラー回路を形
成しているＮチャンネルＭＯＳトランジスタ３，５ａ、
５ｂが同一特性を持つとすると、電流入力端子１より入
力されトランジスタ３のトレインを流れる電流と同じ電
流が、トランジスタ５ａ、５ｂの各々のドレイン電流と
なる。すなわち、電流入力端子１より入力された電流に
応じて、ダイオード接続されたＮチャンネルＭＯ３１〜
ランジスタ３のグー１へ電圧が変化するが、Ｎチャンネ
ルＭＯＳトランジスタ５ａ、５ｂのゲートが１〜ランジ
スタ３のゲートに結ばれているため、各々トランジスタ
３のドレインに流れる電流と同じ電流量がトランジスタ
５ａと５ｂのドレインにも流れる。従って、ダイオード
接続されたＰチャンネルＭＯＳトランジスタ１２には入
力電流の２倍の電流が流れる。一方、ＰチＶンネルＭＯ
３Ｉヘランジスタ１３．１４もＰチャンネルＭＯＳトラ
ンジスタ１２とともにカレントミラー回路を形成してい
るので、上記と同じ原理により、トランジスタ１３のド
レイン電流と同じ電流、すなわち入力電流の二倍の電流
が、トランジスタ１３及び１４のドレインを流れる。ま
た、カレントミラー回路を形成しているＮチャンネルＭ
ＯＳトランジスタ２１．１０．１１についても同様に、
トランジスタ１０．１１のドレイン電流は基準電流源２
０の出力電流と同じ値となる。また、カレントミラー回
路を形成しているＮチャンネルＭＯＳトランジスタ３１
．’１８，１７８，１７ｂによってトランジスタ１８．
１７ａ、１７ｂの各々のトレイン電流はオフセット電流
源３０の出力電流と同じ値となる。

電流比較器１６は、ＰチャンネルＭＯＳトランジスタ１
３のドレイン電流と、ＮチャンネルＭＯＳトランジスタ
１０，１７ａ、１７ｂのドレイン電流の和を比較し、比
較結果に応じてＮチャンネルＭＯＳトランジスタ１５を
開閉する。すなわちＮチャンネルＭＯＳトランジスタ１
３のドレイン電流がＮチャンネルＭＯＳトランジスタ１
０゜１７８．１７ｂのドレイン電流の和より小さい場合
、電流比較器１６の出力は低電位レベル（論理値Ｏ）と
なりＮチャンネルＭＯＳトランジスタ通させる。これに
応じて前者の場合は、電流出力端子６からＰチャンネル
ＭＯＳトランジスタ１４のドレイン電流からＮチャンネ
ルＭＯＳトランジスタ１８のドレイン電流を引いた電流
量が得られ、後者の場合は、ＰチャンネルＭＯＳトラン
ジスタ１４のドレイン電流からＮチャンネルＭＯＳトラ
ンジスタ１１および１８のドレイン電流を引いた電流量
が得られる。

以上の動作をまとめると、次のようになる。

Ｂ＝Ｏ（２ｌ１ｎ−＜　Ｉｒｅｆ　＋２１ｏｆｆ　　の
場合）１（２Ｉｉｎ−≧Ｉ　ｒｅｆ　＋２　Ｉ　ｏｆｆ
　　の場合）Ｉｏｕｔ　”＝２Ｉｉｎ−−Ｉｏｆｆ　−
Ｂ−Ｉｒｅｆ　　（８）但し、Ｉｉｎ”は電流入力端子
１からの電流流入量、１　ｒｃｆは基準電流源２０の電
流値、Ｂはデジタル出力端子８の出力論理値、ｉ　０Ｕ
Ｔ−は電流出力端子６の電流流出量、１ｏｆｆはオフセ
ット電流源３０の電流値である。

第２図は式７，８で表される動作を説明したものである
。ただしここでは、入力端子１の入力電流ｆｆ１Ｉｔｎ
−はあらかじめ真の入力１Ｉｉｎにオフセット電流値が
加えられ、 ｉ　ｉｎ−＝　ｌ　ｉｎ＋　ｊｏｆｆ であったとする。ＩｔｎがＯから１ｒｅｆ／２まで直線
的に変化するとき、２０１のように１ｉｎ”はＩｏｆｆ
から（Ｉｒｅｆ　／２＋Ｉｏｆｆ　）まで変化する。

この範囲では式（７）の条件式よりＢ＝Ｏであり、１ｏ
ｕｔ＝は式（８）従って２０３のように１ｏｆｆから（
Ｉ　ｒｅｆ　−１ｏｆｆ）まで変化する。

次に、ｌｉｎがＩｒｅｆ／２からＩｒｅｆマチ変化スル
と、ｌ１ｎ−は（Ｉｒｅｆ　／２＋Ｉｏｆｆ　）から（
Ｉｒｅｆ　：　）ｏｆｆ　）まで変化する。この範囲で
は式（７）の条件式よりＢ＝１であり、１ｏｕｔ　−は
式（８）に従って２０３のようにＩｏｆｆから（Ｉｒｅ
ｆ−１ｏｆｆ＞の変化をもう１度くりかえす。

以上の説明でわかるように、（９）式を考慮すると（７
）式は、 Ｂ＝　　Ｏ（２Ｉｉｎ＋２１ｏｆｆ　＜　Ｉｒｅｆ　＋
２　Ｉｏｆｆの場合） １　　（２Ｉｉｎ＋２１ｏｆｆ≧Ｉｒ１３ｆ　＋２　Ｉ
ｏｆｆの場合） となり式（１０）の（）で囲んだ条件式は、ｌｉｎとＩ
ｒｅｆ／２の比較式と等価になる。また、（８）式は、
Ｉｏｕｔ　−＝　（２１ｉｎ−８−１ｒｅｆ　）＋Ｉ　
　ｏｆｆとなるが、式（２）で表される真の電流出力量
ｌ０ｕｔを用いると、 １ｏｕｔ　”　＝　Ｉｏｕｔ　＋　Ｉｏｆｆ　　　　　
　　　　（１２）となる。このように、入力電流に含ま
れるオフセット徂と出力電流に含まれるオフセラ１〜Ｍ
８等しくすることによって、以下に）ホベるビットセル
の多段接続が可能になる。

このような実施例の回路を用いたＡ／Ｄコンバータの構
成例を第Ｚ図、に示す、Ｎｇの回路ブロックは、電流入
力端子１と電流出力端子６を介して従属接続されている
。また、最も入力側に位置する、１番目のピッ１〜セル
２の電流入力端子１は、入力電流源２２および、オフセ
ット電流源３Ｑと等しい出力１１ｏｆｆを持つ電流源３
２に接続されている。基準電流源２０はダイオード接続
したＮチャンネルＭＯＳトランジスタ２１のドレインと
すべてのピッ１〜セル２の端子９に共通に接続されてい
る。また、オフゼット電流源３０はダイオード接続した
ＮチャンネルＭＯＳトランジスタ３１のドレインとすべ
てのビットはル２の端子１９に共通に接続されている。

このＡ／Ｄコンバータの動作を以下に述べる。

以下では、 １Ｍ：に番目のビットセルの入力電流 ３ｋ　　：に７Ｍ目のビットセルのデジタル出力値■　
　；電流源２２の電流値 とプる。全てのごットセルのＮチャンネルＭＯ３１〜ラ
ンジスタ１０．１１のドレイン電流およびＩＮチャンネ
ルＭＯ３Ｉ−ランジスタ１７ａ、’１７ｂ。

１８のドレイン電流がおのおの基準電流１　ｒｅｆおよ
びオフセット電流１ｏｆｔと等しいこと、また、１番目
のピッ１〜セルの入力電流が真の入力電流■とオフセッ
ト電流１　ｏｆｆの和、すなわらＩ’１−＝Ｉ＋Ｉｏｆ
ｆ であることを考慮すると、動作は次のようになる。

まず、一番目のピッ１〜セルでは２（Ｉ＋Ｉｏｆｆ）と
（Ｉｒｅｆ　＋２１ｏｆｆ　＞が比較される。Ｖなわら
、Ｉと１ｒｅｆ／２の比較と等価な比較が行なわれる。

ここで、■が［ｒｅ４／２より大きい場合Ｂ１は１、逆
の場合はＢ１はＯとなり、Ａ／Ｄ変換の一桁目が決定さ
れる。このとき出力電流は、前者の場合（２Ｉ＋Ｉｏｆ
ｆ）、後者のｓ合（２１＋　Ｉｏｆｆ　−Ｉｒｅｆ　）
・どなる。２番目のビットセルでは、これらの電流が二
倍され、２　＜２　Ｉ＋Ｉｏｆｆ　）または２（２Ｉ＋
　Ｉｏｆｆ　−Ｉ　ｒｅｆ）が（Ｉｒｅｆ　＋２１ｏｆ
ｆ　）と比較される。この比較は、ＩとＩｒｅｆ／４ま
たは３１ｒｅｆ／４との比較と等価であることが、簡単
な演算かられかる。この比較により二桁目が決定される
。以下、同じような手順によって最上位ビットＢ１から
順次Ｂｋを決めて行くことにより、２２の電流値ＩがＯ
からｉ　　ｒｅｆまで直線的に変化し、１番目のごット
セル２の入力電流ＩＩ　”が（２０１ａ）のようにＩｏ
ｆｆから（ｌｒｅｆ＋１ｏｆｆ）まで変化した時を考え
る。まず１番目のビットセル２においては、１１−がｌ
０ｆｆから（Ｉｒｅｆ　／、２＋　Ｉｏｆｆ　）まで変
化すると、デジタル出力Ｂｌ（２０８ａ）はＯｌこのピ
ッセルの出力電流すなわち２番目のビットセル２の入力
電流Ｉ２″（２０１ｂ）は１ｏｆｆから（１ｒｅｆ　＋
　１ｏｆｆ　）まで変化する。次にｉｔ　＝が（Ｉｒｅ
ｆ　／２＋　Ｉｏｆｆ　）から（Ｉｒｅｆ　＋Ｉｏｆｆ
　）まで変化するとデジタル出力Ｂｌ　　（２０２ａ）
は１．１２−（２０１ｂ）は再びＩｏｆｆから（ｌ　ｒ
ｅｆ　＋１ｏｆｆ　）まで変化する。２番目のビットセ
ル２においては、１１　″（２０１ａ）が１ｏｆｆから
（ｌ　ｒｅｆ　＋　１ｏｆｆ’　）まで１回増／Ｊｌｌ
する間に１２　＝　（２０１ｂ）がＩｏｆｆから（Ｉ　
ｒｅｆ　＋Ｉｏｆｆ　）まで２回増加Ｊ−ることがら、
Ｂ２は（２０２ｂ）のようにＯから１の変化を２回繰り
返し、このビットセル２の出力である１３　＝　（２０
１ｃ）のようにｌ　ｏｆｆから（Ｉ　ｒｅｆ十１ｏｆｆ
）までの直線的な増加を４回繰り返す。

３番目のビットセル２においては、１１”　（２０１ａ
）　７’）＜　Ｉｏｆｆから（ｌ　ｒｅｆ　＋ＩｏＨ）
まで１回変化する間にｌ３−（２０１Ｃ）がｌ０ｆｆか
ら（ｌ　ｒｅｆ　＋　Ｊｏｆｆ　）まで４回増加するこ
とから、Ｂ３　＝は（２０２ｃ）のようにＯから１の変
化を４回繰り返し、このビットセル２の出力である１４
′は（２０１ｄ）のようにｌ　ｏｆｆから（ｌ　ｒｅｆ
＋Ｉｏｆｆ＞までの直線的な増加を８回繰り返す。

このように、ＩＩ　”がｌ　ｏｆｆから（Ｉｒｅｆ十Ｉ
ｏｆｆ）まで変化すると、ｋ番目のビットセルの出力Ｂ
ｋは、ｊをＯから（２に″１−１）までの任意の整数と
して、 ２ｊ　・（ｌｒｅｆ　／２Ｋ＞＋Ｉｏｆｆ≦１１′＜（
２ｊ＋１＞　・（Ｉｒｅｆ／２Ｋ＞＋Ｉｏｆｆの場合、
Ｂｋ　＝Ｏ（１４） （２ｊ＋’ｌ　）　・（！ｒｅｆ／２１′）＋　Ｉｏｆ
ｆ≦１１′＜　（２ｊ＋２＞　・（Ｉｒｅｆ／２”）＋
１ｏｆｆの場合、Ｂｋ＝１　　　　　　　　　　　　　
（１５）となる。このようにしてアナログｉｌｌに比例
したデジタル二進数［ＢＩ　Ｂ２・・ＢＮ　］が得られ
る。

ここで、式（１３）を考慮すると、式（１４）および（
１５）は式（３）および（４）と全く等しくなる。

すなわち、上記実施例において得られる変換結果は、従
来例と全く変わりないが、第４図から判るようにビット
セル２への入力電流は零になることかない。従って、Ｎ
チャンネルＭＯＳトランジスタ３．５ａ、５ｂで形成さ
れるカレントミラー回路やＰチャンネルＭＯＳトランジ
スタ１２，１３゜１４で形成されるカレントミラー回路
の電流が零になることがなく、高速な動作が得られる。

本発明の他の実施例を第５図で説明する。１は電子回路
２の電流入力端子である。電流入力端子１はダイオード
接続されたＰチャンネルＭＯ８Ｉ−ランジスタ１２のド
レインに結ばれ°Ｃいる。ざらに、ＰチャンネルＭＯＳ
トランジスタ１２のゲートはＰチャンネルＭＯＳトラン
ジスタ１３ａ。

１３ｂ及び１４ａ、’１４ｂのゲートと接続され、トラ
ンジスタ１２，１３ａ、１３ｂ、１４ａ。

１４ｂはカレントミラー回路を形成している。２０は基
準流源であり、ダイオード接続されたＮチャンネルＭＯ
Ｓトランジスタ２１に接続されている。ＮチャンネルＭ
ＯＳトランジスタ２１のゲートは端子９を介してＮチャ
ンネルＭＯＳトランジスタ１０．１１ａ及び１１ｂのグ
ートニ接続され、トランジスタ２１，１０．１’ｌａ、
ｌ’ｌｂはカールＭＯＳトランジスタ３１に接続されて
いる。ＮチャンネルＭＯＳトランジスタ３１のゲートは
端子１９を介してＮチャンネルＭＯＳトランジスタ１７
ａ、１７ｂ及び１８ａ、１８ｂ、１８ｃのゲートに接続
され、トランジスタ３１，１７ａ。

１７ｂ、１８ａ、１８ｂ、１８ｃはカレントミラー回路
を形成している。ＰチャンネルＭＯＳトランジスタ１３
ａとＰチャンネルＭＯＳトランジスタ１３ｂとのドレイ
ンが接続され、それらのトレインはざらに電流比較器１
６の正入力端子に入力している。ＮチャンネルＭＯＳト
ランジスタ１０゜１７ａ、１７ｂのドレインが接続され
、それらのドレインは電流比較器１６の負入力端子に入
力している。電流比較器１６の出力は、そのソースがＮ
チャンネルＭＯＳトランジスタ１１ａのドレインに接続
され、そのドレインがＰチャンネルＭＯＳトランジスタ
１４ａおよび１４ｂのドレインに共通に接続された、Ｎ
チャンネルＭＯＳトランジスタ１５のゲートに接続され
ている。また、電流比較器］６の出力はデジタル出力端
子８に、ＰチャンネルＭＯＳトランジスタ１４ａ、１４
ｂのドレインはＮチャンネルＭＯＳトランジスタ１１ｂ
。

１８ａ、’１８ｂ、１８Ｇのドレインに接続され、ざら
に、電流出力端子６に接続されている。

比較手段５０’ｌは、ＮチャンネルＭＯＳトランジスタ
１０．１７ａ、１７ｂ、２１．３１とＰチャンネルＭＯ
Ｓトランジスタ１２．１３ａ、１３ｂと電流比較器１６
とを有する。アナログ出力量生成手段５０２は、Ｎチャ
ンネルＭＯＳトランジスタ１１ａ、１１ｂ、１５，１８
ａ、１８ｂ。

１８ｃ、３１とＰチャンネルＭＯＳトランジスタ１４ａ
、１４ｂとを有する。

次いで動作について説明する。この回路は、従来例およ
び上記第一の実施例と異なり、入力端子１に入力可能な
電流の方向はビットセル２から外部へ流出する方向、出
力端子６に出力可能な電流の方向はビットセル２から内
部へ流入する方向である。従って、入力量および出力量
の符号は、これまでとは逆に、おのおの流出方向および
流入方向を正とする。また、表現上は以下でも「入力」
および「出力」と言う言葉を使う。

カレントミラー回路を形成しているＰチャンネルＭＯＳ
トランジスタ１２，１３ａ、１３ｂ。

１４ａ、１４ｂが同一形状を持つとすると、電流入力端
子１より入力されトランジスタ１２のドレインを流れる
電流と同じ電流が、トランジスタ１３ａ、１３ｂ、’１
４ａおよび１４ｂの各々ノドレイン電流となる。すなわ
ち、電流入力端子１より入力された電流に応じて、ダイ
オード接続されたＰチャンネルＭＯＳトランジスタ１２
のゲート電圧が変化するが、ＰチャンネルＭＯＳトラン
ジスタ１３ａ、１３ｂ、１４ａおよび１４ｂのゲートが
結ばれているため、各々のドレインはトランジスタ１２
に流れる電流と同じ電流量となる。また、カレントミラ
ー回路を形成しているＮチｉ？ンネルＭＯＳトランジス
タ２１．１０．１１ａ。

１１ｂについても同様に、トランジスタ１０゜１１ａお
よび１１ｂのドレイン電流は基準電流源２０の出力電流
と同じ値となる。同様に、カレントミラー回路を形成し
ている、ＮチャンネルＭＯＳトランジスタ３１，１７ａ
、’１７ｂ、１８ａ。

１８ｂ、１８ｃについても同様に、トランジスタ１７ａ
、１７ｂおよびトランジスタ１８ａ、１８ｂ、１３Ｇの
ドレイン電流はオフセラ１〜電流源３０の出力電流と同
じ値となる。

電流比較器１６は、ＰチャンネルＭＯＳトランジスタ１
３ａのドレイン電流とＰチ１７ンネルＭＯＳトランジス
タ１３ｂのトレイン電流の和、すなわら２ｉｉｎとＮチ
ャンネルＭＯ３Ｉ−ランジスタ１０、’１７ａ、１７ｂ
のドレイン電流の和、ずなワラ（ｆｒｅｔ　＋２　Ｉｏ
ｆｆ　）　ヲ比較し、比較ｖ１果に応じてＮチャンネル
ＭＯＳトランジスタ１５を開閉する。すなわら、２）ｉ
ｎが（ｌ　ｒｅｆ　＋　２１ｏｆｆ　）より小ざい場合
、電流比較器１６の出力は低電位レベル（論理値Ｏ）と
なりトランジスタ１５を遮断させ、逆の場合は、電流比
較器１６の出力は高電位レベル（ｆｉｉｉ理値１）とな
りトランジスタ１５を導通させる。これに応じて前者の
場合は、ＮチャンネルＭＯＳトランジスタ１１ａとＮチ
ャンネルＭＯＳトランジスタ１８ａ、１８ｂ、１８Ｃと
のトレイン電流の和から、ＰチャンネルＭＯＳトランジ
スタ１　’４　ａと１４ｂのドレイン電流を引いた電流
値、すなわら、（Ｉｒｅｆ　＋３１ｏｆｆ　−２Ｉｉ口
′）が、後者の場合は、ＮチャンネルＭＯＳトランジス
タ１１ａ、１　ｌｂ、１８ａ、１８ｂ。

１８Ｃのドレイン電流の和から、ＰチャンネルＭＯＳト
ランジスタ１４ａと１４ｂのドレイン電流を引いた電流
値、すなわち、（２Ｉｒｅｆ　＋３１ｏｆｆ　−２１ｉ
ｎ”　）が、電流出力端子６から得られる。

以上の動作をまとめると、次のようになる。

Ｂ＝Ｏ（２Ｉｉｎ＝≦１ｒｅｆ　＋２！　Ｊｏｆｆの場
合）１　（２Ｉ　ｉｎ　　＞　Ｉｒｅｆ　＋２　Ｉｏｆ
ｆの場合）Ｉｏｕｔ　ｊ　＝　（ｒｅｆ　＋３−　Ｉｒ
ｅｆ　＋３　Ｉｏｆｆ　−２１１ｎ−（１７） 但し、ｌｉｎ”は電流入力端子１からの電流流出量、Ｉ
ｒｅｆは基準電流源２０の電流値、Ｂはデジタル出力端
子８の出力論理値、１ｏｔＪｔ＝は電流出力端子６の電
流流入量、１ｏｆｆはオフセット電流源３０の電流値で
必る。

第６図は式（１６）、　（１７）で表される動作を説明
したものである。ただしここでも、入力端子１の入力電
流ＦＩ　Ｉ　ｉｎ−はあらかじめ真の入力１Ｉｉｎにオ
フセット電流値が加えられ式（９）が成立していたとす
る。ｌ＋ｎがＯからＩｒｅｆ／２まで直線的に増加する
とき、第６図（１）中の２０４のようにＩｉｎ′はＩｏ
ｆｆから（Ｉｒｅｆ　／２＋　Ｉｏｆｆ　）まで変化す
る。この範囲では式（７）の条件式より８＝０であり、
Ｉｏｕｔ　＝は式（１７）に従って２０６のように（ｌ
　ｒｅｆ　＋　Ｉｏｆｆ　）からＩｏｆｆまで減少する
。

次に、ＩｉｎがＩｒｅｆ／　２からＩ　ｒｅ４まで変化
すると、１　ｉｎ−は（Ｉｒｅｆ　／２＋Ｉｏｆｆ　＞
から（Ｉｒｅｆ十１ｏｆｆ）まで変化する。この範囲で
は式（７）の条件式より８＝１であり、１ＯＩＪｔ−は
式（８）に従って２０６のように（ｌ　ｒｅｒ　＋Ｉｏ
ｆｆ　）から１ｏｆｆの減少をもう１度くりかえす。第
６図（２）に示すように、■ｔｎが（Ｉｒｅｆ　＋１ｏ
ｆｆ　）から（ｌ　ｒｅｆ／２＋Ｉｏｆｆ）まで減少す
るときは、Ｉｏｕｔ−はｌ　ｏｆｆから（ｌｒｅｆ　；
　１ｏｆｆ　）まで増加し、Ｂ＝１、ｌ１ｎ−が（Ｉｒ
ｅｆ　／２＋　Ｉｏｆｆ　）から（Ｉｒｅｆ　＋　１ｏ
ｆｆ　）まで減少するときは、Ｉｏｕｔ　＝は１ｏｆｆ
から（ｌ　ｒｃｆ　＋　Ｉｏｆｆ　）までもう−度増加
し、Ｂ＝Ｏである。

以上の説明でわかるように、式（９）を考慮すると式（
１６）は、 Ｂ＝Ｏ（２１ｉｎ＋２１Ｏｆｆ　＜　Ｉｒｅｆ　＋２１
ｏｆｆの場合） １　　（２Ｉｉｎ＋２　Ｉｏｆｆ≧Ｉ　ｒｅｆ　＋　２
１ｏｆｆの場合） となり式（１８）の（）で囲んだ条件式は、ＪｉｎとＩ
ｒｅｆ／　２の比較式と等価になる。また、式（１７）
は、１ｏｕｔ　”＝　Ｉｒｃｆ　十Ｂ　−ｆｒｅ「＋　
Ｉｏｆｆ　−２Ｉ　１ｎとなる。

このような本発明の第二の実施例を用いた例として、Ａ
／Ｄコンバータの構成例を第７図に示す。

Ｎ個の回路ブロックは、電流入力端子１と電流出力端子
６を介して従属接続されている。また、最も入力側に位
置する。１番目のビットセル２の電流入力端子１は、入
力電流源２２およびオフセット電流源３０と等しい出力
量Ｉｏｆｆをもつ電流源３２に接続されている。基準電
流源２０はダイオード接続したＮチャンネルＭＯＳトラ
ンジスタ２１のトレインとすべてのビットセル２の端子
９に共通に接続されている。また、オフセット電流源３
０はダイオード接続したＮチャンネルＭＯＳトランジス
タ３１のドレインとすべてのビットセル２の端子１９に
共通に接続されている。各ビットセル２のデジタル出力
端子８のうち、偶数番口のビットセル２のデジタル出力
端子はインパークを介して端子１００に、奇数番目のビ
ットセル２のデジタル出力端子は直接端子１００に結ば
れている。端子１００は後で述べるようにＡ　／　Ｄコ
ンバータの最終的な変換結果を出力するものである。

このＡ／Ｄコンバータの動作を以下に述べる。

以下では、 Ｉｋ′：に番目のビットセルの入力電流３ｋ　　　：ｋ
ｌ目のビットセルのデジタル出力端子８に表われるデジ
タル出力値 ＤＩ＜：に番目のビットセルに対応した端子１００に表
われるデジタル出力値 Ｉ　　：電流源２２の電流値 とする。ここで Ｄｋ＝Ｂｋ　　　　（ｋが奇数の場合）百ｋ　　　　（
ｋが偶数の場合）　　　（２０）である。全てのビット
セル２のＮチャンネルＭＯＳトランジスタ１０．１１ａ
、１１ｂのドレイン電流およびＮチャンネルＭＯＳトラ
ンジスタ１７ａ、１７ｂ、１８ａ、１８ｂ、１８Ｃ（７
）トレイン電流がおのおの基準電流Ｉ　ｒｅｆおよびオ
フセット電流１ｏｆｆと等しいこと、また、式（１３）
のように１番目のビットセル２の入力電流が真の入力電
流■とオフセット電流１ｏｆｆの和であることを考慮す
ると、動作は次のようになる。まず、−１目のビットセ
ル２では２（ｉ＋Ｉｏｆｆ）と（ｌｒｏｒ＋２Ｉｏｆｒ
）が比較される。すなわち、ＩとＩｒｅｆ／２の比較と
等価な比較が行なわれる。ここで、１がＩｒｅｆ／２よ
り大きい場合Ｂ１は１、逆の場合はＢ１はＯとなる。こ
の値は直接端子１００にＡ／Ｄ変換結果の一桁目Ｄ１と
して出力される。

このとき出力電流は、Ｂ１がＯの場合（ｌｒｅｆ十１ｏ
ｆｆ　−２１）　、８１が１の場合（２１ｒｅｆ＋）ｏ
ｆｆ−２１＞となる。２番目のビットセル２で″は、こ
れらの電流が二倍され、２　（Ｉｒｅｆ　十Ｉｏｆｆ　
−２１＞または２　（２Ｉｒｅｆ　＋　Ｉｏｆｆ　−２
１＞が（Ｉｒｅｆ　＋２　Ｉｏｆｆ　＞と比較される。

この比較は、Ｉと１ｒｅｆ／４または３１ｒｅｆ／４と
の比較と等価であることが、簡単な演算かられかる。こ
の結果はインバータ１０１によって論理値が反転され、
端子１００にＡ／Ｄ変換結果の二桁目Ｄ２として出力さ
れる。このような手順によって最上位ビットＤ１から順
次［）ｋを決めて行くことにより、Ａ／Ｄ変換結果が得
られる。

以上のような動作を第８図で説明する。電流源２２の電
流値ＩがＯから１ｒｅｆまで直線的に変化し、１番目の
ビットセル２の入力電流が（２０４ａ＞（７）にうＧ：
ｌ０ｆｆから（１ｏｆｆ　＋Ｉｒｅｆ　）まで変化した
とする。まず１１目のビットセル２においては、１１　
＝が１Ｏｆｆから（ｉｒｅｆ／２＋Ｉｏｆｆ　）まで変
化すると、Ｂ１はＯでありこれが（２０５ａ）のように
直接デジタル出力Ｄ１として端子”１００に出力される
。また、このビットセルの出力電流すなわち２番目のビ
ットセル２の入力電流１２　”　（２０４ｂ）は（Ｉ　
ｒｅｆ　＋Ｉｏｆｆ　）から１ｏｆｆまで減少する。次
に１１　′が（ｌｒｅｆ／２＋Ｉｏｆｆ）から（１ｒｅ
ｆ　＋　Ｊｏｆｆ　）まで変化するとＢ１およびＤｌは
１となり、Ｉ２　＝　（２０４ｂ）は再び（Ｉｒｅｆ　
＋Ｊｉｆｆ　）からｌ　ｏｆｆまで変化する。２番目の
ビットセル２においては、Ｉ１　　′（２０４ａ）がＩ
ｏｆｆから（ｌ　ｒｅｆ　十Ｉｏｆｆ　）まで１回増加
する間にＩ２　　（２０１ｂ）が（Ｉｒｃｆ　＋Ｉｏｆ
ｒ　）からｌ　ｏｆｆまで２回減少することから、１２
　＝の減少ごとに８２は第６図（２０４′）のように１
からＯの変化を２回繰り返す。これがインバータ１０’
ｌを介してデジタル出力Ｄ２となり第８図（２０５ｂ）
のような２回のＯから１の変化が端子１００に現われる
。また、このビットセル２の出力であるＩ３は第６図（
２０６Ｎのように１２　”の１回の減少につきＩｏｆｆ
から（Ｉｒｅｆ　＋Ｉｏｆｆ　）までの直線的な２回の
増加、１１”の１回の増加に対しては、第８図（２０４
Ｃ）のように４回の増加を繰り返す。３番目のビットセ
ル２においては、１１　”　（２０４ａ＞がＩｏｆｆか
ら（ｌ　ｒｅｆ　＋　１ｏｆｆ　）まで１回変化する間
に１３　′（２０４Ｇ）がＩｏｆｆから（ｌｒｅｆ＋（
ｏｆｆ　）まで４回増加することから、Ｂ３はＯから１
の変化を４回繰り返し、デジタル出力Ｄ３も（２０５ｃ
）のように同じ変化をする。また、このビットセル２の
出力であるＩ４　”は（２０４ｂ）のように（Ｉｒｅｒ
　＋１ｏｆｆから）ｌｏｆｆまでの直線的な減少を８回
繰り返ず。このように、１１　”が１ｏｆｆから（ｉ　
ｒｅｆ　十Ｉｏｆｆ　）まで変化すると、ｋ番目のビッ
トセル２の出力Ｂｋより生成されたＤｋは、ｊをＯから
（２”−１−１）までの任意の整数として、 ２ｊ　・（Ｉｒｅｆ　／２Ｋ）　十■ｏｆｆ≦■１′＜
　（２ｊ　＋１）　・（Ｉｒｅｆ　／２　　＞　＋Ｉｏ
ｆｆの場合、Ｄｋ　＝Ｏ（２１） （２ｊ＋１　）　・（Ｉｒｅｆ　／２’　）　＋　Ｉｏ
ｆｆ≦■＜　（２ｊ＋２）　・（Ｉｒｅｆ　／２”　）
　十Ｉｏｆｆの場合、Ｄｋ＝１、　　　　　　　　　　
　（２２）となる。このようにしてアナログｆｆ１Ｉに
比例したデジタル二進数［ＤＩ　Ｂ２・・ＤＮ　］が得
られる。

ここで、式（１３）を考慮すると、式（２１）および（
２２）は式（３）および（４）と全く等しくなる。すな
わち、この実施例において得られる変換結果は、従来例
と全く変わりないが、第８図から判るようにビットセル
２への入力電流は零になることがない。従って、Ｐチャ
ンネルＭＯＳトランジスタ１２゜１３ａ、１３ｂ、１４
ａ、１４ｂで形成されるカレントミラー回路の電流が零
になることがなく、高速な動作が１ｑられる。

以上説明したように、ビットセルの入力電流値および出
力電流値は、真のアナログ電流値にオフセット電流を加
えた値になっており、また、入力オフセット電流値と出
力オフセット電流値とを等しくし、ビットセルの多段従
属接続を可能にしている。また、カレントミラー回路を
流れる電流値はＡ／Ｄコンバータへのアナログ入力量に
かかわらず零とならない。

なお、以上の実施例は最上位桁から連鎖的にＡ／Ｄ変換
結果がきまるＡ／Ｄコンバータの構成に、本発明を応用
したものであるが、ピッ１へセルをパイプライン的に動
作ざけるいわゆるパイプライン型Ａ／Ｄコンバータ（例
えば、ＬＤＳＰグループ、三木、熊本　９／１６提出の
特許Ａ−９１０５）に応用しても高１ｆＪａ化が図られ
る。

また、カレントミラー回路はダイオード接続されたトラ
ンジスタと、それと対をなす１個のトランジスタで構成
されていたが、入力電流と出力電流が等しいか、あるい
は、所定の比率を持つ機能回路であればよく、例えば、
ウィルソン・カレントミラー回路等を用いてもよい。

〔発明の効果〕

以上のように本発明によれば、比較手段で比較されたア
ナログ入力量が基準値量の２分の１以下の場合、アナロ
グ人力口の２倍にオフセット量を減算した結果を、ある
いは基準値量からアナログ人力口の２倍を減算して更に
オフセット量の３倍を加えた結果をアナログ出力量とし
て生成し、−方、アナログ入力量が基準値量の２分の１
より大ぎい場合、アナログ人力口の２倍から基準値量を
減算して更にオフセット量を減算した結果を、あるいは
基準値量の２倍からアナログ人力口の２倍を減算して更
にオフセット量の３倍を加えた結果をアナログ出力量と
して生成する構成としたので、入力電流に含まれるオフ
セット量と出力電流に含まれるオフセット量が等しくな
り、アナログ入力量にかかわらず例えばカレントミラー
回路の電流が零になることがなく、これによりアナログ
／デジタル変換速度の向上を図れるという効果が得られ
る。

【図面の簡単な説明】

第１図はこの発明の一実施例によるビットセルの回路構
成図、第２図は一実施例によるビットセルの動作説明図
、第３図は一実施例によるアナログ／デジタル変換方式
の構成図、第４図は一実施例によるアナログ／デジタル
変換方式の動作説明ットセルの動作説明図、第７図は伯
の実施例によるアナログ／デジタル変換方式の構成図、
第８図は他の実施例によるアナログ／デジタル変換方式
の動作説明図、第９図は従来のビットセルの回路構成図
、第１０図は従来のビットセルの動作説明図、第１１図
は従来のアナログ／デジタル変換り式によるＡ／Ｄコン
バータの構成図、第１２図は従来のアナログ／デジタル
変換方式によるＡ／Ｄコンバータの動作説明図で必る。 １０１．５０１・・・・・・比較手段、１０２，５０２
・・・・・・アナログ出力量生成手段。

Claims (1)

1. 【特許請求の範囲】 アナログ入力量と基準値量の２分の１との大小関係を比
   較してアナログ入力量に対応するデジタル信号を出力す
   る比較手段と、この比較手段の比較結果に従つてアナロ
   グ出力量を生成するアナログ出力量生成手段とを有し、 上記アナログ出力量生成手段により、上記比較手段で比
   較されたアナログ入力量が基準値量の２分の１以下の場
   合、アナログ入力量の２倍に上記各手段の素子に対する
   オフセット量を減算した結果を、あるいは基準値量から
   アナログ入力量の２倍を減算して更にオフセット量の３
   倍を加えた結果をアナログ出力量として生成し、一方、
   アナログ入力量が基準値量の２分の１より大きい場合、
   アナログ入力量の２倍から基準値量を減算して更にオフ
   セット量を減算した結果を、あるいは基準値量の２倍か
   らアナログ入力量の２倍を減算して更にオフセット量の
   ３倍を加えた結果をアナログ出力量として生成すること
   を特徴とするアナログ・デジタル変換方式。