JPH0831836B2 - スタツフ多重受信回路 - Google Patents
スタツフ多重受信回路Info
- Publication number
- JPH0831836B2 JPH0831836B2 JP28687785A JP28687785A JPH0831836B2 JP H0831836 B2 JPH0831836 B2 JP H0831836B2 JP 28687785 A JP28687785 A JP 28687785A JP 28687785 A JP28687785 A JP 28687785A JP H0831836 B2 JPH0831836 B2 JP H0831836B2
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- 238000006243 chemical reaction Methods 0.000 claims description 26
- 230000005540 biological transmission Effects 0.000 claims description 9
- 238000000926 separation method Methods 0.000 claims description 4
- 230000003111 delayed effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 3
- 238000012544 monitoring process Methods 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は，ディジタルデータを高速の伝送路にスタッ
フ多重した信号を受け、該信号から前記ディジタルデー
タを分離するスタッフ多重受信回路に関するものであ
る。
フ多重した信号を受け、該信号から前記ディジタルデー
タを分離するスタッフ多重受信回路に関するものであ
る。
従来，ディジタルデータを高速の伝送路にスタッフ多
重し，分離する場合，エラスティックメモリの制御とし
て読み出し，書き込みカウンタを別別に有し，さらに両
カウンタの出力状態を監視する比較回路及びアンダーフ
ロー，オーバーフロー制御回路とから構成する方法が用
いられている。
重し，分離する場合，エラスティックメモリの制御とし
て読み出し，書き込みカウンタを別別に有し，さらに両
カウンタの出力状態を監視する比較回路及びアンダーフ
ロー，オーバーフロー制御回路とから構成する方法が用
いられている。
上述した従来のスタッフ回路は，エラスティックメモ
リの制御のために読み出し，書き込みカウンタを必要と
するので，構成が複雑でハード規模が大きく消費電力が
多くなるという欠点があった。
リの制御のために読み出し，書き込みカウンタを必要と
するので，構成が複雑でハード規模が大きく消費電力が
多くなるという欠点があった。
本発明の目的は，簡単で小規模な回路構成のスタッフ
多重受信回路を提供することにある。
多重受信回路を提供することにある。
本発明によれば、ディジタルデータを、高速の伝送路
にＮビットを単位として、スタッフ多重した信号を受
け、該信号から、前記ディジタルデータを分離するスタ
ッフ多重受信回路において、前記伝送路からの前記信号
を受け、該信号にビット同期したクロックを再生すると
共に、前記Ｎビットのディジタルデータの直前の論理
“1"のスタッフ制御情報を検出し、当該Ｎビットのディ
ジタルデータの直後のタイムスロットの位置に直列−並
列変換パルスを出力する分離回路と、前記信号を前記ク
ロックにより、Ｎ相に並列展開するＮ段シフトレジスタ
と、前記Ｎ段シフトレジスタのＮ相並列展開出力を、前
記直列−並列変換パルスにより、前記Ｎビットのディジ
タルデータのみをＮビット並列データとして取込むＮビ
ットレジスタと、前記直列−並列変換パルスを遅延さ
せ、前記Ｎビットレジスタ出力のＮビット並列データの
位相に合った書き込みタイミングパルスを出力する遅延
回路と、前記Ｎビットレジスタの出力のＮビット並列デ
ータを、前記遅延回路からの前記書き込みタイミングパ
ルスにより取り込み、読み出しタイミングパルスで前記
Ｎビット並列データを出力するFIFOメモリと、前記FIFO
メモリのオーバーフロー及びアンダーフローを監視し前
記読み出しタイミングパルスの前記FIFOメモリへの供給
を制御するFIFO制御回路と、並列−直列変換パルスと、
端末より入力される低速クロックにより、前記FIFOメモ
リの前記Ｎビット並列データを並列−直列変換して、直
列ディジタルデータを出力する並列−直列変換回路と、
前記低速クロックをＮ分周するＮ分周カウンタと、前記
Ｎ分周カウンタ出力を復号して、前記読み出しタイミン
グパルスと、前記並列−直列変換回路へのロードタイミ
ングをとるための前記並列−直列変換パルスとを出力す
るデコード回路とを有することを特徴とするスタッフ多
重受信回路が得られる。
にＮビットを単位として、スタッフ多重した信号を受
け、該信号から、前記ディジタルデータを分離するスタ
ッフ多重受信回路において、前記伝送路からの前記信号
を受け、該信号にビット同期したクロックを再生すると
共に、前記Ｎビットのディジタルデータの直前の論理
“1"のスタッフ制御情報を検出し、当該Ｎビットのディ
ジタルデータの直後のタイムスロットの位置に直列−並
列変換パルスを出力する分離回路と、前記信号を前記ク
ロックにより、Ｎ相に並列展開するＮ段シフトレジスタ
と、前記Ｎ段シフトレジスタのＮ相並列展開出力を、前
記直列−並列変換パルスにより、前記Ｎビットのディジ
タルデータのみをＮビット並列データとして取込むＮビ
ットレジスタと、前記直列−並列変換パルスを遅延さ
せ、前記Ｎビットレジスタ出力のＮビット並列データの
位相に合った書き込みタイミングパルスを出力する遅延
回路と、前記Ｎビットレジスタの出力のＮビット並列デ
ータを、前記遅延回路からの前記書き込みタイミングパ
ルスにより取り込み、読み出しタイミングパルスで前記
Ｎビット並列データを出力するFIFOメモリと、前記FIFO
メモリのオーバーフロー及びアンダーフローを監視し前
記読み出しタイミングパルスの前記FIFOメモリへの供給
を制御するFIFO制御回路と、並列−直列変換パルスと、
端末より入力される低速クロックにより、前記FIFOメモ
リの前記Ｎビット並列データを並列−直列変換して、直
列ディジタルデータを出力する並列−直列変換回路と、
前記低速クロックをＮ分周するＮ分周カウンタと、前記
Ｎ分周カウンタ出力を復号して、前記読み出しタイミン
グパルスと、前記並列−直列変換回路へのロードタイミ
ングをとるための前記並列−直列変換パルスとを出力す
るデコード回路とを有することを特徴とするスタッフ多
重受信回路が得られる。
次に，本発明の実施例について図面を参照して説明す
る。
る。
第１図は，本発明の一実施例のブロック図である。
第１図の本発明の実施例によるスタッフ多重回路は、
第２図のａに示す高速データａを受信する。第２図のａ
において、D1〜D7は、１スタッフ単位中のＮビットのデ
ィジタルデータを表わし、本実施例ではＮビットを７ビ
ットで実施した例である。又、ｉ−１、ｉ、ｉ＋１は、
任意のスタッフ単位番号で、Ｓはスタッフ制御情報ビッ
トであり、スタッフ制御情報ビットＳが論理“1"の時
は、その直後のＮビット（７ビット）データが有効デー
タ（即ち、第２図のａのスタッフ単位番号ｉ−１及びｉ
のディジタルデータD1〜D7）であり、スタッフ制御情報
ビットＳが論理“0"の時は、その直後のＮビット（７ビ
ット）データが無効データである。無効データは、第２
図のａのスタッフ単位番号ｉ＋１の斜線部分に対応し、
これが第１図のスタッフ多重受信回路において取り除か
れるべきデータである。
第２図のａに示す高速データａを受信する。第２図のａ
において、D1〜D7は、１スタッフ単位中のＮビットのデ
ィジタルデータを表わし、本実施例ではＮビットを７ビ
ットで実施した例である。又、ｉ−１、ｉ、ｉ＋１は、
任意のスタッフ単位番号で、Ｓはスタッフ制御情報ビッ
トであり、スタッフ制御情報ビットＳが論理“1"の時
は、その直後のＮビット（７ビット）データが有効デー
タ（即ち、第２図のａのスタッフ単位番号ｉ−１及びｉ
のディジタルデータD1〜D7）であり、スタッフ制御情報
ビットＳが論理“0"の時は、その直後のＮビット（７ビ
ット）データが無効データである。無効データは、第２
図のａのスタッフ単位番号ｉ＋１の斜線部分に対応し、
これが第１図のスタッフ多重受信回路において取り除か
れるべきデータである。
このように高速データａは、ディジタルデータを挿入
可能な特定の７ビット（第２図のａのD1〜D7）に対して
論理“1"のスタッフ制御情報１ビットＳが付けられ、該
論理“1"のスタッフ制御情報の直後にディジタルデータ
D1〜D7が間欠的に多重化（以後スタッフ多重と呼ぶ）さ
れた信号である。
可能な特定の７ビット（第２図のａのD1〜D7）に対して
論理“1"のスタッフ制御情報１ビットＳが付けられ、該
論理“1"のスタッフ制御情報の直後にディジタルデータ
D1〜D7が間欠的に多重化（以後スタッフ多重と呼ぶ）さ
れた信号である。
尚、第２図のａ〜ｇは第１図における信号ａ〜ｇを示
し、第３図のｍ、ｐ、ｈ、ｉ、ｌ、ｎは第１図における
信号ｍ、ｐ、ｈ、ｉ、ｌ、ｎを示している。以下、第１
図の動作を第２図及び第３図をも参照して説明する。
し、第３図のｍ、ｐ、ｈ、ｉ、ｌ、ｎは第１図における
信号ｍ、ｐ、ｈ、ｉ、ｌ、ｎを示している。以下、第１
図の動作を第２図及び第３図をも参照して説明する。
高速データａは、高速伝送路から入力端子１を介して
分離回路２へ入力され、高速データａにビット同期した
連続クロックｂを再生すると共に、ディジタルデータ4D
1〜D7の論理“1"のスタッフ制御情報Ｓを検出し、当該
７ビットのディジタルデータD1〜D7の直後のタイムスロ
ットの位置に直列−並列変換パルスｃを出力する。一
方、高速データは,7段のシフトレジスタ３で，連続クロ
ックｂにて７ビットに並列展開され，並列展開データｄ
を出力する。並列展開データｄは,7ビットレジスタ５で
連続クロックｂの反転パルスと，直列−並列変換パルス
ｃとの論理積の反転パルスｅにより，ディジタルデータ
のみを７ビット毎に取り込んで,7ビットの並列データｆ
を出力する。又，後述するFIFOメモリ６の書き込みタイ
ミングパルスｇは，遅延回路４で直列−並列変換パルス
ｃを連続クロックｂの１タイムスロット遅延し反転して
供給する。FIFO（First-In First-Out）メモリ６は,7ビ
ットの並列データｆをFIFOメモリ６で書き込みタイミン
グパルスｇにより高速データの速度で入力し,FIFOメモ
リ６のデータ読み出しタイミングパルスｈによりディジ
タルデータの速度に速度変換した７ビットのFIFO出力並
列データｉを出力する。
分離回路２へ入力され、高速データａにビット同期した
連続クロックｂを再生すると共に、ディジタルデータ4D
1〜D7の論理“1"のスタッフ制御情報Ｓを検出し、当該
７ビットのディジタルデータD1〜D7の直後のタイムスロ
ットの位置に直列−並列変換パルスｃを出力する。一
方、高速データは,7段のシフトレジスタ３で，連続クロ
ックｂにて７ビットに並列展開され，並列展開データｄ
を出力する。並列展開データｄは,7ビットレジスタ５で
連続クロックｂの反転パルスと，直列−並列変換パルス
ｃとの論理積の反転パルスｅにより，ディジタルデータ
のみを７ビット毎に取り込んで,7ビットの並列データｆ
を出力する。又，後述するFIFOメモリ６の書き込みタイ
ミングパルスｇは，遅延回路４で直列−並列変換パルス
ｃを連続クロックｂの１タイムスロット遅延し反転して
供給する。FIFO（First-In First-Out）メモリ６は,7ビ
ットの並列データｆをFIFOメモリ６で書き込みタイミン
グパルスｇにより高速データの速度で入力し,FIFOメモ
リ６のデータ読み出しタイミングパルスｈによりディジ
タルデータの速度に速度変換した７ビットのFIFO出力並
列データｉを出力する。
又,FIFO制御回路７では,FIFOメモリ６のアンダーフロ
ー及びオーバーフローを監視，検出し,FIFOメモリ６に
対してリセットパルスｊを出力すると共にFIFOメモリ６
の出力データの読み出しタイミングパルスｈを制御パル
スｋにて停止又は，解除する。７ビットのFIFO出力並列
データｉは並列−直列変換回路８にて後述するデコード
回路９からの並列−直列変換パルスｌと，端末側の入力
端子12から入力される低速クロックｍにより,7ビット毎
にロードされ，並列−直列変換して連続ディジタルデー
タｎを出力端子11より送出する。又低速クロックｍは,7
分周カウンタ10により７分周され,3ビットの出力信号Ｐ
は，デコード回路９にて復号され,FIFOメモリ６の読み
出しタイミングパルスｈの反転パルスｑと並列−直列変
換回路８への並列−直列変換パルスｌを出力する。
ー及びオーバーフローを監視，検出し,FIFOメモリ６に
対してリセットパルスｊを出力すると共にFIFOメモリ６
の出力データの読み出しタイミングパルスｈを制御パル
スｋにて停止又は，解除する。７ビットのFIFO出力並列
データｉは並列−直列変換回路８にて後述するデコード
回路９からの並列−直列変換パルスｌと，端末側の入力
端子12から入力される低速クロックｍにより,7ビット毎
にロードされ，並列−直列変換して連続ディジタルデー
タｎを出力端子11より送出する。又低速クロックｍは,7
分周カウンタ10により７分周され,3ビットの出力信号Ｐ
は，デコード回路９にて復号され,FIFOメモリ６の読み
出しタイミングパルスｈの反転パルスｑと並列−直列変
換回路８への並列−直列変換パルスｌを出力する。
第２図は，伝送路からの高速データａにスタッフ多重
されているディジタルデータのスタッフ制御情報Ｓを検
出し，ディジタルデータのみを書き込みタイミングパル
スｇの立上りエッヂでFIFOメモリ６へ書き込むところま
での動作を図にしたタイムチャートである。
されているディジタルデータのスタッフ制御情報Ｓを検
出し，ディジタルデータのみを書き込みタイミングパル
スｇの立上りエッヂでFIFOメモリ６へ書き込むところま
での動作を図にしたタイムチャートである。
第３図は，高速の速度でFIFOメモリ６へ書き込まれた
ディジタルデータが，端末側より入力された低速クロッ
クｍによって，作られる読み出しタイミングパルスｈの
立下りエッヂで読み出され，連続ディジタルデータｎと
して，出力端子11より出力されるところまでの動作を図
にしたタイムチャートである。尚、第２図において、論
理“0"のスタッフ制御情報ビットＳに続くＮビット（７
ビット）の無効データ（第２図のａのスタッフ単位番号
ｉ＋１の斜線部分）は、スタッフ制御情報ビットＳが
“0"であるので、分離回路２は第２図のｃに示すように
スタッフ単位番号ｉ＋１に対応した部分には直列並列変
換パルスｃを発生せず、従ってスタッフ単位番号ｉ＋１
に対応した部分には７ビット取込みパルスｅや書込みタ
イミングパルスｇも発生されず、このため第２図のａの
スタッフ単位番号ｉ＋１の斜線部分の無効データはFIFO
メモリ６に書き込まれず、除去される。
ディジタルデータが，端末側より入力された低速クロッ
クｍによって，作られる読み出しタイミングパルスｈの
立下りエッヂで読み出され，連続ディジタルデータｎと
して，出力端子11より出力されるところまでの動作を図
にしたタイムチャートである。尚、第２図において、論
理“0"のスタッフ制御情報ビットＳに続くＮビット（７
ビット）の無効データ（第２図のａのスタッフ単位番号
ｉ＋１の斜線部分）は、スタッフ制御情報ビットＳが
“0"であるので、分離回路２は第２図のｃに示すように
スタッフ単位番号ｉ＋１に対応した部分には直列並列変
換パルスｃを発生せず、従ってスタッフ単位番号ｉ＋１
に対応した部分には７ビット取込みパルスｅや書込みタ
イミングパルスｇも発生されず、このため第２図のａの
スタッフ単位番号ｉ＋１の斜線部分の無効データはFIFO
メモリ６に書き込まれず、除去される。
以上説明したように本発明によれば,FIFOメモリを用
いることにより、読み出し，書き込みカウンタが不要と
なり，この結果，簡単で小規模な回路構成で，高速伝送
路上にスタッフ多重された，ディジタルデータを分離す
ることができる。
いることにより、読み出し，書き込みカウンタが不要と
なり，この結果，簡単で小規模な回路構成で，高速伝送
路上にスタッフ多重された，ディジタルデータを分離す
ることができる。
第１図は本発明の一実施例を示すブロック図，第２図，
第３図は第１図の動作説明図である。 図において,1:入力端子,2:分離回路,3:7段シフトレジス
タ,4:遅延回路,5:7ビットレジスタ,6:FIFO,7:FIFO制御
回路,8:並列−直列交換回路,9:デコード回路,10:7分周
カウンタ,11:出力端子,12:入力端子,a:高速データ,b:連
続クロック,c:直列−並列変換パルス,d:並列展開デー
タ,e:7ビット取込パルス,f:FIFO入力並列データ,g:書き
込みタイミングパルス,h:読み出しタイミングパルス,i:
FIFO出力データ,j:リセットパルス,k:制御パルス,l:並
列−直列変換パルス,m:低速クロック,n:連続ディジタル
データ,P:7分周カウンタ出力信号,S:スタッフ制御情報
ビット,D1〜D7:1スタッフ単位中７ビットのディジタル
データ。
第３図は第１図の動作説明図である。 図において,1:入力端子,2:分離回路,3:7段シフトレジス
タ,4:遅延回路,5:7ビットレジスタ,6:FIFO,7:FIFO制御
回路,8:並列−直列交換回路,9:デコード回路,10:7分周
カウンタ,11:出力端子,12:入力端子,a:高速データ,b:連
続クロック,c:直列−並列変換パルス,d:並列展開デー
タ,e:7ビット取込パルス,f:FIFO入力並列データ,g:書き
込みタイミングパルス,h:読み出しタイミングパルス,i:
FIFO出力データ,j:リセットパルス,k:制御パルス,l:並
列−直列変換パルス,m:低速クロック,n:連続ディジタル
データ,P:7分周カウンタ出力信号,S:スタッフ制御情報
ビット,D1〜D7:1スタッフ単位中７ビットのディジタル
データ。
Claims (1)
- 【請求項１】ディジタルデータを、高速の伝送路にＮビ
ットを単位として、スタッフ多重した信号を受け、該信
号から、前記ディジタルデータを分離するスタッフ多重
受信回路において、前記伝送路からの前記信号を受け、
該信号にビット同期したクロックを再生すると共に、前
記Ｎビットのディジタルデータの直前の論理“1"のスタ
ッフ制御情報を検出し、当該Ｎビットのディジタルデー
タの直後のタイムスロットの位置に直列−並列変換パル
スを出力する分離回路と、前記信号を前記クロックによ
り、Ｎ相に並列展開するＮ段シフトレジスタと、前記Ｎ
段シフトレジスタのＮ相並列展開出力を、前記直列−並
列変換パルスにより、前記Ｎビットのディジタルデータ
のみをＮビット並列データとして取込むＮビットレジス
タと、前記直列−並列変換パルスを遅延させ、前記Ｎビ
ットレジスタ出力のＮビット並列データの位相に合った
書き込みタイミングパルスを出力する遅延回路と、前記
Ｎビットレジスタの出力のＮビット並列データを、前記
遅延回路からの前記書き込みタイミングパルスにより取
り込み、読み出しタイミングパルスで前記Ｎビット並列
データを出力するFIFOメモリと、前記FIFOメモリのオー
バーフロー及びアンダーフローを監視し前記読み出しタ
イミングパルスの前記FIFOメモリへの供給を制御するFI
FO制御回路と、並列−直列変換パルスと、端末より入力
される低速クロックにより、前記FIFOメモリの前記Ｎビ
ット並列データを並列−直列変換して、直列ディジタル
データを出力する並列−直列変換回路と、前記低速クロ
ックをＮ分周するＮ分周カウンタと、前記Ｎ分周カウン
タ出力を復号して、前記読み出しタイミングパルスと、
前記並列−直列変換回路へのロードタイミングをとるた
めの前記並列−直列変換パルスとを出力するデコード回
路とを有することを特徴とするスタッフ多重受信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28687785A JPH0831836B2 (ja) | 1985-12-21 | 1985-12-21 | スタツフ多重受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28687785A JPH0831836B2 (ja) | 1985-12-21 | 1985-12-21 | スタツフ多重受信回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62147825A JPS62147825A (ja) | 1987-07-01 |
| JPH0831836B2 true JPH0831836B2 (ja) | 1996-03-27 |
Family
ID=17710158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28687785A Expired - Lifetime JPH0831836B2 (ja) | 1985-12-21 | 1985-12-21 | スタツフ多重受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831836B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2500634B2 (ja) * | 1993-07-01 | 1996-05-29 | 日本電気株式会社 | ペ―ジプリンタ |
-
1985
- 1985-12-21 JP JP28687785A patent/JPH0831836B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62147825A (ja) | 1987-07-01 |
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