JPH06338866A - 受信メモリ回路 - Google Patents
受信メモリ回路Info
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- JPH06338866A JPH06338866A JP5147094A JP14709493A JPH06338866A JP H06338866 A JPH06338866 A JP H06338866A JP 5147094 A JP5147094 A JP 5147094A JP 14709493 A JP14709493 A JP 14709493A JP H06338866 A JPH06338866 A JP H06338866A
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- memory cells
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- 238000006243 chemical reaction Methods 0.000 abstract description 8
- 238000000034 method Methods 0.000 abstract description 8
- 230000010355 oscillation Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000012937 correction Methods 0.000 description 2
- 238000012217 deletion Methods 0.000 description 1
- 230000037430 deletion Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Information Transfer Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】
【目的】 メモリ回路を構成する素子にＣＭＯＳプロセ
ス等を使用した大規模ＬＳＩを使用可能とし、回路の小
型化及び低消費電力化を図る。 【構成】 直並列変換回路１は入力信号を１対ｎに直並
列変換してセレクタ回路２に出力する。メモリセル３−
１〜３−ｍには書込みアドレスカウンタ５からの書込み
信号によって、書込みアドレスカウンタ５からの制御信
号で制御されるセレクタ回路２で選択された入力信号中
の情報ビットが順番に書込まれる。セレクタ回路４は読
出しアドレスカウンタ９からの信号によってメモリセル
３−１〜３−ｍの内容を順番に出力信号として出力す
る。読出しアドレスカウンタ９は電圧制御発振器８から
のクロックで動作し、電圧制御発振器８の発振周波数は
低域通過フィルタ７で高周波のジッタ成分が取り除かれ
た位相比較回路６の出力によって制御される。
ス等を使用した大規模ＬＳＩを使用可能とし、回路の小
型化及び低消費電力化を図る。 【構成】 直並列変換回路１は入力信号を１対ｎに直並
列変換してセレクタ回路２に出力する。メモリセル３−
１〜３−ｍには書込みアドレスカウンタ５からの書込み
信号によって、書込みアドレスカウンタ５からの制御信
号で制御されるセレクタ回路２で選択された入力信号中
の情報ビットが順番に書込まれる。セレクタ回路４は読
出しアドレスカウンタ９からの信号によってメモリセル
３−１〜３−ｍの内容を順番に出力信号として出力す
る。読出しアドレスカウンタ９は電圧制御発振器８から
のクロックで動作し、電圧制御発振器８の発振周波数は
低域通過フィルタ７で高周波のジッタ成分が取り除かれ
た位相比較回路６の出力によって制御される。
Description
【０００１】
【産業上の利用分野】本発明は受信メモリ回路に関し、
特にスタッフ同期多重変換装置の多重分離部において行
われるオーバヘッドビットやスタッフビット等の削除に
よって生じるジッタを抑圧するための受信メモリ回路に
関する。
特にスタッフ同期多重変換装置の多重分離部において行
われるオーバヘッドビットやスタッフビット等の削除に
よって生じるジッタを抑圧するための受信メモリ回路に
関する。
【０００２】
【従来の技術】従来、この種の受信メモリ回路において
は、入力信号から情報ビット以外のビットを取除き、情
報ビットのみからなる信号を再生している。このとき、
受信メモリ回路は情報ビット以外のビットを取除いたと
きに生じるジッタの平滑化も同時に行っている。
は、入力信号から情報ビット以外のビットを取除き、情
報ビットのみからなる信号を再生している。このとき、
受信メモリ回路は情報ビット以外のビットを取除いたと
きに生じるジッタの平滑化も同時に行っている。
【０００３】ここで、入力信号には情報ビット以外に予
め決められたフレームフォーマットに従ってオーバヘッ
ドビットやスタッフビットが挿入されている。これらの
情報ビット以外の信号の挿入位置は前段のフレーム同期
回路とデスタッフ回路とによって明らかとなっている。
め決められたフレームフォーマットに従ってオーバヘッ
ドビットやスタッフビットが挿入されている。これらの
情報ビット以外の信号の挿入位置は前段のフレーム同期
回路とデスタッフ回路とによって明らかとなっている。
【０００４】図２は従来の受信メモリ回路の構成を示す
ブロック図である。図において、入力信号１０１はｋ個
（ｋビット）のメモリセル１０−１〜１０−ｋに接続さ
れ、メモリセル１０−１〜１０−ｋ各々に１ビットずつ
順番に書込まれる。
ブロック図である。図において、入力信号１０１はｋ個
（ｋビット）のメモリセル１０−１〜１０−ｋに接続さ
れ、メモリセル１０−１〜１０−ｋ各々に１ビットずつ
順番に書込まれる。
【０００５】メモリセル１０−１〜１０−ｋは書込みと
読出しとが独立に行えるエラスティックストアであり、
その書込み制御は書込みアドレスカウンタ１２によって
行われる。
読出しとが独立に行えるエラスティックストアであり、
その書込み制御は書込みアドレスカウンタ１２によって
行われる。
【０００６】書込みアドレスカウンタ１２は書込み制御
信号１０２に従って入力信号１０１中の情報ビットを順
番にメモリセル１０−１〜１０−ｋへ書込んでいく。す
なわち、書込みアドレスカウンタ１２はオーバヘッドビ
ットやスタッフビット等のビット位置では書込み制御信
号１０２に従って書込み制御を停止し、メモリセル１０
−１〜１０−ｋへは入力信号１０１中の情報ビットのみ
を書込む。
信号１０２に従って入力信号１０１中の情報ビットを順
番にメモリセル１０−１〜１０−ｋへ書込んでいく。す
なわち、書込みアドレスカウンタ１２はオーバヘッドビ
ットやスタッフビット等のビット位置では書込み制御信
号１０２に従って書込み制御を停止し、メモリセル１０
−１〜１０−ｋへは入力信号１０１中の情報ビットのみ
を書込む。
【０００７】メモリセル１０−１〜１０−ｋからの読出
しは電圧制御発振器（ＶＣＯ）１５によって再生された
クロック、つまり情報信号のビットレートと同一のクロ
ックで行われる。
しは電圧制御発振器（ＶＣＯ）１５によって再生された
クロック、つまり情報信号のビットレートと同一のクロ
ックで行われる。
【０００８】読出しアドレスカウンタ１６は電圧制御発
振器１５からのクロックで動作し、その出力はセレクタ
１１に入力される。セレクタ１１には全てのメモリセル
１０−１〜１０−ｋの出力が接続されているが、読出し
アドレスカウンタ１６からの信号によってメモリセル１
０−１〜１０−ｋの内容を順番に出力信号１０３として
出力する。
振器１５からのクロックで動作し、その出力はセレクタ
１１に入力される。セレクタ１１には全てのメモリセル
１０−１〜１０−ｋの出力が接続されているが、読出し
アドレスカウンタ１６からの信号によってメモリセル１
０−１〜１０−ｋの内容を順番に出力信号１０３として
出力する。
【０００９】電圧制御発振器１５の発振周波数制御はＰ
ＬＬによって行われ、その発振周波数は低域通過フィル
タ１４で高周波のジッタ成分が取り除かれた位相比較回
路１３の出力によって制御される。
ＬＬによって行われ、その発振周波数は低域通過フィル
タ１４で高周波のジッタ成分が取り除かれた位相比較回
路１３の出力によって制御される。
【００１０】位相比較回路１３は書込みアドレスカウン
タ１２からの書込みタイミングと読出しアドレスカウン
タ１６からの読出しタイミングとの位相差に比例した電
圧を発生する。この位相比較回路１３は排他的論理和回
路等で容易に実現することができる。
タ１２からの書込みタイミングと読出しアドレスカウン
タ１６からの読出しタイミングとの位相差に比例した電
圧を発生する。この位相比較回路１３は排他的論理和回
路等で容易に実現することができる。
【００１１】よって、読出しアドレスカウンタ１６は位
相比較回路１３の出力によって制御される電圧制御発振
器１５の発振周波数で動作するので、メモリセル１０−
１〜１０−ｋへの書込み位相とメモリセル１０−１〜１
０−ｋからの読出し位相とが常に一定の位相関係に保た
れる。
相比較回路１３の出力によって制御される電圧制御発振
器１５の発振周波数で動作するので、メモリセル１０−
１〜１０−ｋへの書込み位相とメモリセル１０−１〜１
０−ｋからの読出し位相とが常に一定の位相関係に保た
れる。
【００１２】これにより、セレクタ１１から出力される
出力信号１０３は入力信号１０１中の情報ビットのみと
なり、その他のオーバヘッドビットやスタッフビット等
のビットを取除いたことにより生じるジッタも低減され
る。
出力信号１０３は入力信号１０１中の情報ビットのみと
なり、その他のオーバヘッドビットやスタッフビット等
のビットを取除いたことにより生じるジッタも低減され
る。
【００１３】
【発明が解決しようとする課題】上述した従来の受信メ
モリ回路では、メモリに書込む信号がシリアルビット列
である必要があるため、高速信号が対象であるときには
回路素子に要求される速度が高くなり、ＣＭＯＳプロセ
ス等を使用した大規模ＬＳＩ化が困難となる。
モリ回路では、メモリに書込む信号がシリアルビット列
である必要があるため、高速信号が対象であるときには
回路素子に要求される速度が高くなり、ＣＭＯＳプロセ
ス等を使用した大規模ＬＳＩ化が困難となる。
【００１４】そこで、本発明の目的は上記問題点を解消
し、メモリ回路を構成する素子にＣＭＯＳプロセス等を
使用した大規模ＬＳＩを使用可能とすることができ、回
路の小型化及び低消費電力化を図ることができる受信メ
モリ回路を提供することにある。
し、メモリ回路を構成する素子にＣＭＯＳプロセス等を
使用した大規模ＬＳＩを使用可能とすることができ、回
路の小型化及び低消費電力化を図ることができる受信メ
モリ回路を提供することにある。
【００１５】
【課題を解決するための手段】本発明による受信メモリ
回路は、取出すべき情報ビットを示す書込み制御信号に
基づいて入力信号から前記情報ビットを取出す受信メモ
リ回路であって、前記入力信号を１対ｎ（ｎは正の整
数）に直並列変換する変換手段と、前記入力信号を格納
するｍ個（ｍはｎの倍数）のメモリセルと、前記変換手
段の出力を前記書込み制御信号に基づいて前記ｍ個のメ
モリセルに分配する分配手段とを備えている。
回路は、取出すべき情報ビットを示す書込み制御信号に
基づいて入力信号から前記情報ビットを取出す受信メモ
リ回路であって、前記入力信号を１対ｎ（ｎは正の整
数）に直並列変換する変換手段と、前記入力信号を格納
するｍ個（ｍはｎの倍数）のメモリセルと、前記変換手
段の出力を前記書込み制御信号に基づいて前記ｍ個のメ
モリセルに分配する分配手段とを備えている。
【００１６】
【実施例】次に、本発明の一実施例について図面を参照
して説明する。
して説明する。
【００１７】図１は本発明の一実施例の構成を示すブロ
ック図である。図において、入力信号１０１は直並列変
換回路１で１対ｎ（ｎは正の整数）に直並列変換されて
ｎ本のパラレルデータとなる。直並列変換回路１でｎ本
のパラレルデータに変換された信号はセレクタ回路２に
出力される。
ック図である。図において、入力信号１０１は直並列変
換回路１で１対ｎ（ｎは正の整数）に直並列変換されて
ｎ本のパラレルデータとなる。直並列変換回路１でｎ本
のパラレルデータに変換された信号はセレクタ回路２に
出力される。
【００１８】セレクタ回路２はｎ本のパラレルデータと
ｎ本の出力信号との１対１の接続が任意に組合せ可能で
あり、この組合せの制御は書込みアドレスカウンタ５か
らの制御信号によって行われる。すなわち、セレクタ回
路２は書込みアドレスカウンタ５からの制御信号によっ
て制御され、ｎ本のパラレルデータをｍ個（ｍはｎの倍
数）メモリセル３−１〜３−ｍに分配する。
ｎ本の出力信号との１対１の接続が任意に組合せ可能で
あり、この組合せの制御は書込みアドレスカウンタ５か
らの制御信号によって行われる。すなわち、セレクタ回
路２は書込みアドレスカウンタ５からの制御信号によっ
て制御され、ｎ本のパラレルデータをｍ個（ｍはｎの倍
数）メモリセル３−１〜３−ｍに分配する。
【００１９】セレクタ回路２の出力はメモリセル３−１
〜３−ｍからなるｍビットのメモリの入力に接続されて
いる。すなわち、セレクタ回路２の１番目の出力はメモ
リセル３−１，３−（ｎ＋１），３−（２ｎ＋１），…
…，３−（ｍ−ｎ＋１）に夫々接続されている。
〜３−ｍからなるｍビットのメモリの入力に接続されて
いる。すなわち、セレクタ回路２の１番目の出力はメモ
リセル３−１，３−（ｎ＋１），３−（２ｎ＋１），…
…，３−（ｍ−ｎ＋１）に夫々接続されている。
【００２０】また、セレクタ回路２の２番目の出力はメ
モリセル３−２，３−（ｎ＋２），３−（２ｎ＋２），
……，３−（ｍ−ｎ＋２）に夫々接続されている。同様
にして、セレクタ回路２のｎ番目の出力はメモリセル３
−ｎ，３−２ｎ，３−３ｎ，……，３−ｍに夫々接続さ
れている。つまり、セレクタ回路２の各出力端子はｍ／
ｎ個のメモリセルに接続されている。
モリセル３−２，３−（ｎ＋２），３−（２ｎ＋２），
……，３−（ｍ−ｎ＋２）に夫々接続されている。同様
にして、セレクタ回路２のｎ番目の出力はメモリセル３
−ｎ，３−２ｎ，３−３ｎ，……，３−ｍに夫々接続さ
れている。つまり、セレクタ回路２の各出力端子はｍ／
ｎ個のメモリセルに接続されている。
【００２１】入力信号１０１中の情報ビット以外のビッ
ト、つまりメモリに書込まないビットの位置は書込み制
御信号１０２として書込みアドレスカウンタ５に入力さ
れる。この書込み制御信号１０２はシリアル／パラレル
変換されるｎビット単位で、ｎビット中のどのビットが
情報ビットかという情報ビットの位置とビット数とから
なっている。
ト、つまりメモリに書込まないビットの位置は書込み制
御信号１０２として書込みアドレスカウンタ５に入力さ
れる。この書込み制御信号１０２はシリアル／パラレル
変換されるｎビット単位で、ｎビット中のどのビットが
情報ビットかという情報ビットの位置とビット数とから
なっている。
【００２２】書込みアドレスカウンタ５は書込み制御信
号１０２を基に、書込みが行われるメモリセル３−１〜
３−ｍに書込み信号を送る。同時に、書込みアドレスカ
ウンタ５はセレクタ回路２を制御して入力信号１０１中
の情報ビットを、書込みが行われるメモリセル３−１〜
３−ｍに接続されているセレクタ回路２の出力端子に出
力するようにする。
号１０２を基に、書込みが行われるメモリセル３−１〜
３−ｍに書込み信号を送る。同時に、書込みアドレスカ
ウンタ５はセレクタ回路２を制御して入力信号１０１中
の情報ビットを、書込みが行われるメモリセル３−１〜
３−ｍに接続されているセレクタ回路２の出力端子に出
力するようにする。
【００２３】この制御を行うことによって、メモリセル
３−１〜３−ｍの書込み側では入力信号１０１がｎビッ
ト入力される毎にｎビット中の情報ビットだけがメモリ
セル３−１〜３−ｍに順番に書込まれる。
３−１〜３−ｍの書込み側では入力信号１０１がｎビッ
ト入力される毎にｎビット中の情報ビットだけがメモリ
セル３−１〜３−ｍに順番に書込まれる。
【００２４】メモリセル３−１〜３−ｍからの情報ビッ
トの読出しは電圧制御発振器（ＶＣＯ）８によって再生
されたクロック、つまり情報信号のビットレートと同一
のクロックで行われる。
トの読出しは電圧制御発振器（ＶＣＯ）８によって再生
されたクロック、つまり情報信号のビットレートと同一
のクロックで行われる。
【００２５】読出しアドレスカウンタ９は電圧制御発振
器８からのクロックで動作し、その出力はセレクタ回路
４に入力される。セレクタ回路４には全てのメモリセル
３−１〜３−ｍの出力が接続されているが、セレクタ回
路４からは読出しアドレスカウンタ９からの信号によっ
てメモリセル３−１〜３−ｍの内容を順番に出力信号１
０３として出力する。
器８からのクロックで動作し、その出力はセレクタ回路
４に入力される。セレクタ回路４には全てのメモリセル
３−１〜３−ｍの出力が接続されているが、セレクタ回
路４からは読出しアドレスカウンタ９からの信号によっ
てメモリセル３−１〜３−ｍの内容を順番に出力信号１
０３として出力する。
【００２６】電圧制御発振器８の発振周波数制御はＰＬ
Ｌによって行われ、その発振周波数は低域通過フィルタ
７で高周波のジッタ成分が取り除かれた位相比較回路６
の出力によって制御される。
Ｌによって行われ、その発振周波数は低域通過フィルタ
７で高周波のジッタ成分が取り除かれた位相比較回路６
の出力によって制御される。
【００２７】位相比較回路６はメモリ内の特定のメモリ
セル（例えばメモリセル３−１）に対する書込みアドレ
スカウンタ５からの書込みタイミングと、当該メモリセ
ルに対する読出しアドレスカウンタ９からの読出しタイ
ミングとの位相差に比例した電圧を発生する。この位相
比較回路６は排他的論理和回路等で容易に実現すること
ができる。
セル（例えばメモリセル３−１）に対する書込みアドレ
スカウンタ５からの書込みタイミングと、当該メモリセ
ルに対する読出しアドレスカウンタ９からの読出しタイ
ミングとの位相差に比例した電圧を発生する。この位相
比較回路６は排他的論理和回路等で容易に実現すること
ができる。
【００２８】よって、読出しアドレスカウンタ９は位相
比較回路６の出力によって制御される電圧制御発振器８
の発振周波数で動作するので、メモリセル３−１〜３−
ｍへの書込み位相とメモリセル３−１〜３−ｍからの読
出し位相とが常に一定の位相関係に保たれる。
比較回路６の出力によって制御される電圧制御発振器８
の発振周波数で動作するので、メモリセル３−１〜３−
ｍへの書込み位相とメモリセル３−１〜３−ｍからの読
出し位相とが常に一定の位相関係に保たれる。
【００２９】これにより、セレクタ回路４から出力され
る出力信号１０３は入力信号１０１中の情報ビットのみ
となり、その他のオーバヘッドビットやスタッフビット
等のビットを取除いたことにより生じるジッタも低減さ
れる。
る出力信号１０３は入力信号１０１中の情報ビットのみ
となり、その他のオーバヘッドビットやスタッフビット
等のビットを取除いたことにより生じるジッタも低減さ
れる。
【００３０】このように、入力信号１０１中の情報ビッ
トのみをメモリセル３−１〜３−ｍに書込む前に、入力
信号１０１を直並列変換回路１で１対ｎに直並列変換す
ることによって、その後の処理を１／ｎに低減すること
ができる。
トのみをメモリセル３−１〜３−ｍに書込む前に、入力
信号１０１を直並列変換回路１で１対ｎに直並列変換す
ることによって、その後の処理を１／ｎに低減すること
ができる。
【００３１】したがって、メモリ回路を構成する素子に
ＣＭＯＳプロセス等を使用した大規模ＬＳＩを使用可能
とすることができ、回路の小型化及び低消費電力化を図
ることができる。
ＣＭＯＳプロセス等を使用した大規模ＬＳＩを使用可能
とすることができ、回路の小型化及び低消費電力化を図
ることができる。
【００３２】
【発明の効果】以上説明したように本発明によれば、取
出すべき情報ビットを含む入力信号を１対ｎ（ｎは正の
整数）に直並列変換し、この直並列変換された信号を、
取出すべき情報ビットを示す書込み制御信号に基づいて
ｍ個（ｍはｎの倍数）のメモリセルに分配することによ
って、メモリ回路を構成する素子にＣＭＯＳプロセス等
を使用した大規模ＬＳＩを使用可能とすることができ、
回路の小型化及び低消費電力化を図ることができるとい
う効果がある。
出すべき情報ビットを含む入力信号を１対ｎ（ｎは正の
整数）に直並列変換し、この直並列変換された信号を、
取出すべき情報ビットを示す書込み制御信号に基づいて
ｍ個（ｍはｎの倍数）のメモリセルに分配することによ
って、メモリ回路を構成する素子にＣＭＯＳプロセス等
を使用した大規模ＬＳＩを使用可能とすることができ、
回路の小型化及び低消費電力化を図ることができるとい
う効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】従来の受信メモリ回路の構成を示すブロック図
である。
である。
１ 直並列変換回路 ２，４ セレクタ回路 ３−１〜３−ｍ メモリセル ５ 書込みアドレスカウンタ ９ 読出しアドレスカウンタ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年１２月１７日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
Claims (1)
- 【請求項１】 取出すべき情報ビットを示す書込み制御
信号に基づいて入力信号から前記情報ビットを取出す受
信メモリ回路であって、前記入力信号を１対ｎ（ｎは正
の整数）に直並列変換する変換手段と、前記入力信号を
格納するｍ個（ｍはｎの倍数）のメモリセルと、前記変
換手段の出力を前記書込み制御信号に基づいて前記ｍ個
のメモリセルに分配する分配手段とを含むことを特徴と
する受信メモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5147094A JPH0787438B2 (ja) | 1993-05-26 | 1993-05-26 | 受信メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5147094A JPH0787438B2 (ja) | 1993-05-26 | 1993-05-26 | 受信メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06338866A true JPH06338866A (ja) | 1994-12-06 |
| JPH0787438B2 JPH0787438B2 (ja) | 1995-09-20 |
Family
ID=15422348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5147094A Expired - Fee Related JPH0787438B2 (ja) | 1993-05-26 | 1993-05-26 | 受信メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0787438B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1458756B (zh) * | 2002-05-17 | 2010-06-09 | 中兴通讯股份有限公司 | 宽带码分多址多径分集接收机的数据缓存方法和装置 |
-
1993
- 1993-05-26 JP JP5147094A patent/JPH0787438B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1458756B (zh) * | 2002-05-17 | 2010-06-09 | 中兴通讯股份有限公司 | 宽带码分多址多径分集接收机的数据缓存方法和装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0787438B2 (ja) | 1995-09-20 |
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