JPH0626328B2

JPH0626328B2 - フレ−ムアライナ装置

Info

Publication number: JPH0626328B2
Application number: JP60063416A
Authority: JP
Inventors: 陽一伊藤; 雅幸大濱; 洗悦阿部; 邦治広瀬; 紀之寺田
Original assignee: Nippon Telegraph and Telephone Corp; Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd; NTT Inc
Priority date: 1985-03-29
Filing date: 1985-03-29
Publication date: 1994-04-06
Anticipated expiration: 2009-04-06
Also published as: JPS61224528A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、ビット数の限られたフレームアライナを用い
て、ビット数の多いフレームアライナ装置を構成する技
術に関するものである。

（従来の技術）第３図は、従来のフレームアライナの一例である。１は
書き込み同期信号入力端子、２は書き込みクロック入力
端子、３は書き込み側カウンタ、４は読み出し同期信号
入力端子、５は読み出しクロック入力端子、６は読み出
し側カウンタ、７は位相比較回路、８はフレームアライ
ナ本体、９はデータ入力端子、10はデータ出力端子、11
はメモリ、12はデータ遅延回路、13はセレクタである。

書き込み同期信号入力端子１には入力データの位相を示
す同期信号が、また書き込みクロック入力端子２には、
入力データに同期したクロックが印加され、書き込み側
カウンタ３を駆動する。一方、読み出し同期信号入力端
子４には出力データの位相を示す同期信号が、また、読
み出しクロック入力端子５には、出力データに同期した
クロックが印加され、読み出し側カウンタ６を駆動す
る。入出力に対応する位相は、位相比較回路７にて比較
され、比較回路７の出力によって、フレームアライナ８
を制御する。フレームアライナ８は、入力データ９を一
度入力側のタイミングにて書き込み、出力側のタイミン
グにて出力データとして読み出すことのできるメモリ回
路11と遅延回路12及びセレクタ13とから成る。即ち、入
力データ９の位相と出力データ10の位相が、ある範囲内
に近付いたときに、入力データ９の遅延量を遅延回路12
とセレクタ13によって変化させ、書き込みと読み出しが
常に正しく実行されるように制御されている。

第４図はフレームアライナ機能の１つの例を示すタイム
チャートである。入力データDATA INは書き込みクロッ
クWCLKに同期して８ビット単位で到来する。この８ビッ
トの位相を識別するための同期信号がWSYNCである。一
方、出力データDATA OUTはWCLKよりも高速なクロックRC
LKに同期してバースト的に８ビット出力される。DATA O
UTの先頭を示す同期信号がRSYNCである。WSYNCとRSYNC
の位相は任意であり、常にDATA INは１〜８の８ビット
単位でバーストのDATA OUTに変換可能なようにDATA IN
の遅延量を２種類準備しておき、そのいずれかの遅延回
路の出力をメモリに書き込んだのちに、DATA OUTとして
読み出すといった内容の制御を行なう。このタイムチャ
ートにおいて、第３図との対応はWSYNCが端子１、WCLK
が端子２、DATA INが端子９、RSYNCが端子４、RCLKが端
子５、DATA OUTが端子10となる。無論、同様の回路によ
り第４図のDATA OUTを入力とし、DATA INを出力とする
逆変換も可能である。

第５図は、フレームアライナ機能の他の例のタイムチャ
ートである。ここでDATA IN,WCLK,WSYNCは第４図と同じ
である。一方、RCLKはWCLKと同じ周波数で位相の異なる
クロック、RSYNCはWSYNCと同じ波形で位相の異なる同期
信号である。WCLKとWSYNCに同期したDATA INは、RCLKと
RSYNCに同期したDATA OUTに８ビット単位で変換され
る。WSYNCとRSYNCの位相関係に応じて、DATA INの遅延
量を選択したのちにメモリに書き込む点と、DATA OUTを
入力とし、DATA INを出力とするような逆変換が同様の
回路で実現できるという点は、第４図の場合と同じであ
る。

なお、第４図と第５図において、入力データDATA IN
は、書き込みクロックWCLKの立ち下りでメモリに書き込
まれ、読み出しクロックRCLKの立ち上りでメモリから読
み出される。また同期信号WSYNCおよびRSYNCはそれぞれ
WCLKとRCLKの立ち下りで認識されるものとしている。

第４図および第５図のタイムチャートを実現するための
ハードウェアは、汎用ディジタルＩＣで構成すると大規
模になるので、最近はＬＳＩ化されたものが商用に供さ
れることが多い。なお、第４図および第５図は、データ
を８ビット単位に変換しているが、変換する単位ビット
数が増大すれば、メモリと遅延回路の規模が大きくなる
ことは言うまでもない。

（発明が解決しようとする問題点）しかしながら上記従来の技術によると、メモリと遅延回
路の規模を増大させる場合あるいはカウンタのビット数
を増大させる場合に、ＬＳＩ化された回路の内部にこれ
らの機能が入っていることが多いため、簡単に手を加え
ることができない。結局、あらためて、汎用ディジタル
ＩＣで回路を構成することになり、せっかくＬＳＩ化さ
れた回路を利用することができなくなるという欠点を有
する。

この発明は、上記の欠点を除去し、すでに汎用のフレー
ムアライナ用として開発済のＬＳＩを複数個用いて、簡
単な外付け回路の追加のみでメモリに書き込むビット数
の拡張をはかることの可能な回路構成に関するものであ
る。

（問題点を解決するための手段）本発明によれば、入力データを所定ビット数単位でビッ
ト順序を変えずにメモリを介し速度変換して出力データ
を提供するフレームアライナ装置は、限定されたビット
数のメモリ及びこのメモリに対する書込み・読出し制御
手段をそれぞれ有する複数のフレームアライナと、複数
のフレームアライナの入力に接続されており入力データ
を書込みクロックによって各フレームアライナに順次シ
フトする手段と、複数のフレームアライナの出力に接続
されており各フレームアライナからの出力データを多重
化する手段とを備えており、入力データの１／Ａ（Ａは
フレームアライナの数）のビットレートのクロックで、
入力データを（Ａ−１）ビットおきに各フレームアライ
ナ内のメモリに書込み、出力データの１／Ａのビットレ
ートのクロックで各フレームアライナ内のメモリの内容
を順次読出し、読出されたデータをＡ多重して出力する
ように構成されている。

（作用）入力データは、その１／Ａ（Ａはフレームアライナの
数）のビットレートのクロックで、（Ａ−１）ビットお
きに各フレームアライナ内のメモリに順次書込まれる。
各フレームアライナ内のメモリの内容は、出力データの
１／Ａのビットレートのクロックで順次読出された後、
Ａ多重されて出力される。このため、各フレームアライ
ナのメモリ容量（ビット数）が小さい場合にも、あたか
も大容量のフレームアライナのごとく動作可能である。

（実施例）第１図は、本発明の実施例を示す回路図で、14は書き込
み側タイミング発生回路、15はフレームアライナに印加
する書き込み同期信号、16はフレームアライナに印加す
る書き込みクロック、17は第３図全体を１つのブロック
で表現したフレームアライナ、18はフレームアライナ17
のデータ入力端子で第１図の９に相当、19はフレームア
ライナ17の書き込み同期信号入力端子で第３図の１に相
当、20はフレームアライナ17の書き込みクロック入力端
子で第３図の２に相当、21はＤフリップフロップ、22は
入力データDATA INをＤフリップフロップ21でWCLKの１
ビット分遅延させたデータ、23は17と同一のフレームア
ライナ、24はフレームアライナ23のデータ入力端子で第
３図の９に相当、25はフレームアライナ23の書き込み同
期信号入力端子で第３図の１に相当、26はフレームアラ
イナ23の書き込みクロック入力端子で第３図の２に相
当、27は読み出し側タイミング発生回路、28はフレーム
アライナに印加する読み出し同期信号、29はフレームア
ライナに印加する読み出しクロック、30はフレームアラ
イナ17の読み出し同期信号入力端子で第３図の４に相
当、31はフレームアライナ17の読み出しクロック入力端
子で第３図の５に相当、32はフレームアライナ23の読み
出し同期信号入力端子で第３図の４に相当、33はフレー
ムアライナ23の読み出しクロック入力端子で第３図の５
に相当、34はフレームアライナ17のデータ出力端子で第
３図の10に相当、35はフレームアライナ１のデータ出
力、36はフレームアライナ23のデータ出力端子で第３図
の10に相当、37はフレームアライナ23のデータ出力、38
は多重回路、39は多重回路38に印加される多重制御信号
である。

第２図は第１図の回路の動作を示すタイムチャートであ
る。本タイムチャートは第５図のタイムチャートにおい
て、DATA INを８ビット単位でフレームアライナのメモ
リに書き込み・読み出ししていたのに対し、16ビット単
位で書き込み・読み出しを行なうものである。DATA IN
はクロックWCLKに同期し、16ビットを識別するための同
期信号WSYNCとクロックWCLKは書き込み側タイミング発
生回路14に印加される。タイミング発生回路14からは、
フレームアライナに印加される書き込み同期信号15と書
き込みクロック16が出力される。書き込みクロック16は
WCLKの２倍の周期を有する。フレームアライナ17のデー
タ入力端子18には入力データDATA INが、書き込み同期
信号入力端子19には同期信号15が、書き込みクロック入
力端子20にはクロック16が接続される。また、入力デー
タDATA INはＤフリップフロップ21のＤ入力に接続さ
れ、クロックWCLKにて１ビットシフトされ、Ｄフリップ
フロップのＱ出力には、データ22が表われる。データ22
はフレームアライナ23のデータ入力端子24に接続され
る。また、フレームアライナ23の書き込み同期信号入力
端子25には同期信号15が、書き込みクロック入力端子26
には書き込みクロック16が印加される。第２図のタイム
チャートにおいて、同期信号15、クロック16とDATA IN
およびデータ２２との位相関係からわかるように、フレ
ームアライナ17の中のメモリにはDATA INのうちの偶数
番目ビットが書き込まれ、フレームアライナ23の中のメ
モリにはDATA INの奇数番目ビットが書き込まれる。

これらのビットの読み出しは次のように行なわれる。読
み出し側タイミング発生回路27には、読み出すべき16ビ
ットのデータに同期したクロックRCLKと16ビット識別用
同期信号RSYNCが印加され、読み出し同期信号28と読み
出しクロック29を発生する。クロック29はRCLKの２倍の
周期を有する。これらの信号はフレームアライナ17の読
み出し同期信号入力端子30、読み出しクロック入力端子
31およびフレームアライナ23の読み出し同期信号入力端
子32、読み出しクロック入力端子33に接続される。これ
らの信号によってフレームアライナ17のデータ出力端子
34からはデータ35が、またフレームアライナ23のデータ
出力端子36からはデータ37が出力される。データ35はDA
TA INのうちの偶数番目ビット、データ37は奇数番目ビ
ットである。データ35とデータ37は多重回路38に入力さ
れて、タイミング発生回路27から発生する多重制御信号
39にて多重されてDATA OUTとなる。多重回路38は、制御
信号39が“Ｌ”レベルのとき、入力35を出力し、制御信
号39が“Ｈ”レベルのとき、入力37を出力するものであ
る。

第１図と第２図は、書き込むべきデータが各フレームア
ライナ内のメモリ容量の２倍の場合を示したが、Ｎ倍の
場合はフレームアライナの数をＮ個とし、入力データを
シフトするＤフリップフロップをＮ個（Ｎビットのシフ
トレジスタ）とし、各Ｄフリップフロップの出力を順次
フレームアライナに入力し、出力データの多重回路をＮ
→１多重回路とすればよい。ただしＮは２^ｋ（ｋは正の
整数）とする。出力データ多重回路は、上記説明ではセ
レクタ形式としたが、これをパラレル・イン・シリアル
・アウトのシフトレジスタ形式とすることも可能で、そ
の場合は多重回路に与えるタイミングはRCLKとパラレル
・データ・ロード信号となる。

また、上記説明は第５図のタイムチャートに対応するも
のであったが、第４図のタイムチャートに対応する場合
もブロック図は第１図と同じである。

（発明の効果）以上詳細に説明したように本発明のフレームアライナ装
置は、限定されたビット数のメモリ及びこのメモリに対
する書込み・読出し制御手段をそれぞれ有する複数のフ
レームアライナと、複数のフレームアライナの入力に接
続されており入力データを書込みクロックによって各フ
レームアライナに順次シフトする手段と、複数のフレー
ムアライナの出力に接続されており各フレームアライナ
からの出力データを多重化する手段とを備えており、入
力データの１／Ａ（Ａはフレームアライナの数）のビッ
トレートのクロックで、入力データを（Ａ−１）ビット
おきに各フレームアライナ内のメモリに書込み、出力デ
ータの１／Ａのビットレートのクロックで各フレームア
ライナ内のメモリの内容を順次読出し、読出されたデー
タをＡ多重して出力するように構成されているので、フ
レームアライナで扱うデータのビット数の拡張が、簡単
な周辺回路の追加のみで可能となる。

即ち、現有のフレームアライナのメモリがＮ_Ｂビットで
ある場合、ビット数Ｎ_Ｄのデータ（Ｎ_Ｄ＞Ｎ_Ｂ）につい
てはこのフレームアライナを使用することができなかっ
たが、本発明によれば、Ａ×Ｎ_Ｂ≧Ｎ_Ｄとなるようにこ
のフレームアライナをＡ個使用して簡単な周辺回路の追
加することにより、大容量のメモリを有する新たなフレ
ームアライナを使用せずに同等の機能を得ることができ
る。特に、最近はフレームアライナを１つのＬＳＩにま
とめたものが多いが、このようなＬＳＩのメモリのビッ
ト数が取り扱うデータのビット数より少ない場合にも、
本発明によれば、そのＬＳＩを無駄なく有効に活用する
ことができる。

【図面の簡単な説明】

第１図は本発明によるフレームアライナ装置のブロック
図、第２図はその動作タイムチャート、第３図は従来の
フレームアライナのブロック図、第４図と第５図はその
動作タイムチャートである。１は書き込み同期信号入力端子、２は書き込みクロック
入力端子、３は書き込み側カウンタ、４は読み出し同期
信号入力端子、５は読み出しクロック入力端子、６は読
み出し側カウンタ、７は位相比較回路、８はフレームア
ライナ本体、９はデータ入力端子、10はデータ出力端
子、11はメモリ、12はデータ遅延回路、13はセレクタ、
14は書き込み側タイミング発生回路、15はフレームアラ
イナに印加する書き込み同期信号、16はフレームアライ
ナに印加する書き込みクロック、17は第３図全体を１つ
のブロックで表現したフレームアライナ、18はフレーム
アライナ17のデータ入力端子、19はフレームアライナ17
の書き込み同期信号入力端子、20はフレームアライナ17
の書き込みクロック入力端子、21はＤフリップフロッ
プ、22は入力データDATA INをＤフリップフロップ21でW
CLKの１ビット分遅延させたデータ、23はフレームアラ
イナ、24はフレームアライナ23のデータ入力端子、25は
フレームアライナ23の書き込み同期信号入力端子、26は
フレームアライナ23の書き込みクロック入力端子、27は
読み出し側タイミング発生回路、28はフレームアライナ
に印加する読み出し同期信号、29はフレームアライナに
印加する読み出しクロック、30はフレームアライナ17の
読み出し同期信号入力端子、31はフレームアライナ17の
読み出しクロック入力端子、32はフレームアライナ23の
読み出し同期信号入力端子、33はフレームアライナ23の
読み出しクロック入力端子、34はフレームアライナ17の
データ出力端子、35はフレームアライナ１のデータ出
力、36はフレームアライナ23のデータ出力端子、37はフ
レームアライナ23のデータ出力、38は多重回路、39は多
重回路38に印加される多重制御信号である。

フロントページの続き (72)発明者阿部洗悦東京都港区虎ノ門１丁目７番12号沖電気工業株式会社内 (72)発明者広瀬邦治東京都港区虎ノ門１丁目７番12号沖電気工業株式会社内 (72)発明者寺田紀之東京都千代田区内幸町１丁目１番６号日本電信電話公社内

Claims

【特許請求の範囲】

【請求項１】入力データを所定ビット数単位でビット順
序をかえずにメモリを介し速度変換して出力データを提
供するフレームアライナ装置において、限定されたビッ
ト数のメモリ及び該メモリに対する書込み・読出し制御
手段をそれぞれ有する複数のフレームアライナと、該複
数のフレームアライナの入力に接続されており入力デー
タを書込みクロックによって該各フレームアライナに順
次シフトする手段と、前記複数のフレームアライナの出
力に接続されており該各フレームアライナからの出力デ
ータを多重化する手段とを備えており、入力データの１
／Ａ（Ａは前記フレームアライナの数）のビットレート
のクロックで、入力データを（Ａ−１）ビットおきに前
記各フレームアライナ内のメモリに書込み、出力データ
の１／Ａのビットレートのクロックで各フレームアライ
ナ内のメモリの内容を順次読出し、読出されたデータを
Ａ多重して出力するように構成したことを特徴とするフ
レームアライナ装置。