JPH0831962A - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
- Publication number
- JPH0831962A JPH0831962A JP6161817A JP16181794A JPH0831962A JP H0831962 A JPH0831962 A JP H0831962A JP 6161817 A JP6161817 A JP 6161817A JP 16181794 A JP16181794 A JP 16181794A JP H0831962 A JPH0831962 A JP H0831962A
- Authority
- JP
- Japan
- Prior art keywords
- film
- gate electrode
- insulating film
- floating gate
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】書換え可能回数を向上させた一括消去型フラッ
シュメモリを提供する。 【構成】層間絶縁膜として、応力の少ない絶縁膜を用い
る。 【効果】ゲート絶縁膜中での電子捕獲中心の発生を抑え
て、書換え時の高電界ストレスによっても高電界電流が
減少しないか、あるいは、低電界漏洩電流が増大しない
ゲート絶縁膜が得られる。
シュメモリを提供する。 【構成】層間絶縁膜として、応力の少ない絶縁膜を用い
る。 【効果】ゲート絶縁膜中での電子捕獲中心の発生を抑え
て、書換え時の高電界ストレスによっても高電界電流が
減少しないか、あるいは、低電界漏洩電流が増大しない
ゲート絶縁膜が得られる。
Description
【０００１】
【産業上の利用分野】本発明はゲート絶縁膜構造を最適
化することによりデバイスの動作特性の安定化をはかっ
た不揮発性半導体記憶装置の製造方法に関する。
化することによりデバイスの動作特性の安定化をはかっ
た不揮発性半導体記憶装置の製造方法に関する。
【０００２】
【従来の技術】不揮発性半導体記憶装置は、例えば図１
（ａ）に示すスタック構造を有している。ここで、１は
シリコン基板、２はフィールド酸化膜、３は（ソース及
びドレイン）電極、４はゲート酸化膜、５は浮遊ゲート
電極、６は層間絶縁膜、７は制御ゲート電極、８はソー
ス、９はドレイン、１０は絶縁膜である。
（ａ）に示すスタック構造を有している。ここで、１は
シリコン基板、２はフィールド酸化膜、３は（ソース及
びドレイン）電極、４はゲート酸化膜、５は浮遊ゲート
電極、６は層間絶縁膜、７は制御ゲート電極、８はソー
ス、９はドレイン、１０は絶縁膜である。
【０００３】この不揮発性半導体記憶装置では、ソース
８に３.３Ｖ 、制御ゲート電極７に−７Ｖ、ドレイン９
を開放、基板１を接地することにより浮遊ゲート電極５
に蓄積した電子をソース８側に引き抜いて情報の書込み
を行う。電圧は、それぞれ１００マイクロ秒幅の単一パ
ルスを用いて印加される。
８に３.３Ｖ 、制御ゲート電極７に−７Ｖ、ドレイン９
を開放、基板１を接地することにより浮遊ゲート電極５
に蓄積した電子をソース８側に引き抜いて情報の書込み
を行う。電圧は、それぞれ１００マイクロ秒幅の単一パ
ルスを用いて印加される。
【０００４】この方法によれば、浮遊ゲート電極５中の
電子がファウラー・ノルドハイム（Fowler−Nordheim）
トンネル電流（Ｆ−Ｎ電流）によってソース８側に引き
抜かれ、同時にソース８側から正孔がゲート絶縁膜４中
に注入される。また、制御ゲート電極７を＋１２Ｖ、ソ
ース８，ドレイン９，基板１を接地することにより、基
板１から浮遊ゲート電極５に電子を注入して情報を消去
する。電圧はそれぞれ１００マイクロ秒幅の単一パルス
を用いて印加される。
電子がファウラー・ノルドハイム（Fowler−Nordheim）
トンネル電流（Ｆ−Ｎ電流）によってソース８側に引き
抜かれ、同時にソース８側から正孔がゲート絶縁膜４中
に注入される。また、制御ゲート電極７を＋１２Ｖ、ソ
ース８，ドレイン９，基板１を接地することにより、基
板１から浮遊ゲート電極５に電子を注入して情報を消去
する。電圧はそれぞれ１００マイクロ秒幅の単一パルス
を用いて印加される。
【０００５】
【発明が解決しようとする課題】上記従来の不揮発性半
導体記憶装置では、多結晶シリコン膜からなる浮遊ゲー
ト電極に電子を蓄積することにより情報の蓄積を行い、
情報を一括消去すること、すなわち、多数ビットで同時
に消去動作を行うことが特徴である。したがって、浮遊
ゲート電極から電子が漏洩しないようにゲート絶縁膜，
層間絶縁膜の漏洩電流が小さいことが必須である。
導体記憶装置では、多結晶シリコン膜からなる浮遊ゲー
ト電極に電子を蓄積することにより情報の蓄積を行い、
情報を一括消去すること、すなわち、多数ビットで同時
に消去動作を行うことが特徴である。したがって、浮遊
ゲート電極から電子が漏洩しないようにゲート絶縁膜，
層間絶縁膜の漏洩電流が小さいことが必須である。
【０００６】層間絶縁膜として、浮遊ゲート電極を構成
する多結晶シリコン膜の熱酸化膜を用いた場合、９００
℃以下の低温で酸化する場合には漏洩電流が大きく、充
分な情報保持時間が得られない。一方、この酸化温度を
１０００℃以上にすると、漏洩電流は小さくなるもの
の、浮遊ゲート電極からソースへの電子の引抜き電流が
デバイス間でばらついてしまい、デバイス間でしきい電
圧がずれてしまう。このため、一括消去を行うことが不
可能になるという問題が生じる。
する多結晶シリコン膜の熱酸化膜を用いた場合、９００
℃以下の低温で酸化する場合には漏洩電流が大きく、充
分な情報保持時間が得られない。一方、この酸化温度を
１０００℃以上にすると、漏洩電流は小さくなるもの
の、浮遊ゲート電極からソースへの電子の引抜き電流が
デバイス間でばらついてしまい、デバイス間でしきい電
圧がずれてしまう。このため、一括消去を行うことが不
可能になるという問題が生じる。
【０００７】そこで、浮遊ゲート電極の熱酸化膜に代わ
ってＯＮＯ（Oxide−Nitride−Oxide） 膜が層間絶縁膜
に用いられている。この多層膜では、酸化シリコン膜を
低温酸化膜を用いており、窒化シリコン膜に減圧化学気
相成長法で形成した窒化シリコン膜を用いている。この
ＯＮＯ膜では熱酸化膜の形成温度が低いことにより酸化
シリコン膜の漏洩電流は大きくなるが、この分を窒化シ
リコン膜で補っており、ＯＮＯ膜としての電気伝導は窒
化シリコン膜に依存したポーレ・フレンケル（Poole−F
renkel）（Ｐ−Ｆ）伝導となっている。このため、デバ
イスとして見るとＯＮＯ膜の漏洩電流は問題にならない
レベルに抑えられている。加えて、Ｐ−Ｆ伝導のため、
電流密度がFowler-Nordheim （Ｆ−Ｎ）伝導の熱酸化膜
に比べて小さく破壊時間が良くなるという利点があっ
た。
ってＯＮＯ（Oxide−Nitride−Oxide） 膜が層間絶縁膜
に用いられている。この多層膜では、酸化シリコン膜を
低温酸化膜を用いており、窒化シリコン膜に減圧化学気
相成長法で形成した窒化シリコン膜を用いている。この
ＯＮＯ膜では熱酸化膜の形成温度が低いことにより酸化
シリコン膜の漏洩電流は大きくなるが、この分を窒化シ
リコン膜で補っており、ＯＮＯ膜としての電気伝導は窒
化シリコン膜に依存したポーレ・フレンケル（Poole−F
renkel）（Ｐ−Ｆ）伝導となっている。このため、デバ
イスとして見るとＯＮＯ膜の漏洩電流は問題にならない
レベルに抑えられている。加えて、Ｐ−Ｆ伝導のため、
電流密度がFowler-Nordheim （Ｆ−Ｎ）伝導の熱酸化膜
に比べて小さく破壊時間が良くなるという利点があっ
た。
【０００８】ところが、ＯＮＯ膜は強い応力を持つため
にゲート絶縁膜に対しても浮遊ゲート電極越しに応力を
もたらし、このためゲート絶縁膜中に準位を発生させる
ということが明らかになった。そこで、形成温度が低
く、かつ応力のためにゲート絶縁膜特性の劣化をもたら
さないような層間絶縁膜を実現することが本発明の課題
である。
にゲート絶縁膜に対しても浮遊ゲート電極越しに応力を
もたらし、このためゲート絶縁膜中に準位を発生させる
ということが明らかになった。そこで、形成温度が低
く、かつ応力のためにゲート絶縁膜特性の劣化をもたら
さないような層間絶縁膜を実現することが本発明の課題
である。
【０００９】
【課題を解決するための手段】上記目的は、化学気相成
長法で酸窒化シリコン膜、あるいは酸化シリコン膜を形
成することにより達成される。
長法で酸窒化シリコン膜、あるいは酸化シリコン膜を形
成することにより達成される。
【００１０】
【作用】ＯＮＯ膜の応力は、ＯＮＯ膜中の窒化シリコン
膜によりもたらされる。そこで、窒化シリコン膜の応力
を緩和するためには窒化シリコン膜中の窒素に代えて酸
素を導入することによって達成される。すなわち、Ｓｉ
ＯxＮy構造にすることであり、この構造の応力はｘ／ｙ
の比を大きくするほど、すなわち、酸素量が多くなるほ
ど小さくなる。したがって、ｘ／ｙ比を大きくする極限
としてＳｉＯ2 膜とすることによって応力緩和をするこ
とができる。
膜によりもたらされる。そこで、窒化シリコン膜の応力
を緩和するためには窒化シリコン膜中の窒素に代えて酸
素を導入することによって達成される。すなわち、Ｓｉ
ＯxＮy構造にすることであり、この構造の応力はｘ／ｙ
の比を大きくするほど、すなわち、酸素量が多くなるほ
ど小さくなる。したがって、ｘ／ｙ比を大きくする極限
としてＳｉＯ2 膜とすることによって応力緩和をするこ
とができる。
【００１１】応力緩和を達成する方法は、浮遊ゲート電
極の熱酸化によっても可能である。しかし、多結晶シリ
コン膜の熱酸化膜では高温度形成すると消去ばらつきが
増大し、酸化温度を９００℃以下にすると漏洩電流の増
大をもたらす。そこで、応力緩和と漏洩電流の低減の両
者を同時に実現する方法として、化学気相成長法があ
る。１０ｎｍ程度の膜厚を制御良く形成するために通常
は減圧化学気相成長法が用いられている。
極の熱酸化によっても可能である。しかし、多結晶シリ
コン膜の熱酸化膜では高温度形成すると消去ばらつきが
増大し、酸化温度を９００℃以下にすると漏洩電流の増
大をもたらす。そこで、応力緩和と漏洩電流の低減の両
者を同時に実現する方法として、化学気相成長法があ
る。１０ｎｍ程度の膜厚を制御良く形成するために通常
は減圧化学気相成長法が用いられている。
【００１２】この方法で、モノシランと亜酸化窒素、あ
るいはジクロロシランと亜酸化窒素を形成ガスとして用
いて酸化シリコン膜を、モノシランあるいはジクロロシ
ランと亜酸化窒素，アンモニアを用いて酸窒化シリコン
膜を形成する。この方法によると、形成温度を８００℃
以下に低温化しても漏洩電流の少ない膜を形成可能であ
る。酸化シリコン膜が熱酸化により形成されたか、化学
気相成長法によって形成されたかの区別については、次
の２点がある。
るいはジクロロシランと亜酸化窒素を形成ガスとして用
いて酸化シリコン膜を、モノシランあるいはジクロロシ
ランと亜酸化窒素，アンモニアを用いて酸窒化シリコン
膜を形成する。この方法によると、形成温度を８００℃
以下に低温化しても漏洩電流の少ない膜を形成可能であ
る。酸化シリコン膜が熱酸化により形成されたか、化学
気相成長法によって形成されたかの区別については、次
の２点がある。
【００１３】(1）熱酸化で形成した場合には、図１
（ｂ）に示す段差部で酸化が抑制され、膜厚が薄くなる
という構造の違いがある。これが漏洩電流増大の原因と
なる。一方、化学気相成長法で形成した場合には、下地
凹部上で薄膜化することなく、均一な膜成長を行うこと
ができる。
（ｂ）に示す段差部で酸化が抑制され、膜厚が薄くなる
という構造の違いがある。これが漏洩電流増大の原因と
なる。一方、化学気相成長法で形成した場合には、下地
凹部上で薄膜化することなく、均一な膜成長を行うこと
ができる。
【００１４】(2）９００℃以上の高温で浮遊ゲート電極
（多結晶シリコン膜）を熱酸化した場合には、浮遊ゲー
ト電極とゲート絶縁膜との界面の凹凸が増大し、多結晶
シリコン膜の結晶粒界に沿った高さ０.５ｎｍ 以上の凸
構造が発生する。一方、化学気相成長法で形成した場合
には、成長温度を８００℃以下に低温化できるため、浮
遊ゲート電極とゲート絶縁膜との界面の凹凸は０.５ｎ
ｍ 未満に抑えることができる。
（多結晶シリコン膜）を熱酸化した場合には、浮遊ゲー
ト電極とゲート絶縁膜との界面の凹凸が増大し、多結晶
シリコン膜の結晶粒界に沿った高さ０.５ｎｍ 以上の凸
構造が発生する。一方、化学気相成長法で形成した場合
には、成長温度を８００℃以下に低温化できるため、浮
遊ゲート電極とゲート絶縁膜との界面の凹凸は０.５ｎ
ｍ 未満に抑えることができる。
【００１５】薄膜の応力が隣接する膜におよぼす影響
は、応力を持つ膜との距離が近ければ近いほど大きくな
る。例えば、ＤＲＡＭの容量絶縁膜は電荷を保持すると
いう目的では、フラッシュメモリの層間絶縁膜と同様で
あり、漏洩電流は小さいほど良い。一方、ＤＲＡＭの容
量絶縁膜とゲート絶縁膜との間には、ゲート電極のほか
にゲート電極を電気的に絶縁する絶縁膜，容量電極等が
あり、容量絶縁膜の応力はゲート絶縁膜にまで及ばな
い。しかし、フラッシュメモリの場合には層間絶縁膜は
浮遊ゲート電極を介して直接ゲート絶縁膜と接してい
る。このため、層間絶縁膜の応力の強さが直接ゲート絶
縁膜特性を左右する。したがって、層間絶縁膜を応力の
ない酸化シリコン膜とすることにより、フラッシュメモ
リの書換え信頼性は著しく改善される。
は、応力を持つ膜との距離が近ければ近いほど大きくな
る。例えば、ＤＲＡＭの容量絶縁膜は電荷を保持すると
いう目的では、フラッシュメモリの層間絶縁膜と同様で
あり、漏洩電流は小さいほど良い。一方、ＤＲＡＭの容
量絶縁膜とゲート絶縁膜との間には、ゲート電極のほか
にゲート電極を電気的に絶縁する絶縁膜，容量電極等が
あり、容量絶縁膜の応力はゲート絶縁膜にまで及ばな
い。しかし、フラッシュメモリの場合には層間絶縁膜は
浮遊ゲート電極を介して直接ゲート絶縁膜と接してい
る。このため、層間絶縁膜の応力の強さが直接ゲート絶
縁膜特性を左右する。したがって、層間絶縁膜を応力の
ない酸化シリコン膜とすることにより、フラッシュメモ
リの書換え信頼性は著しく改善される。
【００１６】
（実施例１）次に本発明の実施例を図１（ａ）に示した
メモリセルの断面図を用いて説明する。
メモリセルの断面図を用いて説明する。
【００１７】シリコン基板１をアンモニアと過酸化水素
を含んだ水溶液中に浸漬した後、フッ酸水溶液中で表面
酸化膜を除去し、これに続いてフィールド酸化膜２を形
成してから、シリコン基板１を流量１０リットル／分の
ウェット酸化雰囲気中、850℃で加熱して９ｎｍ厚のＳ
ｉＯ2 膜（ゲート絶縁膜４）を形成した。次に、減圧化
学気相成長法によりモノシランとホスフィンを用いて３
×１０20cm-3のリンを含んだアモルファスシリコン膜を
２００ｎｍだけ堆積し、その後、窒素雰囲気中、９００
℃で２０分間加熱して結晶化させ、浮遊ゲート電極５と
した。
を含んだ水溶液中に浸漬した後、フッ酸水溶液中で表面
酸化膜を除去し、これに続いてフィールド酸化膜２を形
成してから、シリコン基板１を流量１０リットル／分の
ウェット酸化雰囲気中、850℃で加熱して９ｎｍ厚のＳ
ｉＯ2 膜（ゲート絶縁膜４）を形成した。次に、減圧化
学気相成長法によりモノシランとホスフィンを用いて３
×１０20cm-3のリンを含んだアモルファスシリコン膜を
２００ｎｍだけ堆積し、その後、窒素雰囲気中、９００
℃で２０分間加熱して結晶化させ、浮遊ゲート電極５と
した。
【００１８】この後、参照試料の層間絶縁膜６としてＯ
ＮＯ膜を形成した。形成方法は、まず８００℃でＮ2 希
釈の１０％Ｏ2 で浮遊ゲート電極５の多結晶シリコン膜
を熱酸化して膜厚５ｎｍの酸化シリコン膜を形成し、そ
の後、化学気相成長法で窒化シリコン膜をジクロロシラ
ンとアンモニアとにより膜厚１３ｎｍ堆積して、最後に
９００℃のウェット酸化雰囲気中で熱酸化した。
ＮＯ膜を形成した。形成方法は、まず８００℃でＮ2 希
釈の１０％Ｏ2 で浮遊ゲート電極５の多結晶シリコン膜
を熱酸化して膜厚５ｎｍの酸化シリコン膜を形成し、そ
の後、化学気相成長法で窒化シリコン膜をジクロロシラ
ンとアンモニアとにより膜厚１３ｎｍ堆積して、最後に
９００℃のウェット酸化雰囲気中で熱酸化した。
【００１９】これに対し、本発明の効果を示す試料は、
７５０℃でヘリウム希釈の２０％モノシランと１００％
亜酸化窒素とを用いて、膜厚１５ｎｍの酸化シリコン膜
を１.５Torr の減圧化学気相成長法で形成し、８００
℃，１０分の窒素アニールを施して層間絶縁膜６とし
た。
７５０℃でヘリウム希釈の２０％モノシランと１００％
亜酸化窒素とを用いて、膜厚１５ｎｍの酸化シリコン膜
を１.５Torr の減圧化学気相成長法で形成し、８００
℃，１０分の窒素アニールを施して層間絶縁膜６とし
た。
【００２０】この層間絶縁膜６上に、減圧化学気相成長
法によりモノシランとホスフィンを用いてリンを含んだ
多結晶シリコン膜を２００ｎｍだけ堆積し、その後、窒
素雰囲気中９００℃で２０分間加熱することにより制御
ゲート電極７を形成し、その後、ゲート加工を行ってか
ら、ソース８，ドレイン９を形成し、更に、硼素とリン
とを含んだ酸化シリコン膜を堆積した後、加熱して平坦
化した絶縁膜１０を形成した。この後、ソース，ドレイ
ン上にコンタクト穴を開け、その上に電極３を形成し
て、図１（ａ）に示すようなメモリセルを作成した。
法によりモノシランとホスフィンを用いてリンを含んだ
多結晶シリコン膜を２００ｎｍだけ堆積し、その後、窒
素雰囲気中９００℃で２０分間加熱することにより制御
ゲート電極７を形成し、その後、ゲート加工を行ってか
ら、ソース８，ドレイン９を形成し、更に、硼素とリン
とを含んだ酸化シリコン膜を堆積した後、加熱して平坦
化した絶縁膜１０を形成した。この後、ソース，ドレイ
ン上にコンタクト穴を開け、その上に電極３を形成し
て、図１（ａ）に示すようなメモリセルを作成した。
【００２１】この構造の不揮発性半導体記憶装置を用い
て書換え特性を評価した。ゲートの全面を用いた浮遊ゲ
ート電極への電荷の注入（消去）をＦ−Ｎ電流で行い、
浮遊ゲート電極とソースとの間を用いたＦ−Ｎ電流によ
る電荷の引抜きを書込み動作とした。消去を行う際に
は、制御ゲート電極に＋１２Ｖ、ソース，ドレイン，基
板を０Ｖにした。パルス幅を１０マイクロ秒として、単
一パルスで行い、しきい値電圧を確認しながら消去を行
った。書込みを行う際には、制御ゲート電極に−７Ｖ、
ソースに＋３.３Ｖ 、ドレインを開放にして、基板を接
地した。パルス幅１０マイクロ秒の単一パルスを用い、
しきい値電圧を確認しながら書込みを行った。
て書換え特性を評価した。ゲートの全面を用いた浮遊ゲ
ート電極への電荷の注入（消去）をＦ−Ｎ電流で行い、
浮遊ゲート電極とソースとの間を用いたＦ−Ｎ電流によ
る電荷の引抜きを書込み動作とした。消去を行う際に
は、制御ゲート電極に＋１２Ｖ、ソース，ドレイン，基
板を０Ｖにした。パルス幅を１０マイクロ秒として、単
一パルスで行い、しきい値電圧を確認しながら消去を行
った。書込みを行う際には、制御ゲート電極に−７Ｖ、
ソースに＋３.３Ｖ 、ドレインを開放にして、基板を接
地した。パルス幅１０マイクロ秒の単一パルスを用い、
しきい値電圧を確認しながら書込みを行った。
【００２２】この構造による書込み特性，消去特性を、
図２に示す。同図（ａ）のＴｐｗ／Ｔｐｗｉでは書き込
み時間の初期値に対する比を示し、同図（ｂ）のＴｅｗ
／Ｔｅｗｉは消去時間の初期値に対する比をそれぞれ示
す。層間絶縁膜に減圧化学気相成長法で形成した単層酸
化シリコン膜を用いることにより、書換え信頼性が１桁
近く改善された。また、電流駆動能力を表わす特性であ
るβについては二つのメモリセルとも差がなかった。一
方、電荷保持特性に関しては、１０6 回書換え後のしき
い値電圧の変動に関する加速試験から、３ＭＶ／cm印加
時の電荷保持寿命を求めると、層間絶縁膜にＯＮＯ膜を
用いた場合には５年、単層の酸化シリコン膜を用いた場
合には１０年と改善された。
図２に示す。同図（ａ）のＴｐｗ／Ｔｐｗｉでは書き込
み時間の初期値に対する比を示し、同図（ｂ）のＴｅｗ
／Ｔｅｗｉは消去時間の初期値に対する比をそれぞれ示
す。層間絶縁膜に減圧化学気相成長法で形成した単層酸
化シリコン膜を用いることにより、書換え信頼性が１桁
近く改善された。また、電流駆動能力を表わす特性であ
るβについては二つのメモリセルとも差がなかった。一
方、電荷保持特性に関しては、１０6 回書換え後のしき
い値電圧の変動に関する加速試験から、３ＭＶ／cm印加
時の電荷保持寿命を求めると、層間絶縁膜にＯＮＯ膜を
用いた場合には５年、単層の酸化シリコン膜を用いた場
合には１０年と改善された。
【００２３】（実施例２）次に本発明の実施例を図１
（ａ）に示したメモリセルの断面図を用いて説明する。
（ａ）に示したメモリセルの断面図を用いて説明する。
【００２４】シリコン基板１をアンモニアと過酸化水素
を含んだ水溶液中に浸漬した後、フッ酸水溶液中で表面
酸化膜を除去し、これに続いてフィールド酸化膜２を形
成してから、シリコン基板１を流量１０リットル／分の
ウェット酸化雰囲気中、850℃で加熱して９ｎｍ厚のＳ
ｉＯ2 膜（ゲート絶縁膜４）を形成した。減圧化学気相
成長法によりジシランとホスフィンを用いて４×１０20
cm-3のリンを含んだ多結晶シリコン膜を２００ｎｍだけ
堆積し、その後、窒素雰囲気中９００℃で２０分間加熱
して、浮遊ゲート電極５とした。
を含んだ水溶液中に浸漬した後、フッ酸水溶液中で表面
酸化膜を除去し、これに続いてフィールド酸化膜２を形
成してから、シリコン基板１を流量１０リットル／分の
ウェット酸化雰囲気中、850℃で加熱して９ｎｍ厚のＳ
ｉＯ2 膜（ゲート絶縁膜４）を形成した。減圧化学気相
成長法によりジシランとホスフィンを用いて４×１０20
cm-3のリンを含んだ多結晶シリコン膜を２００ｎｍだけ
堆積し、その後、窒素雰囲気中９００℃で２０分間加熱
して、浮遊ゲート電極５とした。
【００２５】この後、本発明の効果を示す試料として、
８００℃で、１００％アンモニア中で浮遊ゲート電極５
を熱窒化して多結晶シリコン膜表面に膜厚１ｎｍの窒化
シリコン膜を形成し、この窒化シリコン膜上に８００℃
で１００％ジクロロシランと１００％亜酸化窒素とを用
いて、膜厚１４ｎｍの酸化シリコン膜を１.５Torr の減
圧化学気相成長法で形成した。これに続いて、８００℃
で、窒素希釈の１０％酸素中で１０分加熱して層間絶縁
膜６とした。
８００℃で、１００％アンモニア中で浮遊ゲート電極５
を熱窒化して多結晶シリコン膜表面に膜厚１ｎｍの窒化
シリコン膜を形成し、この窒化シリコン膜上に８００℃
で１００％ジクロロシランと１００％亜酸化窒素とを用
いて、膜厚１４ｎｍの酸化シリコン膜を１.５Torr の減
圧化学気相成長法で形成した。これに続いて、８００℃
で、窒素希釈の１０％酸素中で１０分加熱して層間絶縁
膜６とした。
【００２６】これに対し、参照試料の層間絶縁膜６とし
て単層の酸化シリコン膜を形成した。形成方法は、８０
０℃でヘリウム希釈の２０％ジクロロシランと１００％
亜酸化窒素とを用いて、膜厚１４ｎｍの酸化シリコン膜
を１.５Torr の減圧化学気相成長法で形成し、８００℃
で、窒素希釈の１０％酸素中で１０分加熱して層間絶縁
膜６とした。
て単層の酸化シリコン膜を形成した。形成方法は、８０
０℃でヘリウム希釈の２０％ジクロロシランと１００％
亜酸化窒素とを用いて、膜厚１４ｎｍの酸化シリコン膜
を１.５Torr の減圧化学気相成長法で形成し、８００℃
で、窒素希釈の１０％酸素中で１０分加熱して層間絶縁
膜６とした。
【００２７】この層間絶縁膜６上に、減圧化学気相成長
法によりモノシランとホスフィンを用いてリンを含んだ
多結晶シリコン膜を２００ｎｍだけ堆積し、その後、窒
素雰囲気中９００℃で２０分間加熱することにより制御
ゲート電極７を形成し、その後、ゲート加工を行ってか
ら、ソース８，ドレイン９を形成し、更に、硼素とリン
とを含んだ酸化シリコン膜を堆積した後、加熱して平坦
化した絶縁膜１０を形成した。この後、ソース，ドレイ
ン上にコンタクト穴を開け、その上に電極３を形成し
て、図１（ａ）に示すようなメモリセルを作成した。
法によりモノシランとホスフィンを用いてリンを含んだ
多結晶シリコン膜を２００ｎｍだけ堆積し、その後、窒
素雰囲気中９００℃で２０分間加熱することにより制御
ゲート電極７を形成し、その後、ゲート加工を行ってか
ら、ソース８，ドレイン９を形成し、更に、硼素とリン
とを含んだ酸化シリコン膜を堆積した後、加熱して平坦
化した絶縁膜１０を形成した。この後、ソース，ドレイ
ン上にコンタクト穴を開け、その上に電極３を形成し
て、図１（ａ）に示すようなメモリセルを作成した。
【００２８】この構造の不揮発性半導体記憶装置を用い
て書換え特性を評価した。ゲートの全面を用いた浮遊ゲ
ート電極への電荷の注入（消去）をＦ−Ｎ電流で行い、
浮遊ゲート電極とソースとの間を用いたＦ−Ｎ電流によ
る電荷の引抜きを書込み動作とした。消去を行う際に
は、制御ゲート電極に＋１２Ｖ、ソース，ドレイン，基
板を０Ｖにした。パルス幅を１０マイクロ秒として、単
一パルスで行い、しきい値電圧を確認しながら消去を行
った。書込みを行う際には、制御ゲート電極に−７Ｖ、
ソースに＋３.３Ｖ 、ドレインを開放にして、基板を接
地した。パルス幅１０マイクロ秒の単一パルスを用い、
しきい値電圧を確認しながら書込みを行った。
て書換え特性を評価した。ゲートの全面を用いた浮遊ゲ
ート電極への電荷の注入（消去）をＦ−Ｎ電流で行い、
浮遊ゲート電極とソースとの間を用いたＦ−Ｎ電流によ
る電荷の引抜きを書込み動作とした。消去を行う際に
は、制御ゲート電極に＋１２Ｖ、ソース，ドレイン，基
板を０Ｖにした。パルス幅を１０マイクロ秒として、単
一パルスで行い、しきい値電圧を確認しながら消去を行
った。書込みを行う際には、制御ゲート電極に−７Ｖ、
ソースに＋３.３Ｖ 、ドレインを開放にして、基板を接
地した。パルス幅１０マイクロ秒の単一パルスを用い、
しきい値電圧を確認しながら書込みを行った。
【００２９】この構造による書込み特性，消去特性を、
βについては二つのメモリセルとも差がなかった。一
方、電荷保持特性に関しては、１０6 回書換え後のしき
い値電圧の変動に関する加速試験から、３ＭＶ／cm印加
時の電荷保持寿命を求めると、層間絶縁膜に単層の酸化
シリコン膜を用いた場合には７年、浮遊ゲート電極を窒
化した後、酸化シリコン膜を形成し、酸素アニールを施
した場合には１４年と改善された。
βについては二つのメモリセルとも差がなかった。一
方、電荷保持特性に関しては、１０6 回書換え後のしき
い値電圧の変動に関する加速試験から、３ＭＶ／cm印加
時の電荷保持寿命を求めると、層間絶縁膜に単層の酸化
シリコン膜を用いた場合には７年、浮遊ゲート電極を窒
化した後、酸化シリコン膜を形成し、酸素アニールを施
した場合には１４年と改善された。
【００３０】この違いをもたらした効果は、一つには酸
素アニールにより酸化シリコン膜中のＳｉ−Ｈ結合から
水素が離脱して酸素に置き代わり、結合が安定化したた
めであり、一つには浮遊ゲート電極表面を窒化しない場
合には酸素アニール時に多結晶シリコン表面が酸化され
て漏洩電流の大きい低温酸化膜が形成されたことにより
層間絶縁膜の漏洩電流が増大し、電荷保持特性が劣化し
たためと考えられる。
素アニールにより酸化シリコン膜中のＳｉ−Ｈ結合から
水素が離脱して酸素に置き代わり、結合が安定化したた
めであり、一つには浮遊ゲート電極表面を窒化しない場
合には酸素アニール時に多結晶シリコン表面が酸化され
て漏洩電流の大きい低温酸化膜が形成されたことにより
層間絶縁膜の漏洩電流が増大し、電荷保持特性が劣化し
たためと考えられる。
【００３１】（実施例３）次に本発明の実施例を図１
（ａ）に示したメモリセルの断面図を用いて説明する。
（ａ）に示したメモリセルの断面図を用いて説明する。
【００３２】シリコン基板１をアンモニアと過酸化水素
を含んだ水溶液中に浸漬した後、フッ酸水溶液中で表面
酸化膜を除去し、これに続いてフィールド酸化膜２を形
成してから、シリコン基板１を流量１０リットル／分の
ウェット酸化雰囲気中、850℃で加熱して９ｎｍ厚のＳ
ｉＯ2 膜（ゲート絶縁膜４）を形成した。減圧化学気相
成長法によりモノシランとホスフィンを用いて３×１０
20cm-3のリンを含んだ多結晶シリコン膜を２００ｎｍだ
け堆積し、その後、窒素雰囲気中９００℃で２０分間加
熱して、浮遊ゲート電極５とした。
を含んだ水溶液中に浸漬した後、フッ酸水溶液中で表面
酸化膜を除去し、これに続いてフィールド酸化膜２を形
成してから、シリコン基板１を流量１０リットル／分の
ウェット酸化雰囲気中、850℃で加熱して９ｎｍ厚のＳ
ｉＯ2 膜（ゲート絶縁膜４）を形成した。減圧化学気相
成長法によりモノシランとホスフィンを用いて３×１０
20cm-3のリンを含んだ多結晶シリコン膜を２００ｎｍだ
け堆積し、その後、窒素雰囲気中９００℃で２０分間加
熱して、浮遊ゲート電極５とした。
【００３３】この後、本発明の効果を示す試料は、７５
０℃でジクロロシランとアンモニア，亜酸化窒素とを用
いて、膜厚１５ｎｍの酸窒化シリコン膜を０.８Torr の
減圧化学気相成長法で形成し、続いて８００℃，１０分
の窒素アニールを施して層間絶縁膜６とした。
０℃でジクロロシランとアンモニア，亜酸化窒素とを用
いて、膜厚１５ｎｍの酸窒化シリコン膜を０.８Torr の
減圧化学気相成長法で形成し、続いて８００℃，１０分
の窒素アニールを施して層間絶縁膜６とした。
【００３４】参照試料の層間絶縁膜６はＯＮＯ膜を形成
した。形成方法は、まず８００℃でＮ2 希釈の１０％Ｏ
2 で浮遊ゲート電極５の多結晶シリコン膜を熱酸化して
膜厚５ｎｍの酸化シリコン膜を形成し、その後、化学気
相成長法で窒化シリコン膜をジクロロシランとアンモニ
アとにより膜厚１３ｎｍ堆積して、最後に９００℃のウ
ェット酸化雰囲気中で熱酸化した。
した。形成方法は、まず８００℃でＮ2 希釈の１０％Ｏ
2 で浮遊ゲート電極５の多結晶シリコン膜を熱酸化して
膜厚５ｎｍの酸化シリコン膜を形成し、その後、化学気
相成長法で窒化シリコン膜をジクロロシランとアンモニ
アとにより膜厚１３ｎｍ堆積して、最後に９００℃のウ
ェット酸化雰囲気中で熱酸化した。
【００３５】この層間絶縁膜６上に、減圧化学気相成長
法によりモノシランとホスフィンを用いてリンを含んだ
多結晶シリコン膜を２００ｎｍだけ堆積し、その後、窒
素雰囲気中９００℃で２０分間加熱することにより制御
ゲート電極７を形成し、その後、ゲート加工を行ってか
ら、ソース８，ドレイン９を形成し、更に、硼素とリン
とを含んだ酸化シリコン膜を堆積した後加熱して平坦化
した絶縁膜１０を形成した。この後ソース，ドレイン上
にコンタクト穴を開け、その上に電極３を形成して、図
１（ａ）に示すようなメモリセルを作成した。
法によりモノシランとホスフィンを用いてリンを含んだ
多結晶シリコン膜を２００ｎｍだけ堆積し、その後、窒
素雰囲気中９００℃で２０分間加熱することにより制御
ゲート電極７を形成し、その後、ゲート加工を行ってか
ら、ソース８，ドレイン９を形成し、更に、硼素とリン
とを含んだ酸化シリコン膜を堆積した後加熱して平坦化
した絶縁膜１０を形成した。この後ソース，ドレイン上
にコンタクト穴を開け、その上に電極３を形成して、図
１（ａ）に示すようなメモリセルを作成した。
【００３６】この構造の不揮発性半導体記憶装置を用い
て書換え特性を評価した。ゲートの全面を用いた浮遊ゲ
ート電極への電荷の注入（消去）をＦ−Ｎ電流で行い、
浮遊ゲート電極とソースとの間を用いたＦ−Ｎ電流によ
る電荷の引抜きを書込み動作とした。消去を行う際に
は、制御ゲート電極に＋１２Ｖ、ソース，ドレイン，基
板を０Ｖにした。パルス幅を１０マイクロ秒として、単
一パルスで行い、しきい値電圧を確認しながら消去を行
った。書込みを行う際には、制御ゲート電極に−７Ｖ、
ソースに＋３.３Ｖ 、ドレインを開放にして、基板を接
地した。パルス幅１０マイクロ秒の単一パルスを用い、
しきい値電圧を確認しながら書込みを行った。
て書換え特性を評価した。ゲートの全面を用いた浮遊ゲ
ート電極への電荷の注入（消去）をＦ−Ｎ電流で行い、
浮遊ゲート電極とソースとの間を用いたＦ−Ｎ電流によ
る電荷の引抜きを書込み動作とした。消去を行う際に
は、制御ゲート電極に＋１２Ｖ、ソース，ドレイン，基
板を０Ｖにした。パルス幅を１０マイクロ秒として、単
一パルスで行い、しきい値電圧を確認しながら消去を行
った。書込みを行う際には、制御ゲート電極に−７Ｖ、
ソースに＋３.３Ｖ 、ドレインを開放にして、基板を接
地した。パルス幅１０マイクロ秒の単一パルスを用い、
しきい値電圧を確認しながら書込みを行った。
【００３７】この構造による書込み，消去特性を、図３
（ａ），（ｂ）に示す。層間絶縁膜に減圧化学気相成長
法で形成した単層酸窒化シリコン膜を用いることによ
り、書換え信頼性が１桁近く改善された。βについては
二つのメモリセルとも差がなかった。一方、電荷保持特
性に関しては、１０6 回書換え後のしきい値電圧の変動
に関する加速試験から、３ＭＶ／cm印加時の電荷保持寿
命を求めると、層間絶縁膜にＯＮＯ膜を用いた場合には
５年、単層の酸窒化シリコン膜を用いた場合には１２年
と改善された。
（ａ），（ｂ）に示す。層間絶縁膜に減圧化学気相成長
法で形成した単層酸窒化シリコン膜を用いることによ
り、書換え信頼性が１桁近く改善された。βについては
二つのメモリセルとも差がなかった。一方、電荷保持特
性に関しては、１０6 回書換え後のしきい値電圧の変動
に関する加速試験から、３ＭＶ／cm印加時の電荷保持寿
命を求めると、層間絶縁膜にＯＮＯ膜を用いた場合には
５年、単層の酸窒化シリコン膜を用いた場合には１２年
と改善された。
【００３８】更に、酸窒化シリコン膜の組成を変えるた
めに形成温度７５０℃、ガス圧力１Torrのジクロロシラ
ンの流量を固定したまま、亜酸化窒素，アンモニア，流
量を変えて、特性変化を調べた。１０6 回後の書込み時
間の変動比を図４に示す。窒素量の低下と共に応力が緩
和され、書込み時間の変動比も低減された。
めに形成温度７５０℃、ガス圧力１Torrのジクロロシラ
ンの流量を固定したまま、亜酸化窒素，アンモニア，流
量を変えて、特性変化を調べた。１０6 回後の書込み時
間の変動比を図４に示す。窒素量の低下と共に応力が緩
和され、書込み時間の変動比も低減された。
【００３９】（実施例４）次に本発明の実施例を図１
（ｂ）に示したキャパシタの断面図を用いて説明する。
（ｂ）に示したキャパシタの断面図を用いて説明する。
【００４０】シリコン基板１をアンモニアと過酸化水素
を含んだ水溶液中に浸漬した後、フッ酸水溶液中で表面
酸化膜を除去し、これに続いてフィールド酸化膜２を形
成してから、シリコン基板１をウェット酸化雰囲気中、
８５０℃で加熱して膜厚８ｎｍのゲート絶縁膜４とし
た。ゲート絶縁膜４上に、減圧化学気相成長法によりジ
シランとホスフィンとを用いて３×１０20cm-3のリンを
含んだ多結晶シリコン膜を２００ｎｍだけ堆積し、続い
て、参照試料の絶縁膜としてＯＮＯ膜を形成した。形成
方法は、まず８００℃でＮ2 希釈の１０％Ｏ2 で浮遊ゲ
ート電極の多結晶シリコン膜を熱酸化して膜厚５ｎｍの
酸化シリコン膜を形成し、その後、化学気相成長法で窒
化シリコン膜をジクロロシランとアンモニアとにより膜
厚１３ｎｍ堆積して、最後に９００℃のウェット酸化雰
囲気中で熱酸化した。これに対し、本発明の効果を示す
試料は、７５０℃でヘリウム希釈の２０％モノシランと
１００％亜酸化窒素とを用いて、膜厚１５ｎｍの酸化シ
リコン膜を１.５Torr の減圧化学気相成長法で形成し、
８００℃，１０分の窒素アニールを施して絶縁膜とし
た。続いて、窒素ガス中、９００℃で３０分加熱したあ
と、ゲート加工を行って、図１（ｂ）に示すようなキャ
パシタを作成した。この構造のキャパシタを用いて、高
電界での電流変動を評価した。ゲート面積３００×３０
０μｍ2 のキャパシタにゲート負電圧で一定電圧ストレ
スを印加して、電流変化を調べた。結果を図５に示す。
電圧１０Ｖで１０００秒間ストレス印加した。化学気相
成長法で形成した酸化シリコン膜を用いることにより電
流変動が３０％低減された。このことから、実施例１に
示した書換え信頼性の向上はこのような電流変動の低減
に起因したものと考えられる。また、一定電流１０ｍＡ
／cm2 で７００秒間ストレスを印加することによる電流
−電圧特性の変化を調べた。図６に示すように、多結晶
シリコン電極上の絶縁膜を化学気相成長法で形成した酸
化シリコン膜とすることにより、６ＭＶ／cmでの電流密
度は約１／３に低減された。この結果は、実施例１に示
した電荷保持特性の改善に対応するものと考えられる。
を含んだ水溶液中に浸漬した後、フッ酸水溶液中で表面
酸化膜を除去し、これに続いてフィールド酸化膜２を形
成してから、シリコン基板１をウェット酸化雰囲気中、
８５０℃で加熱して膜厚８ｎｍのゲート絶縁膜４とし
た。ゲート絶縁膜４上に、減圧化学気相成長法によりジ
シランとホスフィンとを用いて３×１０20cm-3のリンを
含んだ多結晶シリコン膜を２００ｎｍだけ堆積し、続い
て、参照試料の絶縁膜としてＯＮＯ膜を形成した。形成
方法は、まず８００℃でＮ2 希釈の１０％Ｏ2 で浮遊ゲ
ート電極の多結晶シリコン膜を熱酸化して膜厚５ｎｍの
酸化シリコン膜を形成し、その後、化学気相成長法で窒
化シリコン膜をジクロロシランとアンモニアとにより膜
厚１３ｎｍ堆積して、最後に９００℃のウェット酸化雰
囲気中で熱酸化した。これに対し、本発明の効果を示す
試料は、７５０℃でヘリウム希釈の２０％モノシランと
１００％亜酸化窒素とを用いて、膜厚１５ｎｍの酸化シ
リコン膜を１.５Torr の減圧化学気相成長法で形成し、
８００℃，１０分の窒素アニールを施して絶縁膜とし
た。続いて、窒素ガス中、９００℃で３０分加熱したあ
と、ゲート加工を行って、図１（ｂ）に示すようなキャ
パシタを作成した。この構造のキャパシタを用いて、高
電界での電流変動を評価した。ゲート面積３００×３０
０μｍ2 のキャパシタにゲート負電圧で一定電圧ストレ
スを印加して、電流変化を調べた。結果を図５に示す。
電圧１０Ｖで１０００秒間ストレス印加した。化学気相
成長法で形成した酸化シリコン膜を用いることにより電
流変動が３０％低減された。このことから、実施例１に
示した書換え信頼性の向上はこのような電流変動の低減
に起因したものと考えられる。また、一定電流１０ｍＡ
／cm2 で７００秒間ストレスを印加することによる電流
−電圧特性の変化を調べた。図６に示すように、多結晶
シリコン電極上の絶縁膜を化学気相成長法で形成した酸
化シリコン膜とすることにより、６ＭＶ／cmでの電流密
度は約１／３に低減された。この結果は、実施例１に示
した電荷保持特性の改善に対応するものと考えられる。
【００４１】
【発明の効果】本発明によれば、高電界ストレスによる
ゲート絶縁膜中の準位の発生を抑制でき、不揮発性半導
体記憶装置での書換え信頼性、および電荷保持寿命を向
上させることができる。
ゲート絶縁膜中の準位の発生を抑制でき、不揮発性半導
体記憶装置での書換え信頼性、および電荷保持寿命を向
上させることができる。
【図１】本発明による不揮発性半導体記憶装置の動作を
行う第一，第二，第三，第四実施例を説明する試料の断
面図。
行う第一，第二，第三，第四実施例を説明する試料の断
面図。
【図２】層間絶縁膜として化学気相成長法で形成した酸
化シリコン膜を用いることによる書換え信頼性の改善効
果を示す特性図。
化シリコン膜を用いることによる書換え信頼性の改善効
果を示す特性図。
【図３】層間絶縁膜に酸窒化シリコン膜を用いることに
よる書換え信頼性の改善効果を示す特性図。
よる書換え信頼性の改善効果を示す特性図。
【図４】酸窒化シリコン膜中の窒素量を変えることによ
る書込み時間変動の改善効果を示す特性図。
る書込み時間変動の改善効果を示す特性図。
【図５】化学気相成長法で形成した酸化シリコン膜を用
いることによる電流低下の改善効果を示す特性図。
いることによる電流低下の改善効果を示す特性図。
【図６】化学気相成長法で形成した酸化シリコン膜を用
いることによる低電界漏洩電流増大の抑制効果を示す特
性図。
いることによる低電界漏洩電流増大の抑制効果を示す特
性図。
１…シリコン基板、２…フィールド酸化膜、３…電極、
４…ゲート絶縁膜、５…浮遊ゲート電極、６…層間絶縁
膜、７…制御ゲート電極、８…ソース、９…ドレイン、
１０…絶縁膜。
４…ゲート絶縁膜、５…浮遊ゲート電極、６…層間絶縁
膜、７…制御ゲート電極、８…ソース、９…ドレイン、
１０…絶縁膜。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115 (72)発明者 西本 敏明 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 小森 和宏 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内
Claims (4)
- 【請求項１】第一導電型を有する半導体基板にゲート絶
縁膜を介して設けられた浮遊ゲート電極と、前記浮遊ゲ
ート電極上に少なくとも一部分が積層される形で層間絶
縁膜を介して設けられた制御ゲート電極と、前記半導体
基板内に互いに分離して設けられた第二導電型のソー
ス，ドレイン領域を備えた電気的に書換え可能な不揮発
性半導体記憶装置の製造方法において、前記層間絶縁膜
として化学気相成長法により単層酸化シリコン膜を形成
することを特徴とする不揮発性半導体記憶装置の製造方
法。 - 【請求項２】第一導電型を有する半導体基板にゲート絶
縁膜を介して設けられた浮遊ゲート電極と、前記浮遊ゲ
ート電極上に少なくとも一部分が積層される形で層間絶
縁膜を介して設けられた制御ゲート電極と、前記半導体
基板内に互いに分離して設けられた第二導電型のソー
ス，ドレイン領域を備えた電気的に書換え可能な不揮発
性半導体記憶装置の製造方法において、前記浮遊ゲート
電極に接する形で窒化シリコン膜を堆積し、その上に化
学気相成長法で酸化シリコン膜を形成することを特徴と
する不揮発性半導体記憶装置の製造方法。 - 【請求項３】第一導電型を有する半導体基板にゲート絶
縁膜を介して設けられた浮遊ゲート電極と、前記浮遊ゲ
ート電極上に少なくとも一部分が積層される形で層間絶
縁膜を介して設けられた制御ゲート電極と、前記半導体
基板内に互いに分離して設けられた第二導電型のソー
ス，ドレイン領域を備えた電気的に書換え可能な不揮発
性半導体記憶装置の製造方法において、前記層間絶縁膜
を原子数濃度で３０％以下の窒素を含む酸窒化シリコン
膜で形成することを特徴とする不揮発性半導体記憶装置
の製造方法。 - 【請求項４】請求項３において、前記酸窒化シリコン膜
を化学気相成長法により形成する不揮発性半導体記憶装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6161817A JPH0831962A (ja) | 1994-07-14 | 1994-07-14 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6161817A JPH0831962A (ja) | 1994-07-14 | 1994-07-14 | 不揮発性半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0831962A true JPH0831962A (ja) | 1996-02-02 |
Family
ID=15742479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6161817A Pending JPH0831962A (ja) | 1994-07-14 | 1994-07-14 | 不揮発性半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831962A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7064382B2 (en) | 2004-03-09 | 2006-06-20 | Nec Electronics Corporation | Nonvolatile memory and nonvolatile memory manufacturing method |
| JP2014045146A (ja) * | 2012-08-28 | 2014-03-13 | Advanced Power Device Research Association | 半導体素子およびその製造方法 |
-
1994
- 1994-07-14 JP JP6161817A patent/JPH0831962A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7064382B2 (en) | 2004-03-09 | 2006-06-20 | Nec Electronics Corporation | Nonvolatile memory and nonvolatile memory manufacturing method |
| JP2014045146A (ja) * | 2012-08-28 | 2014-03-13 | Advanced Power Device Research Association | 半導体素子およびその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3598197B2 (ja) | 半導体装置 | |
| JPH1140682A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| US20070269972A1 (en) | Method of manufacturing a semiconductor device | |
| US8860118B2 (en) | Semiconductor device and method for manufacturing the same | |
| JPH07123146B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JP2002009179A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| EP1293987B1 (en) | Nonvolatile semiconductor memory device and method of manufacturing the same | |
| JPH05267684A (ja) | 不揮発性記憶素子 | |
| JP2002261175A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JP2004022575A (ja) | 半導体装置 | |
| JP3802945B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JPH0831962A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JPH06104451A (ja) | 不揮発性半導体記憶装置 | |
| JP4594554B2 (ja) | 半導体装置およびその製造方法 | |
| JPH05129630A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JPH10242310A (ja) | 半導体装置 | |
| JPH06318588A (ja) | 半導体装置の製造方法 | |
| JPH09223752A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JPH11317463A (ja) | 半導体不揮発性記憶装置およびその製造方法 | |
| JPH07297182A (ja) | ＳｉＮ系絶縁膜の形成方法 | |
| JP3041066B2 (ja) | 絶縁膜形成方法 | |
| JP3310988B2 (ja) | シリコン酸窒化膜の形成方法及びそれを用いた半導体装置の製造方法 | |
| JP4224000B2 (ja) | 半導体装置の製造方法 | |
| JPH05198573A (ja) | 絶縁膜形成方法 | |
| JPH05129632A (ja) | 電荷トラツプ膜 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040206 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20040309 |