JPH11317463A

JPH11317463A - 半導体不揮発性記憶装置およびその製造方法

Info

Publication number: JPH11317463A
Application number: JP10123302A
Authority: JP
Inventors: Taisuke Furukawa; 泰助古川; Takeshi Horikawa; 堀川　　剛
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1998-05-06
Filing date: 1998-05-06
Publication date: 1999-11-16

Abstract

(57)【要約】【課題】記憶保持特性を保ったままで、書込速度を向
上させるトンネル絶縁膜を得ることを主要な目的とす
る。【解決手段】基板１１の上に、２層構造のトンネル絶
縁膜１が設けられている。トンネル絶縁膜１の上に、フ
ローティングゲート２と層間絶縁膜６とコントロールゲ
ート３が設けられている。２層２１, ２２の性質を変え
ることにより、トンネル絶縁膜１とフローティングゲー
ト２の間の見かけ上の障壁高さを、トンネル絶縁膜１と
基板１１の間の見かけ上の障壁高さよりも低くしてい
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、一般に、半導体
不揮発性記憶装置に関するものであり、より特定的に
は、基板と電荷の授受を行なうことにより記憶動作を行
なう不揮発性記憶装置に関する。この発明は、またその
ような不揮発性記憶装置の製造方法に関する。

【０００２】

【従来の技術】図５９は、従来の不揮発性記憶装置であ
るフラッシュメモリの断面図である。シリコン基板１１
の主表面に、ＬＯＣＯＳ酸化膜１２が形成されている。
シリコン基板１１の表面に、シリコン基板１１の表面を
８００〜９００℃で熱酸化して形成したシリコン酸化膜
からなるトンネル絶縁膜１が設けられている。トンネル
絶縁膜１の上に、フローティングゲート２が設けられて
いる。フローティングゲート２の上に層間絶縁膜６が設
けられている。層間絶縁膜６は、下からシリコン酸化
膜、シリコン窒化膜、シリコン酸化膜が順次形成された
３層構造（ＯＮＯ構造）を有している。層間絶縁膜６の
上に、コントロールゲート３が設けられている。シリコ
ン基板１の表面中であって、フローティングゲート２の
両側に、ソース４とドレイン５が設けられている。フロ
ーティングゲート２は、ポリシリコンなどの薄膜をホト
エッチングにより加工して形成される。フローティング
ゲート２は、トンネル絶縁膜１および層間絶縁膜６等に
より、周囲の電極と電気的に分離して、存在する。

【０００３】次に、一般的な従来のフラッシュメモリの
製造方法について説明する。図６０を参照して、シリコ
ン基板１１の表面に、ＬＯＣＯＳ（Local Oxidation of
Silicon）法等で、素子分離酸化膜１２を形成する。

【０００４】図６１を参照して、熱酸化法で、シリコン
基板１１の表面を酸化し、トンネル絶縁膜１を形成す
る。

【０００５】図６２を参照して、トンネル絶縁膜１の上
に、減圧ＣＶＤ法により、リンをドープしたポリシリコ
ン膜１３を堆積する。

【０００６】図６３を参照して、ポリシリコン膜１３の
上に、熱酸化膜を形成し、その上にＣＶＤ法による窒化
膜を形成し、窒化膜の上部を熱酸化し、ＯＮＯ構造の層
間絶縁膜６を形成する。

【０００７】次に、ホトエッチング技術により、ポリシ
リコン膜１３を層間絶縁膜６とともに加工し、フローテ
ィングゲート２を形成する。次に、図６４を参照して、
不純物の注入（４，５）およびサイドウォール１５の形
成を行なう。

【０００８】図６５を参照して、ＣＶＤ法により、シリ
コン基板１１の上に、リンをドープした第２のポリシリ
コン膜１４の堆積を行なう。

【０００９】図６５と図６６を参照して、ホトエッチン
グにより、ポリシリコン膜１４を加工し、コントロール
ゲート３を形成する。その後、厚い絶縁膜を堆積し、ア
ルミニウムによる配線工程を経て、フラッシュメモリが
完成する（図示せず）。

【００１０】このようにして形成されたフラッシュメモ
リの動作について説明する。フラッシュメモリにおいて
は、図５９を参照して、フローティングゲート２に正ま
たは負に帯電させた状態を書込状態といい、フローティ
ングゲート２から放電させた状態を消去状態という。フ
ローティングゲート２の帯電状態により、チャネルをオ
ンするのに必要な、コントロールゲート３の電圧（しき
い値電圧）の変化を利用して、情報の記録を行なう。

【００１１】特に、いわゆるＤＩＮＯＲ（Divided-Bit
Line NOR）型フラッシュメモリでは、ファウラーノード
ハイムトンネル（Fowler-Nordheim tunneling ）電流を
用いて、フローティングゲート２からソース４に電子を
トンネル絶縁膜を通して引く抜くことで書込を行ない、
基板１１の全面からフローティングゲート２に電子を注
入することで消去を行なう。

【００１２】このような不揮発性記憶装置では、トンネ
ル絶縁膜１を通過するファウラーノードハイム電流の電
流量を増大させることにより、書込消去の速度を向上さ
せることができる。ファウラーノードハイム電流の電流
量を増大させるには、トンネル絶縁膜１に印加される電
界を増加させるか、またはトンネル絶縁膜１に電子を注
入する側の陰極とトンネル絶縁膜１との界面の障壁高さ
を低下させるなどの解決法が考えられる。

【００１３】ただし、ここで、界面の見かけの障壁高さ
φ_bは、トンネル絶縁膜を通過する電流がファウラーノ
ードハイム電流の式、すなわち、Ｊ＝ＡＥ_ox ²ｅｘｐ
（−Ｂ／Ｅ_ox）中における、定数Ｂの関数で、

【００１４】

【数１】

【００１５】として定義される。ここで、ｑは素電荷、
ｈはプランク定数、ｍ^*は電子の有効質量であり、Ｅ_ox
は、トンネル絶縁膜にかかる電界であり、Ｊはトンネル
絶縁膜を通過する電流密度である。

【００１６】トンネル絶縁膜に印加される電界を増加さ
せるには、書込・消去の際にソース等の電極に印加する
電圧を増加させるか、またはトンネル絶縁膜を薄膜化す
る、等の方法が考えられる。しかし、この場合、絶縁膜
にかかる電界によるストレスが増大し、トンネル絶縁膜
の経時絶縁破壊寿命を低下させるなどの問題が発生す
る。また、トンネル絶縁膜を過度に薄膜化した場合に
は、記憶保持特性を劣化させる。そのため、薄膜化には
限界がある。これは、集積化が進むほど、すなわちゲー
ト絶縁膜の薄膜化が進むほど深刻な問題となる。そのた
め、重要な課題の１つである。

【００１７】従来の解決例として、たとえば特開平９−
９２７３８号公報に記載されているように、トンネル絶
縁膜にシリコン窒化酸化膜を用いることで、書込時間を
短縮することが知られている。しかし、この方法では、
トンネル絶縁膜中の水素や窒素の分布を精密に制御する
必要があり、ひいてはトンネル絶縁膜を再現性よく作成
することが難しいという問題点があった。

【００１８】同様に、界面の障壁高さを低下させる、他
の従来の解決の例として、特開平４−１０３１７６号公
報のように、書込消去を行なうための専用の電極との間
の絶縁膜に、シリコン窒化膜とシリコン酸化膜の積層膜
を用いる方法が考えられる。しかし、この方法では、シ
リコン窒化膜の影響により、ゲート絶縁膜中の電子トラ
ップの量が多くなる。そのため、書込・消去を繰返す
と、同一条件で書込・消去を行なっても、しきい値電圧
の変動幅が減少する、いわゆるウインドウナローイング
と呼ばれる問題が生じる。このため、製品の歩留りの向
上が難しいという問題点があった。

【００１９】

【発明が解決しようとする課題】この発明は、上記のよ
うな問題点を解決するためになされたものである。

【００２０】すなわち、この発明の目的は、記憶保持特
性を保ったままで、書込速度を向上させたトンネル絶縁
膜を有する、半導体不揮発性記憶装置を提供することに
ある。

【００２１】この発明の他の目的は、上記トンネル絶縁
膜を、ファウラーノードハイム電流を用いた書込消去法
と組み合せることにより、書込速度を向上させた半導体
不揮発性記憶装置を得ることにある。

【００２２】この発明の他の目的は、そのような半導体
不揮発性記憶装置の製造方法を提供することにある。

【００２３】

【課題を解決するための手段】請求項１に係る半導体不
揮発性記憶装置は半導体基板を備える。上記半導体基板
の上に、トンネル絶縁膜が設けられている。上記トンネ
ル絶縁膜上に、フローティングゲートが設けられてい
る。フローティングゲートの上に層間絶縁膜が設けられ
ている。層間絶縁膜の上にコントロールゲートが設けら
れている。上記トンネル絶縁膜と上記フローティングゲ
ートの間の見かけ上の障壁高さを、上記トンネル絶縁膜
と上記基板との間の見かけ上の障壁高さよりも低くして
いる。

【００２４】請求項２に係る半導体不揮発性記憶装置に
よれば、上記トンネル絶縁膜と上記フローティングゲー
トの界面のラフネスを、Ｒｍｓ（root mean square）で
１ｎｍ以上し、それによって、上記トンネル絶縁膜と上
記フローティングゲートの間の見かけ上の障壁高さを低
下させている。

【００２５】請求項３に係る半導体不揮発性記憶装置に
おいては、上記基板をシリコン基板で形成する。上記ト
ンネル絶縁膜は、上記シリコン基板の表面を酸化または
窒化または熱窒化してなる第１の絶縁膜と、該第１の絶
縁膜の上に、ＣＶＤ法により形成した第２の絶縁膜と、
を含む。

【００２６】請求項４に係る半導体不揮発性記憶装置
は、シリコン基板と、該シリコン基板の表面を熱酸化ま
たは酸窒化して形成してなる第１の絶縁膜を備える。上
記第１の絶縁膜の上に、ＣＶＤ法により、第２の絶縁膜
が形成されている。上記第２の絶縁膜の上に、フローテ
ィングゲートが形成されている。上記フローティングゲ
ートの上に、層間絶縁膜が設けられている。上記層間絶
縁膜の上に、コントロールゲートが形成されている。上
記第１の絶縁膜と上記第２の絶縁膜とからなる積層膜
で、トンネル絶縁膜が形成されている。

【００２７】請求項５に係る半導体不揮発性記憶装置に
おいては、上記第２の絶縁膜は、シリコン酸化膜を含
む。

【００２８】請求項６に係る半導体不揮発性記憶装置に
おいては、上記第２の絶縁膜は、窒化シリコン膜を含
む。

【００２９】請求項７に係る半導体不揮発性記憶装置に
おいては、上記第２の絶縁膜の膜厚は、上記第１の絶縁
膜に比べて薄い。

【００３０】請求項８に係る半導体不揮発性記憶装置に
おいては、ＤＩＮＯＲ型フラッシュメモリに、本発明を
適用している。

【００３１】請求項９に係る半導体不揮発性記憶装置の
製造方法においては、ます、シリコン基板の表面を酸化
し、第１のシリコン酸化膜を形成する。上記第１のシリ
コン酸化膜の上に、ＣＶＤ法により第２のシリコン酸化
膜を形成する。上記第２のシリコン酸化膜の上に、導電
性のゲート電極材料を形成する。上記ゲート電極材料
を、ホトエッチングにより加工し、ゲート電極を形成す
る。上記ゲート電極の上に、絶縁膜を介在させて、コン
トロールゲートを形成する。

【００３２】請求項１０にかかる半導体不揮発性記憶装
置の製造方法においては、ＣＶＤ法により上記第２のシ
リコン酸化膜を形成した後、上記ゲート電極材料を形成
するに先立ち、上記シリコン基板をアニールする。

【００３３】請求項１１に係る半導体不揮発性記憶装置
の製造方法におていは、上記アニールを、Ｏ₂ガスとＨ
₂ガスの混合ガス雰囲気中で、６００〜８００℃で行な
う。

【００３４】請求項１２に係る半導体不揮発性記憶装置
の製造方法においては、上記アニールを、窒素原子を含
むガス中で、８００〜９００℃で行なう。

【００３５】請求項１３に係る半導体不揮発性記憶装置
の製造方法においては、上記アニールを、Ｏ₂ガス雰囲
気中で、８００〜９００℃で行なう。

【００３６】請求項１４にかかる半導体不揮発性記憶装
置の製造方法においては、本発明をＤＩＮＯＲ型フラッ
シュメモリに適用する。

【００３７】この発明に係る半導体不揮発性記憶装置に
よれば、トンネル絶縁膜を２種類の性質の異なる絶縁膜
を積層することにより形成し、それによってトンネル絶
縁膜の電子放出効率をフローティングゲート側と基板側
で異ならしめているので、フローティングゲート側から
の電子放出効率を向上させ、結果として、フラッシュメ
モリの書込速度を向上させる。さらに、この発明をＤＩ
ＮＯＲ型フラッシュメモリ等に応用すると、書込速度を
より向上させることができる。

【００３８】この発明に係る半導体不揮発性記憶装置の
製造方法においては、トンネル絶縁膜としてシリコン基
板を熱酸化した後、ＣＶＤ法によりシリコン酸化膜を堆
積し、その上に、フローティングゲートを形成するの
で、フローティングゲート側からの電子放出効率を向上
させるとができる。結果として、フラッシュメモリの書
込速度を向上させることができる。

【００３９】なお、本発明は、その原理上、フローティ
ングゲートに対して電荷の授受を行なうことで記憶動作
を行なう、他の構成、および他の書込方式の半導体不揮
発性記憶装置に対しても、有効である。

【００４０】なお、この電子放出効率は、図６７に示す
ように、ＣＶＤ法酸化膜の膜厚にはよらない。このた
め、本発明を適用する場合に、ＣＶＤ法酸化膜の膜厚に
ついては、厳密な制御が必要ではない。このため、書込
速度を向上させる他の方法に比べ、製品の歩留りが向上
する。ＣＶＤ法酸化膜の堆積条件によっては、酸化膜中
に電子トラップが多く形成され、半導体記憶装置の使用
中において、しきい値電圧のシフトの原因となり得る。
しかし、図６８に示すように、この電子トラップの量
は、ＣＶＤ法酸化膜の堆積後に、たとえば、Ｎ₂Ｏガス
中で、９００℃、３０分のアニールをすることにより、
大幅に低減させることができる。

【００４１】また、アニールを行なう雰囲気や温度を制
御することにより、見かけ上の障壁高さを独立に制御す
ることが可能である。このことにより、半導体記憶装置
を構成する際の自由度が広がる。これらのアニールは、
サーマルバジェットの低減のため、ランプアニールで行
なうことが望ましいが、ファーネスで行なってもよい。
ファーネスで行なう場合には、ランプアニールで行なう
場合に比べて、最適な温度条件が異なることがある。

【００４２】また、積層構造のトンネル絶縁膜を形成す
る場合、熱酸化膜の形成とＣＶＤ酸化膜の堆積は、異な
る装置を使用して行なってもよいが、同一の装置で連続
的に行なってもよい。特に、薄いトンネル絶縁膜を形成
する場合には、同一の装置で連続的に行なう方が望まし
い。

【００４３】さらに、よく知られているように、ＣＶＤ
酸化膜と熱酸化膜の積層構造のトンネル絶縁膜は、熱酸
化膜の単層膜に特有の、基板の欠陥の影響を受けにくく
なる。また、ＣＶＤ酸化膜を用いることで、基板や第１
の絶縁膜に生じた欠陥の影響を抑えることが可能であ
り、トンネル絶縁膜の歩留りの向上に寄与することは言
うまでもない。

【００４４】特に、同一基板上の別の領域で膜厚の異な
るゲート絶縁膜またはトンネル絶縁膜等を形成する場
合、一度形成した第１の絶縁膜を剥離した後に再び、絶
縁膜を堆積する。あるいは、第１の絶縁膜の上に第２の
絶縁膜を形成する等のプロセスを経る。熱酸化法で第２
の絶縁膜の形成を行なった場合、第２の絶縁膜や、第２
の絶縁膜の剥離の際にダメージを受けた基板に生じた欠
陥の影響により、この部分の絶縁膜の信頼性が低下す
る。そのため、ＣＶＤ酸化膜を用いることで、基板や第
１の絶縁膜に生じた欠陥の影響を抑えることが可能であ
り、トンネル絶縁膜の歩留りの向上に寄与する。

【００４５】

【発明の実施の形態】実施の形態１図１は、実施の形態１に係る不揮発性記憶装置の断面図
である。基板１１の主表面に、素子分離絶縁膜１２が形
成されている。基板１１の上に、熱酸化膜２１と、熱酸
化膜２１の上に堆積されたＣＶＤ酸化膜２２とからなる
トンネル絶縁膜１が形成されている。トンネル絶縁膜１
の上には、リンをドープしたポリシリコンをホトエッチ
ングにより加工して形成された、フローティングゲート
２が設けられている。フローティングゲート２は、層間
絶縁膜６、トンネル絶縁膜１等により、周囲と電気的に
絶縁されている。層間絶縁膜６の上には、リンをドープ
したポリシリコンをホトエッチングにより加工して形成
された、コントロールゲート３が設けられている。基板
１１の主表面中であって、フローティングゲート２の両
側に、ソース４とドレイン５が設けられている。

【００４６】トンネル絶縁膜１を、２種類の性質の異な
る絶縁膜２１，２２を積層することにより形成し、ひい
ては、トンネル絶縁膜１の電子放出効率をフローティン
グゲート２側と基板１１側で異ならしめているので、フ
ローティングゲート２側からの電子放出効率が向上し、
結果として、フラッシュメモリの書込速度が向上する。

【００４７】実施の形態２図２は、実施の形態２に係る半導体記憶装置の断面図で
ある。

【００４８】図２において、図１に示す装置と同一また
は相当する部分には、同一の参照番号を付し、その説明
を繰返さない。トンネル絶縁膜１は、熱酸化膜２１とＣ
ＶＤ酸化膜２２とからなる。ＣＶＤ酸化膜２２は、Ｒｍ
ｓ（root mean square：二乗平均の平方根）が１ｎｍ以
上に成るように形成されている。

【００４９】トンネル絶縁膜１の上には、リンをドープ
したポリシリコンをホトエッチングにより加工して形成
されたフローティングゲート２が設けられている。フロ
ーティングゲート２は、層間絶縁膜６、トンネル絶縁膜
１等で、周囲と電気的に絶縁されている。層間絶縁膜６
の上には、リンをドープしたポリシリコンをホトエッチ
ングにより加工して形成された、コントロールゲート３
が設けられている。トンネル絶縁膜１とフローティング
ゲート２の界面のラフネスをＲｍｓ１ｎｍ以上にしてい
るので、トンネル絶縁膜１とフローティングゲート２の
間の見かけ上の障壁高さが低下する。その結果、フロー
ティングゲート２側からの電子放出効率を向上させ、結
果として、フラッシュメモリの書込速度が向上するよう
になる。

【００５０】実施の形態３図３は実施の形態３に係る半導体記憶装置の断面図であ
る。図３において、図１に示す装置と同一または相当す
る部分には、同一の参照番号を付し、その説明を繰返さ
ない。

【００５１】トンネル絶縁膜１は、熱酸化膜２１と、Ｃ
ＶＤ法で形成された窒化膜２３とからなる。すなわち、
トンネル絶縁膜１は、熱酸化膜２１の上にＣＶＤ窒化膜
２３が堆積された積層構造を有する。トンネル絶縁膜１
の直上には、リンをドープしたポリシリコンをホトエッ
チングにより加工して形成された、フローティングゲー
ト３が設けられている。フローティングゲート２は、層
間絶縁膜６およびトンネル絶縁膜１で、周囲と電気的に
絶縁されている。層間絶縁膜６の上には、リンをドープ
したポリシリコンをホトエッチングにより加工して形成
された、コントロールゲート３が設けられている。

【００５２】トンネル絶縁膜１を、２種類の性質の異な
る絶縁膜を積層することにより形成し、ひいてはトンネ
ル絶縁膜１の電子放出効率を、フローティングゲート２
側と基板８側で異ならしめている。これにより、フロー
ティングゲート２側からの電子放出効率が向上するよう
になる。

【００５３】実施の形態４実施の形態４に係る半導体装置を、図１を再び用いて説
明する。トンネル絶縁膜１は、熱酸化膜２１とＣＶＤ酸
化膜２２とからなる。トンネル絶縁膜１の直上には、リ
ンをドープしたポリシリコンをホトエッチングにより加
工して形成された、フローティングゲート２が設けられ
ている。フローティングゲート２は、層間絶縁膜６とト
ンネル絶縁膜１で、周囲と電気的に絶縁されている。層
間絶縁膜６の上には、リンをドープしたポリシリコンを
ホトエッチングにより加工して形成された、コントロー
ルゲート３が設けられている。さらに、図示しないが、
アルミニウムおよびシリコン酸化膜を用いて配線が形成
され、ＤＩＮＯＲ型フラッシュメモリとして動作するセ
ルが形成される。

【００５４】次に、実施の形態４に係るＤＩＮＯＲ型フ
ラッシュメモリの動作について説明する。

【００５５】図４（ａ）（ｂ）を参照して、情報の記録
は、コントロールゲート３をアースし、ソース４に正の
高電圧を印加して行なう。このとき、トンネル絶縁膜１
を介して、ファウラーノードハイム電流が流れ、フロー
ティングゲート２内の電子がソース領域４にトンネルす
ることにより、フローティングゲート２が正に帯電し、
情報が記録される。このとき、図５と図６を参照して、
トンネル絶縁膜として積層膜を使用することにより、熱
酸化膜の単層でトンネル絶縁膜を形成する場合に比べ
て、同じ酸化膜・印加電界における電流量の増加を図る
ことができる。このことにより、書込速度を向上させる
ことができる。

【００５６】なお、図５（ａ）は、通常の酸化膜での書
込の状態を示す図であり、図５（ｂ）は積層膜での書込
の動作を示す図であり、図５（ｃ）は積層膜への記憶保
持の動作を示す図である。

【００５７】特に、上記電流量の増加は、酸化膜への印
加電界が低くなってきた場合に顕著になる。情報の書込
を一定のソース電圧で行なう場合、書込が進み、フロー
ティングゲート２がより正に帯電するほど、酸化膜への
印加電界は低下する。ひいては、書込に用いることので
きる電流量は、図７に示すように、指数関的に減少す
る。本発明によるトンネル絶縁膜を用いた場合、低電界
領域での酸化膜の通過電流が向上するので、図８を参照
して、書込速度をより効率的に向上させることができ
る。

【００５８】また、記憶を保持する場合、図４（ｃ）お
よび図５（ｃ）を参照して、積層酸化膜にはフローティ
ングゲート２から基板方向への電界が印加される。この
ときのリーク電流特性は熱酸化膜と変わらないため、記
憶保持特性は通常の熱酸化膜を使用した場合と変わらな
い。以上により、記憶保持特性を保ったままで、書込速
度を向上させることができる。

【００５９】なお、上記から明らかなように、本発明
は、特に、デバイスに印加される電圧が低電圧化した場
合に、特にその効力を発することは言うまでもない。

【００６０】実施の形態５実施の形態５は、本発明に係る半導体記憶装置の製造方
法に関する。

【００６１】図９を参照して、基板１１の主表面に素子
分離絶縁膜１２を形成する。図１０を参照して、基板１
１の上に、ごく薄い熱酸化膜２１を形成する。

【００６２】図１１を参照して、熱酸化膜２１の上に、
ＣＶＤ酸化膜２２を堆積する。熱絶縁膜２１の膜厚は、
ＣＶＤ酸化膜２２のそれよりも薄くされている。

【００６３】図１２を参照して、ＣＶＤ酸化膜２２の上
に、ポリシリコン電極材料１３を堆積する。

【００６４】図１２と図１３を参照して、ポリシリコン
電極材料１３を、ホトエッチングにより加工し、フロー
ティングゲート２を形成する。

【００６５】この方法によれば、トンネル絶縁膜を、２
種類の性質の異なる絶縁膜２１，２２を積層することに
よって形成するので、フローティングゲート側からの電
子放出効率を向上させ、結果として、書込速度が向上し
た半導体不揮発性記憶装置が得られる。

【００６６】実施の形態６本実施の形態のプロセスフロー図は、実施の形態５で説
明した図９〜図１３と同じである。

【００６７】これらの図を参照して、素子分離絶縁膜１
２を形成した後、ごく薄いゲート絶縁膜２１を形成し、
その上にＣＶＤ酸化膜２２を堆積する。その後、たとえ
ば９００℃、１０分程度の窒素雰囲気でのアニールを施
す。その後、ポリシリコン電極材料１３を基板１１の上
に堆積し、これをホトエッチングにより加工し、フロー
ティングゲート３を形成する。

【００６８】アニールすることにより、見かけ上の障壁
高さを、制御することが可能となる。

【００６９】実施の形態７図１４〜図１８は、実施の形態７に係る半導体記憶装置
の製造方法を説明するための、半導体装置の断面図であ
る。

【００７０】図１４を参照して、基板１１の上に、素子
分離絶縁膜１２を形成する。図１５を参照して、基板１
１の上に、薄い熱酸化膜２１を形成する。図１６を参照
して、熱酸化膜２１の上に、ＣＶＤ酸化膜２２を堆積す
る。熱酸化膜２１とＣＶＤ酸化膜２２は、同一の装置で
行なう。その後、たとえば７５０℃、１０分程度、Ｏ₂
とＨ₂の混合ガス雰囲気で、熱酸化を行ない、積層構造
のトンネル絶縁膜１を形成する。

【００７１】図１７を参照して、基板１１の上に、ポリ
シリコン電極材料１３を堆積する。図１７と図１８を参
照して、ポリシリコン電極材料１３をホトエッチングに
より加工し、フローティングゲート２を形成する。アニ
ールによって、電子トラップの量を、大幅に低減させる
ことができる。

【００７２】実施の形態８図１９〜図２４は、実施の形態８に係る半導体記憶装置
の製造方法の順序の各工程における半導体装置の断面図
である。

【００７３】実施の形態８は、同一のシリコン基板上
に、それぞれ膜厚の異なるトンネル絶縁膜とゲート絶縁
膜を形成する方法にかかる。

【００７４】図１９を参照して、基板１１の主表面に素
子分離絶縁膜１２を形成する。図２０を参照して、基板
１１の表面に、ごく薄いゲート絶縁膜２１を形成する。

【００７５】図２１を参照して、ゲート絶縁膜２１の上
に、ＣＶＤ酸化膜２２を堆積する。その後、たとえば９
００℃、１０分程度の酸素雰囲気で、アニールを施す。

【００７６】図２２を参照して、基板１１の上に、ポリ
シリコン電極材料１３を堆積する。図２３を参照して、
基板１１の上に、層間絶縁膜として、たとえばＣＶＤ酸
化膜、ＣＶＤ窒化膜、ＣＶＤ酸化膜の積層膜６を堆積す
る。その後、コントロールゲートの形成に用いる第２の
ポリシリコン電極材料１４を堆積する。

【００７７】図２４を参照して、ポリシリコン電極材料
１３と層間絶縁膜６と第２のポリシリコン電極材料１４
をエッチングにより加工することにより、フローティン
グゲート２およびコントロールゲート３を同時に形成す
る。このような方法によっても、積層構造のトンネル絶
縁膜１を有する不揮発性半導体記憶装置が得られる。

【００７８】実施の形態９図２５〜図３３は、実施の形態９に係る半導体記憶装置
の製造方法の順序の各工程における半導体装置の断面図
である。実施の形態９は、同一基板上に厚さの異なる２
種類の絶縁膜を形成し、一方をＤＩＮＯＲ型フラッシュ
メモリのメモリセル、もう一方を周辺回路のトランジス
タにする方法にかかる。

【００７９】図２５を参照して、基板１１の表面に、素
子分離絶縁膜１２を形成する。図２６を参照して、基板
１１の上に、ごく薄いゲート絶縁膜１１を形成する。

【００８０】図２７を参照して、ゲート絶縁膜１１の上
に、ＣＶＤ酸化膜１２を堆積する。その後、９００℃、
１０分程度、Ｎ₂雰囲気でアニールを施す。

【００８１】図２８を参照して、基板１１の上にポリシ
リコン電極材料１３を堆積する。図２９を参照して、ポ
リシリコン電極材料１３の上に、層間絶縁膜６を堆積す
る。

【００８２】図２９と図３０を参照して、ポリシリコン
電極材料１３と層間絶縁膜６をホトエッチングにより加
工し、フローティングゲート３を形成するとともに、第
２の活性領域をむき出しにする。

【００８３】図３１を参照して、基板１１の第２の活性
領域に、再び熱酸化膜１１を形成する。

【００８４】図３２を参照して、基板１１の上にコント
ロール電極材料１４を堆積する。図３２と図３３を参照
して、コントロールゲート電極材料１４を、ホトエッチ
ングにより加工することにより、コントロールゲート２
とフローティングゲート３と、周辺回路の、トランジス
タのゲートを同時に形成する。

【００８５】このような製造方法によっても、２種類の
性質の異なる絶縁膜が積層されてなるトンネル絶縁膜１
を有する半導体不揮発性記憶装置が得られる。

【００８６】実施の形態１０図３４〜図４１は、実施の形態１０に係る半導体記憶装
置の製造方法の順序の各工程における半導体装置の断面
図である。

【００８７】実施の形態１０は、同一基板上に、厚さの
異なる２種類の酸化膜を形成する工程を含む半導体装置
の製造方法にかかる。

【００８８】図３４を参照して、基板１１の上に素子分
離絶縁膜１２を形成する。図３５を参照して、基板１１
の上に、熱酸化膜２１を形成する。

【００８９】図３６を参照して、基板１１の上にポリシ
リコン電極材料１３を堆積する。図３７を参照して、ポ
リシリコン電極材料１３の上に、層間絶縁膜６を堆積す
る。

【００９０】図３８を参照して、ポリシリコン電極材料
１３と層間絶縁膜６を、ホトエッチングにより加工し、
フローティングゲート１３を形成する、とともに、第２
の活性領域をむき出しにする。

【００９１】図３９を参照して、第２の活性領域に、熱
酸化膜２１を形成する。熱酸化膜２１の上に、ＣＶＤ酸
化膜２２を堆積する。

【００９２】図４０を参照して、基板１１の上に、コン
トロールゲート電極材料１３を堆積する。

【００９３】図４１を参照して、ホトエッチングによ
り、コントロールゲート２とフローティングゲート３を
同時に形成する。また、周辺回路のトランジスタのゲー
ト電極もこのとき形成する。

【００９４】実施の形態１１図４２〜図５０は、実施の形態１１に係る、半導体記憶
装置の製造方法の順序の各工程における半導体装置の断
面図である。これは、同一基板上に、厚さの異なる２種
類の酸化膜を形成し、半導体記憶装置を製造する方法に
かかる。

【００９５】図４２を参照して、基板１１の表面に、素
子分離絶縁膜９を形成する。図４３を参照して、基板１
１の表面に、ＣＶＤ酸化膜２２を堆積する。

【００９６】図４４を参照して、ホトエッチングによ
り、ＣＶＤ酸化膜２２を、一部の活性領域の上のみ、剥
離する。

【００９７】図４５を参照して、たとえば、７５０℃、
１０分、熱酸化を行ない、基板１１上に、熱酸化膜２１
を形成する。このとき、先に堆積したＣＶＤ酸化膜２２
が残っている領域は、残っていない領域に比べて、より
厚い、酸化膜が形成されることになる。

【００９８】図４６を参照して、基板１１の上に、ポリ
シリコン電極材料１３を堆積する。図４７を参照して、
ポリシリコン電極材料１３の上に、層間絶縁膜６を形成
する。

【００９９】図４７と図４８を参照して、ポリシリコン
電極材料１３と層間絶縁膜６を、ホトエッチングにより
加工し、ゲート電極２を形成する。

【０１００】図４９を参照して、基板１１の上に、コン
トロールゲート材料１４を形成する。図４９と図５０を
参照して、コントロールゲート材料１４を、ホトエッチ
ングにより加工し、コントロールゲート３を形成する。

【０１０１】このような方法によっても、２種類の性質
の異なる絶縁膜からなるトンネル絶縁膜を有する、半導
体不揮発性記憶装置が知られる。

【０１０２】実施の形態１２図５１〜図５９は、実施の形態１２に係る半導体記憶装
置の製造方法の順序の各工程における半導体装置の断面
図である。これは、同一基板上に厚さの異なる２種類の
酸化膜を形成する方法にかかる。

【０１０３】図５１を参照して、基板１の表面に、素子
分離絶縁膜９を形成する。図５２を参照して、７５０
℃，１０分程度、基板１１の熱酸化を行ない、熱酸化膜
２１を形成する。

【０１０４】図５３を参照して、ホトエッチングによ
り、一部の活性領域の上の熱酸化膜を剥離する。

【０１０５】図５４を参照して、基板１１の上に、ＣＶ
Ｄ酸化膜２２の堆積を行なう。このとき、先に堆積した
ＣＶＤ酸化膜が残っている領域は、残っていない領域に
比べてより厚い酸化膜が形成される。

【０１０６】その後、９００℃、３０分のアニールを、
窒素雰囲気中で行なう。図５５を参照して、基板１の上
にポリシリコン電極材料１３を堆積する。図５５と図５
６を参照して、ポリシリコン電極材料１３を、ホトエッ
チングにより、加工し、フローティングゲート２を形成
する。図５７を参照して、ＣＶＤ法により、酸化膜、窒
化膜、酸化膜の順に堆積して、ＯＮＯ構造の層間絶縁膜
材料６を形成する。層間絶縁膜材料６の上にコントロー
ルゲート材料１４を形成する。

【０１０７】図５８を参照して、コントロールゲート材
料１４および層間絶縁膜材料６をホトエッチングにより
加工し、コントロールゲート３を形成する。

【０１０８】

【発明の効果】以上説明したとおり、この発明によれ
ば、トンネル絶縁膜を２種類の性質の異なる絶縁膜を積
層することによって形成する。トンネル絶縁膜の電子放
出効率をフローティングゲート側と基板側で異ならしめ
ることにより、フローティングゲート側からの電子放出
効率を向上させる。その結果、書込速度の向上した、半
導体不揮発性記憶装置が得られる。

【図面の簡単な説明】

【図１】実施の形態１に係る半導体不揮発性記憶装置
の断面図である。

【図２】実施の形態２に係る半導体不揮発性記憶装置
の断面図である。

【図３】実施の形態３に係る半導体不揮発性記憶装置
の断面図である。

【図４】この発明に係る半導体不揮発性記憶装置の動
作を説明するための図である。

【図５】本発明に係るトンネル絶縁膜の、書込、記憶
保持の電位配置における、絶縁膜のバンド構造の模式図
である。

【図６】積層構造のトンネル絶縁膜の電流電圧特性を
示す図である。

【図７】積層構造のトンネル絶縁膜のリーク電流が、
酸化膜への印加電界の減少により著しく減少することを
示す図である。

【図８】積層構造と従来のトンネル絶縁膜における、
書込動作の際の、酸化膜への印加電界の変化を表わす図
である。

【図９】実施の形態５に係る半導体記憶装置の製造方
法の順序の第１の工程における半導体装置の断面図であ
る。

【図１０】実施の形態５に係る半導体記憶装置の製造
方法の順序の第２の工程における半導体装置の断面図で
ある。

【図１１】実施の形態５に係る半導体記憶装置の製造
方法の順序の第３の工程における半導体装置の断面図で
ある。

【図１２】実施の形態５に係る半導体記憶装置の製造
方法の順序の第４の工程における半導体装置の断面図で
ある。

【図１３】実施の形態５に係る半導体記憶装置の製造
方法の順序の第５の工程における半導体装置の断面図で
ある。

【図１４】実施の形態７に係る半導体記憶装置の製造
方法の順序の第１の工程における半導体装置の断面図で
ある。

【図１５】実施の形態７に係る半導体記憶装置の製造
方法の順序の第２の工程における半導体装置の断面図で
ある。

【図１６】実施の形態７に係る半導体記憶装置の製造
方法の順序の第３の工程における半導体装置の断面図で
ある。

【図１７】実施の形態７に係る半導体記憶装置の製造
方法の順序の第４の工程における半導体装置の断面図で
ある。

【図１８】実施の形態７に係る半導体記憶装置の製造
方法の順序の第５の工程における半導体装置の断面図で
ある。

【図１９】実施の形態８に係る半導体記憶装置の製造
方法の順序の第１の工程における半導体装置の断面図で
ある。

【図２０】実施の形態８に係る半導体記憶装置の製造
方法の順序の第２の工程における半導体装置の断面図で
ある。

【図２１】実施の形態８に係る半導体記憶装置の製造
方法の順序の第３の工程における半導体装置の断面図で
ある。

【図２２】実施の形態８に係る半導体記憶装置の製造
方法の順序の第４の工程における半導体装置の断面図で
ある。

【図２３】実施の形態８に係る半導体記憶装置の製造
方法の順序の第５の工程における半導体装置の断面図で
ある。

【図２４】実施の形態８に係る半導体記憶装置の製造
方法の順序の第６の工程における半導体装置の断面図で
ある。

【図２５】実施の形態９に係る半導体記憶装置の製造
方法の順序の第１の工程における半導体装置の断面図で
ある。

【図２６】実施の形態９に係る半導体記憶装置の製造
方法の順序の第２の工程における半導体装置の断面図で
ある。

【図２７】実施の形態９に係る半導体記憶装置の製造
方法の順序の第３の工程における半導体装置の断面図で
ある。

【図２８】実施の形態９に係る半導体記憶装置の製造
方法の順序の第４の工程における半導体装置の断面図で
ある。

【図２９】実施の形態９に係る半導体記憶装置の製造
方法の順序の第５の工程における半導体装置の断面図で
ある。

【図３０】実施の形態９に係る半導体記憶装置の製造
方法の順序の第６の工程における半導体装置の断面図で
ある。

【図３１】実施の形態９に係る半導体記憶装置の製造
方法の順序の第７の工程における半導体装置の断面図で
ある。

【図３２】実施の形態９に係る半導体記憶装置の製造
方法の順序の第８の工程における半導体装置の断面図で
ある。

【図３３】実施の形態９に係る半導体記憶装置の製造
方法の順序の第９の工程における半導体装置の断面図で
ある。

【図３４】実施の形態１０に係る半導体記憶装置の製
造方法の順序の第１の工程における半導体装置の断面図
である。

【図３５】実施の形態１０に係る半導体記憶装置の製
造方法の順序の第２の工程における半導体装置の断面図
である。

【図３６】実施の形態１０に係る半導体記憶装置の製
造方法の順序の第３の工程における半導体装置の断面図
である。

【図３７】実施の形態１０に係る半導体記憶装置の製
造方法の順序の第４の工程における半導体装置の断面図
である。

【図３８】実施の形態１０に係る半導体記憶装置の製
造方法の順序の第５の工程における半導体装置の断面図
である。

【図３９】実施の形態１０に係る半導体記憶装置の製
造方法の順序の第６の工程における半導体装置の断面図
である。

【図４０】実施の形態１０に係る半導体記憶装置の製
造方法の順序の第７の工程における半導体装置の断面図
である。

【図４１】実施の形態１０に係る半導体記憶装置の製
造方法の順序の第８の工程における半導体装置の断面図
である。

【図４２】実施の形態１１に係る半導体記憶装置の製
造方法の順序の第１の工程における半導体装置の断面図
である。

【図４３】実施の形態１１に係る半導体記憶装置の製
造方法の順序の第２の工程における半導体装置の断面図
である。

【図４４】実施の形態１１に係る半導体記憶装置の製
造方法の順序の第３の工程における半導体装置の断面図
である。

【図４５】実施の形態１１に係る半導体記憶装置の製
造方法の順序の第４の工程における半導体装置の断面図
である。

【図４６】実施の形態１１に係る半導体記憶装置の製
造方法の順序の第５の工程における半導体装置の断面図
である。

【図４７】実施の形態１１に係る半導体記憶装置の製
造方法の順序の第６の工程における半導体装置の断面図
である。

【図４８】実施の形態１１に係る半導体記憶装置の製
造方法の順序の第７の工程における半導体装置の断面図
である。

【図４９】実施の形態１１に係る半導体記憶装置の製
造方法の順序の第８の工程における半導体装置の断面図
である。

【図５０】実施の形態１１に係る半導体記憶装置の製
造方法の順序の第９の工程における半導体装置の断面図
である。

【図５１】実施の形態１２に係る半導体記憶装置の製
造方法の順序の第１の工程における半導体装置の断面図
である。

【図５２】実施の形態１２に係る半導体記憶装置の製
造方法の順序の第２の工程における半導体装置の断面図
である。

【図５３】実施の形態１２に係る半導体記憶装置の製
造方法の順序の第３の工程における半導体装置の断面図
である。

【図５４】実施の形態１２に係る半導体記憶装置の製
造方法の順序の第４の工程における半導体装置の断面図
である。

【図５５】実施の形態１２に係る半導体記憶装置の製
造方法の順序の第５の工程における半導体装置の断面図
である。

【図５６】実施の形態１２に係る半導体記憶装置の製
造方法の順序の第６の工程における半導体装置の断面図
である。

【図５７】実施の形態１２に係る半導体記憶装置の製
造方法の順序の第７の工程における半導体装置の断面図
である。

【図５８】実施の形態１２に係る半導体記憶装置の製
造方法の順序の第８の工程における半導体装置の断面図
である。

【図５９】従来の半導体不揮発性記憶装置の断面図で
ある。

【図６０】従来の半導体不揮発性記憶装置の製造方法
の順序の第１の工程における半導体装置の断面図であ
る。

【図６１】従来の半導体不揮発性記憶装置の製造方法
の順序の第２の工程における半導体装置の断面図であ
る。

【図６２】従来の半導体不揮発性記憶装置の製造方法
の順序の第３の工程における半導体装置の断面図であ
る。

【図６３】従来の半導体不揮発性記憶装置の製造方法
の順序の第４の工程における半導体装置の断面図であ
る。

【図６４】従来の半導体不揮発性記憶装置の製造方法
の順序の第５の工程における半導体装置の断面図であ
る。

【図６５】従来の半導体不揮発性記憶装置の製造方法
の順序の第６の工程における半導体装置の断面図であ
る。

【図６６】従来の半導体不揮発性記憶装置の製造方法
の順序の第７の工程における半導体装置の断面図であ
る。

【図６７】見かけ上の障壁高さがＣＶＤ膜厚に依存し
ないことを示すグラフ図である。

【図６８】ＣＶＤ酸化膜の電子トラップがアニールに
より低減できることを示すグラフ図である。

【符号の説明】

１トンネル絶縁膜、２フローティングゲート、３
コントロールゲート、４ソース、５ドレイン、６
層間絶縁膜、１１基板、１２素子分離絶縁膜、２１
熱酸化膜、２２ＣＶＤ酸化膜。

Claims

【特許請求の範囲】

【請求項１】基板と、前記基板の上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられたフローティングゲー
トと、前記フローティングゲートの上に設けられた層間絶縁膜
と、前記層間絶縁膜の上に設けられたコントロールゲート
と、を備え、前記トンネル絶縁膜と前記フローティングゲートとの間
の見かけ上の障壁高さを、前記トンネル絶縁膜と前記基
板との間の見かけ上の障壁高さよりも低くしている、半
導体不揮発性記憶装置。
【請求項２】前記トンネル絶縁膜と前記フローティン
グゲートの界面のラフネスを、Ｒｍｓで１ｎｍ以上にす
ることにより、前記トンネル絶縁膜と前記フローティン
グゲートの間の見かけ上の障壁高さを低下させた、請求
項１に記載の半導体不揮発性記憶装置。
【請求項３】前記基板はシリコン基板を含み、前記トンネル絶縁膜は、前記シリコン基板の表面を酸化
または窒化または酸窒化して成る第１の絶縁膜と、該第
１の絶縁膜の上に、ＣＶＤ法により形成した第２の絶縁
膜と、を含む、請求項１に記載の半導体不揮発性記憶装
置。
【請求項４】シリコン基板と、前記シリコン基板の表面を熱酸化または酸窒化して形成
してなる第１の絶縁膜と、前記第１の絶縁膜の上にＣＶＤ法により形成した第２の
絶縁膜と、前記第２の絶縁膜の上に形成されたフローティングゲー
トと、前記フローティングゲートの上に設けられた層間絶縁膜
と、前記層間絶縁膜の上に形成されたコントロールゲート
と、を備え、前記第１の絶縁膜と前記第２の絶縁膜とからなる積層膜
で、トンネル絶縁膜を形成している、半導体不揮発性記
憶装置。
【請求項５】前記第２の絶縁膜はシリコン酸化膜を含
む、請求項４に記載の半導体不揮発性記憶装置。
【請求項６】前記第２の絶縁膜は窒化シリコン膜を含
む、請求項４に記載の半導体不揮発性記憶装置。
【請求項７】前記第２の絶縁膜の膜厚は、前記第１の
絶縁膜に比べて薄い請求項４に記載の半導体不揮発性記
憶装置。
【請求項８】前記半導体不揮発性記憶装置は、ＤＩＮ
ＯＲ型フラッシュメモリを含む、請求項４に記載の半導
体不揮発性記憶装置。
【請求項９】シリコン基板の表面を酸化し、第１のシ
リコン酸化膜を形成する工程と、前記第１のシリコン酸化膜の上に、ＣＶＤ法により第２
のシリコン酸化膜を形成する工程と、前記第２のシリコン酸化膜の上に、導電性のゲート電極
材料を形成する工程と、前記ゲート電極材料を、ホトエッチングすることによ
り、ゲート電極を形成する工程と、前記ゲート電極の上に、絶縁膜を介在させて、フローテ
ィングゲートを形成する工程と、を備えたことを特徴と
する半導体不揮発性記憶装置の製造方法。
【請求項１０】前記第２のシリコン酸化膜を形成した
後、前記ゲート電極材料を形成するに先立ち、前記シリ
コン基板をアニールすることを特徴とする、請求項９に
記載の半導体不揮発性記憶装置の製造方法。
【請求項１１】前記アニールを、Ｏ₂ガスとＨ₂ガス
の混合ガス雰囲気中で、６００〜８００℃で行なうこと
を特徴とする、請求項１０に記載の半導体不揮発性記憶
装置の製造方法。
【請求項１２】前記アニールを、窒素原子を含むガス
中で、８００〜９００℃で行なう、請求項１０に記載の
半導体不揮発性記憶装置の製造方法。
【請求項１３】前記アニールを、Ｏ₂ガス雰囲気中
で、８００〜９００℃で行なう、請求項１０に記載の半
導体不揮発性記憶装置の製造方法。
【請求項１４】前記不揮発性記憶装置は、ＤＩＮＯＲ
型フラッシュメモリを含む、請求項９に記載の半導体不
揮発性記憶装置の製造方法。