JPH0831992B2

JPH0831992B2 - 固体撮像装置

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Publication number: JPH0831992B2
Application number: JP61287840A
Authority: JP
Inventors: 豊和溝口
Original assignee: Olympus Optical Co Ltd
Current assignee: Olympus Corp
Priority date: 1986-12-04
Filing date: 1986-12-04
Publication date: 1996-03-27
Anticipated expiration: 2011-03-27
Also published as: JPS63142781A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、ビデオラインの寄生容量の低減とチップ
サイズの縮小化の可能な固体撮像装置に関する。

〔従来の技術〕

従来、固体撮像装置としては、MOSトランジスタを使
用したもの、あるいはCCD,BBD等の電荷結合デバイスを
使用したものが一般的である。しかし、MOSトランジス
タを使用したものは、出力信号が微弱であり、信号対雑
音比が悪く、光感度も低いという欠点があり、またCCD,
BBD等を用いたものは電荷転送時に電荷の損失があり、
製造も困難である等の欠点がある。これらの欠点を解決
するものとして、例えば特開昭58-105672号公報に開示
されているような、各画素に静電誘導トランジスタ（St
atic Induction Transistor;以下SITと称する。）を用
いた固体撮像装置が提案されている。

更に本発明者等は、上記出願の発明を改良した固体撮
像装置を種々提案しており、その内の１つの構成例を第
６図（Ａ），（Ｂ）に基づいて説明する。

第６図（Ａ）は、SITにより固体撮像装置を構成する
一画素の構造図であり、第６図（Ｂ）はその固体撮像装
置の回路構成図である。

第６図（Ａ）において、SITのドレインとして作用す
るn⁺シリコン基板１上にはチャネル領域となるn^-エピタ
キシャル層２が堆積されている。このエピタキシャル層
２には浅いn⁺ソース領域３が形成されており、このソー
ス領域３はエピタキシャル層２内でp⁺ゲート領域４によ
って囲まれている。ゲート領域４上にはMOSキャパシタ
５が形成されており、このキャパシタ５を介してパルス
が供給されるようになっている。ゲート領域４が逆バイ
アスされると、このゲート領域４の外側には空乏層が形
成される。この空乏層の箇所に光が入射して正孔−電子
対が生成されると、電子はソース３及びドレイン領域１
に掃き出され、正孔はゲート領域４に蓄積されるように
なる。このためゲート電位が上昇し、ドレインとソース
との間の電流は上記電圧変化により変調され、光に依存
して増幅された信号が得られる。なお、第６図（Ａ）に
おける６は各画素を分離するための分離領域である。

第６図（Ｂ）において、10-11,10-12,‥‥‥10-21,10
-22,‥‥‥‥，‥‥‥‥‥,10-44は、それぞれ第６図
（Ａ）に示した構造を有している画素を構成するSITで
あり、ここでは説明の便宜上これらのSITを４行４列に
縦横に配列した列を示している。縦に配列されているSI
Tの各ソースは列ライン11-1,11-2,‥‥‥‥11-4に共通
に接続されており、横に配列されているSITの各ゲート
はキャパシタを介して行ライン12-1,12-2,‥‥‥‥12-4
にそれぞれ接続されている。

列ライン11-1,11-2,‥‥‥‥11-4は、MOSトランジス
タからなるドライブ用トランジスタ17-1,17-2‥‥‥‥1
7-4のゲートにそれぞれ接続されており、これらのドラ
イブ用トランジスタの各ソースは、それぞれ水平選択ス
イッチを構成するトランジスタ13-1,13-2,‥‥‥‥13-4
を介してビデオライン14に接続されている。一方前記ド
ライブ用トランジスタの各ドレインは共通に電源V_DDに
接続されている。そして、前記ビデオライン14はビデオ
ラインリセット用トランジスタ19を介して接地されてお
り、該トランジスタ19のゲートにはビデオラインリセッ
トパルスφ_RVが印加されるになっている。水平選択スイ
ッチ用のトランジスタ13-1,13-2,‥‥‥‥13-4の各ゲー
トは水平走査回路15に接続されており、該各ゲートには
水平走査パルスφ_S1，φ_S2，‥‥‥‥φ_S4が印加される
ようになっている。

行ライン12-1,12-2,‥‥‥‥12-4は垂直走査回路16に
接続されており、これらの行ラインには垂直走査パルス
φ_G1，φ_G2，‥‥‥‥φ_G4が印加される。列ライン11-
1,11-2,‥‥‥‥11-4の前記ドライブ用トランジスタ17-
1,17-2,‥‥‥‥17-4に接続される側とは反対側の端部
は、それぞれ列ラインリセットトランジスタ18-1,18-2,
‥‥‥‥18-4を介して接地されており、これらの列ライ
ンリセットトランジスタの各ゲートには、共通に列ライ
ンリセットパルスφ_Ｒが印加されるようになっている。

そして画素を構成するSIT10-11,10-12,‥‥‥‥10-44
の各ドレインはすべてシリコン基板１〔第６図（Ａ）〕
により形成され、これらのドレインは電源Ｖ_Ｄに共通に
接続されている。

第７図は、上記固体撮像装置を動作させる各パルスの
タイミングを示す信号波形図であり、第８図は該装置の
エリアセンサの中の１つの画素SITに着目した場合の回
路構成図である。

第７図において、垂直走査（ゲート選択）パルス
φ_G1，φ_G2，‥‥‥‥は２種類の高レベルV_RD及びV_RSを
有するパルスであり、各ラインの水平走査期間t_Hの間は
読み出しレベルV_RDの値をとり、それに続く水平ブラン
キング期間t_BLにはリセットレベルV_RSとなる。水平走査
（ソース選択）パルスφ_S1，φ_S2，‥‥‥‥は各水平走
査期間毎に高レベルとなり、横に並ぶ画素を順次走査す
る。リセットパルスφ_Ｒは各水平ブランキング期間毎に
高レベルとなるパルスであり、信号が読み出された画素
のリセット作用を行う。

第８図において、C_GDはゲート・ドレイン間の寄生容
量、C_GSはゲート・ソース間の寄生容量、Ｃ_Ｓはソース
ラインの浮遊容量、R_ONは水平選択用のMOSトランジスタ
T_Sのオン抵抗、C_Vはビデオラインの寄生容量である。

第９図に、上記固体撮像装置における画素SITに、水
平走査パルスφ_Ｓ，垂直走査パルスφ_Ｇ，リセットパル
スφ_Ｒが印加された時の画素SITのゲート電位V_G，ソー
ス電位V_Sの時間的な変化を示したものである。なお、φ
_Ｂは後述するゲート・ソース間のビルトイン電圧であ
る。

第10図は、水平選択パルスφ_Ｓが高レベルとなった時
の画素SITのゲート電位Ｖ_Ｇ，ソース電位Ｖ_Ｓ，ビデオ
ラインの電位Ｖ_Ｖの時間的な変化を示す図である。

次に、第７図〜第10図を参照しながら、画素SITから
そこに入射した光に対応する信号が読み出される様子を
順次に説明をする。

（１）時間t₁において φ_Ｇ＝V_RS（＞φ_Ｂ），φ_Ｒが高レベルになると、ソ
ース電位Ｖ_ＳはGNDにリセットされ、Ｖ_Ｇ＝φ_Ｂとな
る。

（２）時間t₂においてパルスφ_Ｇ，φ_Ｒが低レベル（GND）になると、ゲー
ト電位V_G2は次式（１）で与えられる逆バイアス状態と
なり、光積分を開始する。

ここで、C_J＝C_GS+C_GD （３）時間t₃においてこの時間は光積分時間であり、光の照射によって生成
された電荷Q_phはゲート容量（C_G+C_J）に蓄積される。上
記Q_phは次式で与えられる。

Q_ph＝G_L・Ａ・Ｐ・t_int ＝G_L・Ａ・Ｅ ‥‥‥‥（２）ここで、G_Lは生成率（μA/μＷ）、Ａは受光面面積
（cm²）、Ｐは光の放射照度（μW/cm²）、t_intは積分時
間（Ｓ）、Ｅは露光量（Ｅ＝Ｐ・t_int）である。時間t₃
におけるゲート電圧V_G3は上記（１）式及び（２）式よ
り、次式（３）で表される。

（４）時間t₄において φ_Ｇ＝V_RDになるとゲート電位V_G4は、となる。V_G4＞V_Pであると（ここでV_Pは画素SITのドレイ
ン電流が流れ始めるゲート・ソース間電位差でありピン
チオフ電圧と称している）、画素SITのドレイン電流が
流れ、ソースライン容量C_Sを充電する。この充電はゲー
ト・ソース間の電位差V_GSがV_Pとなるまで続く。したが
って、ソース電位は次式で与えられる。

V_P＜φ_Ｂであるので、画素SITのp⁺ゲートからn⁺ソー
スへの電流は殆ど流れない。

（５）時間t₅においてライン選択トランジスタT_SがONし、このオン抵抗R_ON
を負荷抵抗R_L及びドライブ用MOSトランジスタT_Dで構成
されるソースフォロアアンプにより、ソースラインの電
位V_Sは増幅される。前記ソースフォロアアンプの増幅率
をａとすると、出力V_OUTは次式で与えられる。

第10図において、水平選択パルスφ_Ｓが高レベルにな
ると、ドライブ用トランジスタT_Dは、ビデオラインの寄
生容量C_Vの充電を開始し、Δｔ時間後、ビデオラインの
電位V_Vは前記（６）式で表されるV_OUTとなる。水平選択
パルスφ_ＳがGNDレベルに立ち下がると、ビデオライン
の寄生容量に蓄積された電荷C_V・V_OUTは負荷抵抗R_Lを介
して放電を開始する。

（６）時間t₆においてビデオラインリセットMOSトランジスタT_RVがONする
と、ビデオラインの寄生容量C_Vにある残留電荷は、前記
MOSトランジスタT_RVを介して放電し、ビデオラインの電
位V_VはGNDレベルとなる。

以上のようにして一画素の光信号出力が読み出され
る。また垂直走査回路16及び水平走査回路15により、垂
直走査パルスφ_G1，φ_G2，‥‥‥‥が順次行ライン12-
1,12-2,‥‥‥‥を選択し、水平走査パルスφ_S1，
φ_S2，‥‥‥‥が順次列ライン11-1,11-2,‥‥‥‥を選
択することにより、各画素を順次選択し、一画面分の信
号が得られるようになっている。

〔発明が解決しようとする問題点〕

以上説明した固体撮像装置は、前記（６）式からもわ
かるように、従来のMOS型イメージセンサに比較してか
なり大きい出力を得ることができる。しかし、水平解像
度向上などの目的で水平画素数を増大させると、水平選
択トランジスタの数に伴いビデオラインの寄生容量が増
大するため、水平選択パルスφ_Ｓが印加されてからビデ
オラインに画素信号V_OUTが現れるまでの遅延時間Δｔが
大きくなり、所望の画素信号が得られない可能性を有す
る。

すなわち、第６図（Ｂ）に示す水平選択トランジスタ
13のオン抵抗R_ON、該水平選択トランジスタ１個当たり
のビデオラインにつながる寄生容量C_VS、水平画素数をN
_hとすると、これによる時定数は、N_h・C_VS・R_ONとな
る。一方、現状のテレビ方式にて画像信号を再生するこ
とを前提として、水平走査期間を53μｓとすれば、一画
素が選択されている時間はビデオラインをリセットする
時間を考慮すると、53μs/N_hより短い。また矩形波が立
ち上がるには、一般にその伝達線のもつ時定数の３倍は
必要なことから、前記ビデオラインに前記（６）式で決
まる出力V_OUTを得るには次の条件が成り立たなくてはな
らない。

３・N_h・C_VS・R_ON＜53μs/N_h ‥‥‥‥（７）したがって、水平画素数N_h＝1000の撮像装置を前記従
来例の構成によって実現しようとすると、次の条件を満
たさなくてはならない。

水平選択トランジスタの寄生容量C_VSは該トランジス
タのドレイン端子の接合容量のみで構成されていると仮
定し、該トランジスタのドレイン幅を1.5（μｍ）、ゲ
ート幅をＷ（μｍ）、ドレインの単位面積当たりの接合
容量を４×10^-16〔F/μm²〕とすると、 C_VS＝1.5×Ｗ×４×10^-16 ＝６×10^-16×Ｗ〔Ｆ〕 ‥‥‥‥（９）一方、チャネル幅１〔μｍ〕当たりのオン抵抗をＲ′
_ONとおくと、 R_ON＝Ｒ′_ON/W ‥‥‥‥（10）（９），（10）式の値を（８）式に代入すると、Ｒ′_ON＜３×10³ ‥‥‥‥（11）となる。（11）式は、水平選択トランジスタのオン抵抗
R_ONは、チャネル幅１〔μｍ〕当たり３〔ｋΩ〕未満で
なければならないことを意味している。

一方、MOSトランジスタのトライオード領域でのチャ
ネルコンダクタンスg_sdは次式（12）で表され、オン抵
抗はその逆数である。

ここで、μ_Ｏは移動度、ε_OXはSiO₂の誘電率、ε_Ｏは
誘電定数、T_OXはゲート酸化膜厚、Ｗはチャネル幅、Ｌ
はチャネル長である。

いま、チャネル長1.5〔μｍ〕のＮチャネルMOSトラン
ジスタのチャネルコンダクタンスg_sdを求めてみる。（1
1）式にμ_Ｏ＝700〔cm²/V・sec〕，T_OX＝400〔Å〕,L＝
1.5〔μｍ〕，V_G＝８〔Ｖ〕，V_T＝0.5〔Ｖ〕，V_P＝５
〔Ｖ〕を代入すると、 g_sd１×10^-4〔mho〕 ∴R_ON＝1/g_sd10〔ｋΩ〕となる。

以上のことから、前記従来例の構成によって水平画素
数N_h＝1000の撮像装置を実現するには、少なくともビデ
オラインの寄生容量を、列ライン１本当たりに１つの水
平選択トランジスタを設けた時の3/10以下にする必要が
あることがわかる。

水平画素数を増大させたとき、前記従来例の撮像装置
で問題となるのは、画素ピッチ縮小に伴う走査回路一段
当たりのピッチの縮小である。例えば2/3インチレンズ
系に対応する水平画素数N_h＝1000の水平画素ピッチは8.
8〔μｍ〕である。また同一水平画素数で1/2インチレン
ズ系に対応するものは、水平画素ピッチが6.4〔μｍ〕
である。水平走査回路の一段当たりのピッチは、これら
画素ピッチと同じでなければならないが、現在のデバイ
ス及び回路技術でこれを実現することは相当困難であ
る。

本発明は、従来固体撮像装置における上記二つの問題
点を解消するためになされたもので、水平画素数を増大
させてもビデオライン寄生容量が増大せず、また水平走
査回路の一段当たりのピッチを減少させないで水平画素
走査を行うことができるようにした固体撮像装置を提供
することを目的とする。

〔問題点を解決するための手段及び作用〕

上記問題点を解決するため、本発明は、マトリックス
状に配列した固体撮像素子と、該固体撮像素子にそれぞ
れ接続された複数の行ライン及び列ラインと、該固体撮
像素子の光信号を読み出すビデオラインとを備えた固体
撮像装置において、各列ラインにそれぞれ対応して配置
された第１の水平選択トランジスタと、該第１の水平選
択トランジスタの複数個ずつに共通に接続されるように
配置された第２の水平選択トランジスタとを備え、各列
ライン電位を前記第１及び第２の水平選択トランジスタ
によりビデオラインに選択切り換え伝送するように構成
するものである。

次に、本発明に係る上記構成の固体撮像装置の水平走
査部の基本回路構成を第１図に基づいて説明する。第１
図において、24-1,24-2,‥‥‥‥‥24-mnは水平選択ト
ランジスタ13-1,13-2,‥‥‥‥13-mnのソース端子を表
しており、前記第６図（Ｂ）に示した従来例の固体撮像
装置における列（ソース）ライン11-1,11-2‥‥‥‥あ
るいはドライブ用トランジスタ17-1,17-2,‥‥‥‥のソ
ース端子に接続される部分を示している。前記水平選択
トランジスタ13-1,13-2,‥‥‥13-mnのドレイン端子
は、ｎ個ずつ共通にして、それぞれ主水平選択トランジ
スタ20-1,20-2,‥‥‥‥20-mの各ソース端子に接続され
ている。また前記主水平選択トランジスタ20-1,20-2,‥
‥‥‥20-mの各ドレイン端子は共通にビデオライン14に
接続されている。そしてこのビデオライン14にはリセッ
ト用トランジスタ19が接続されており、そのゲートには
リセットパルスφ_RVが加えられるようになっている。

前記主水平選択トランジスタ20-1,20-2,‥‥‥20-mの
各ゲートは、ｍ個の走査段を有する第１水平走査回路15
に接続されており、それぞれ第１水平走査パルスφ_S1，
φ_S2，‥‥‥‥φ_Smが加えられるようになっている。ま
た前記水平選択トランジスタ13-1,13-2,‥‥‥13-mnの
各ゲートは、ｎ個おきに共通にして、ｎ個の走査段を有
する第２水平走査回路23に水平走査ライン21-1,21-2,‥
‥‥21-nによって接続されており、それぞれ第２水平走
査パルスφ_SS1，φ_SS2，‥‥‥‥φ_SSmが加えられるよ
うになっている。

そして上記のような構成において、主水平選択トラン
ジスタ20-1,20-2,‥‥‥20-mがそれぞれONしている期間
に、その各主水平選択トランジスタ20-1,20-2,‥‥‥20
-mに接続されている水平選択トランジスタ13-1,13-2,‥
‥‥13-mnが順次ONしていくように、第１水平走査パル
スφ_S1，φ_S2，‥‥‥‥φ_Sm及び第２水平走査パルスφ
_SS1，φ_SS2，‥‥‥‥φ_SSmを印加することによって、
ビデオライン14につながる水平選択スイッチ用トランジ
スタの数が画素数の1/nだけで、水平走査を実現するこ
とが可能となる。これによりビデオラインに寄生する寄
生容量の低減化と、水平走査回路の出力端子ピッチの拡
大を計ることができる。

なお、この基本構成においては、主水平選択トランジ
スタ20-1,20-2,‥‥‥20-mと水平選択トランジスタ13-
1,13-2,‥‥‥13-mnは、それぞれのソースとドレインを
直列に接続したものを示しているが、前記各選択トラン
ジスタ間に所望によりドライブ用トランジスタを配置す
ることもできる。

〔実施例〕

以下実施例について説明する。第２図は本発明に係る
固体撮像装置の第１の実施例を示す回路構成図であり、
第３図は、第２図に示した固体撮像装置の水平走査回路
を構成する各素子に印加されるパルスのタイミングを示
す図である。

なお第２図において、第６図（Ｂ）に示した従来の固
体撮像装置における構成部材と同一又は同等の構成部材
には同一符号を付して示している。なお、この実施例に
おいて各画素を構成するSITの構造は、第６図（Ａ）に
示したものと全く同一構造のものであり、本実施例にお
いては、画素を構成するSITを便宜上、４行８列のマト
リックス状に縦横に配列した例を示している。また画素
を構成する各SITのソース又はゲートに加えるパルス信
号波形は、第７図に示したものと全く同様のものが用い
られる。

第２図において、第６図（Ａ）に示したものと同一構
造を有する各画素SIT10-11,10-12,‥‥‥‥10-21,10-2
2,‥‥‥‥10-48は、マトリックス状に縦横に配列さ
れ、縦に配列されたSITの各ソースは列ライン11-1,11-
2,‥‥‥‥11-8に共通に接続され、横に配列されたSIT
のゲートはキャパシタを介して行ライン12-1,12-2,‥‥
‥‥12-4にそれぞれ接続されている。前記列ライン11-
1,11-2,‥‥‥‥11-8は、MOSトランジスタからなるドラ
イブ用トランジスタ17-1,17-2,‥‥‥‥17-8の各ゲート
にそれぞれ接続され、これらのドライブ用トランジスタ
17-1,17-2,‥‥‥‥17-8の各ソースは、水平選択スイッ
チを構成するトランジスタ13-1,13-2,‥‥‥‥13-8のド
レインにそれぞれ接続されている。

前記水平選択スイッチ用トランジスタ13-1,13-2,‥‥
‥‥13-8は、それぞれ隣接する列ラインに属する該水平
選択トランジスタの各ソースを２つずつ共通に接続し、
更にこれらの各共通接続端子は主水平選択用トランジス
タ20-1,20-2,‥‥‥‥20-4を介してビデオライン14に接
続されるようになっている。そして該ビデオライン14は
ビデオラインリセット用トランジスタ19を介して接地さ
れており、該トランジスタ19のゲートにはビデオライン
リセットパルスφ_RVを印加するようになっている。

前記水平選択スイッチ用トランジスタ13-1,13-2,‥‥
‥‥13-8の各ドレインは、それぞれドライブ用トランジ
スタ17-1,17-2,‥‥‥‥17-8を介して共通に電源V_DDに
接続され、これら水平選択スイッチ用トランジスタ13-
1,13-2,‥‥‥‥13-8の各ゲートは、一つおきに共通に
して第２水平走査回路23に接続され、それぞれ第２水平
走査パルスφ_SS1，φ_SS2が印加される。また前記主水平
選択スイッチ用トランジスタ20-1,20-2,‥‥‥‥20-4の
各ゲートは第１水平走査回路15に接続され、第１水平走
査パルスφ_S1，φ_S2，‥‥‥‥φ_S4が印加されるように
なっている。

行ライン12-1,‥‥‥‥12-4は垂直走査回路16に接続
され、該行ライン12-1,‥‥‥‥12-4には垂直走査パル
スφ_G1，φ_G2，‥‥‥‥φ_G4が印加されるようになって
いる。前記列ライン11-1,11-2,‥‥‥‥11-8の前記ドラ
イブ用トランジスタ17-1,17-2,‥‥‥‥17-8に接続する
側とは反対側の端部は、それぞれ列ラインリセットトラ
ンジスタ18-1,18-2,‥‥‥‥18-8を介して接地され、該
列ラインリセットトランジスタ18-1,18-2,‥‥‥‥18-8
の各ゲートには、共通に列ラインリセットパルスφ_Ｒが
印加されるようになっている。

画素を構成するSIT10-11,10-12,‥‥‥‥10-48の各ド
レインは、すべてシリコン基板１〔第６図（Ａ）参照〕
により形成されており、そしてこれらのドレインは電源
V_Dに共通に接続されている。

この実施例において、垂直走査パルスφ_G1，φ_G2，‥
‥‥‥φ_G4が前記行ライン12-1,12-2,‥‥‥‥12-4に印
加され、前記列ライン11-1,11-2,‥‥‥‥11-8に選択画
素SITのゲートに蓄積された電荷量に応じたソース電位V
_Sが現れるまでの動作は、前記第６図（Ａ），（Ｂ）に
示した従来例のものと同様である。

次に、第２図において、行ライン12-1に垂直パルスφ
_G1が印加され、前記行ライン12-1の電位が読み出しレベ
ルV_RDになった以降について説明する。行ライン12-1が
電位V_RDとなると、これにつながる画素SIT10-11,10-12,
‥‥‥‥10-18によって、列ライン11-1,11-2,‥‥‥‥1
1-8には前記各画素SIT10-11,10-12,‥‥‥‥10-18の各
ゲートに蓄積された電荷に対応するソース電位が現れ
る。

第３図に示すように、時間t₁′において第１水平走査
パルスφ_S1が高レベルになると、主水平選択トランジス
タ20-1はターンオンする。これと同時、あるいは少し遅
れた時間t₂′において、第２水平走査パルスφ_SS1が高
レベルとなり、水平選択トランジスタ13-1がターンオン
する。このとき、ドライブ用トランジスタ17-1と水平選
択トランジスタ13-1のオン抵抗と主水平選択トランジス
タ20-1のオン抵抗及び負荷抵抗R_Lとで構成されるソース
フォロアアンプが動作し、第６図（Ｂ）に示した従来例
と同様に、列ライン11-1の電位が前記ソースフォロアア
ンプによって増幅され、その出力がビデオライン14に現
れる。

時間t₃′になると第２水平走査パルスφ_SS1は低レベ
ルとなり、水平選択トランジスタ13-1はターンオフす
る。このとき前記ドライブ用トランジスタ17-1は前記ビ
デオライン14から切り離され、したがって前記ソースフ
ォロアアンプは動作を停止する。これと同時あるいは少
し遅れた時間t₄′になると、ビデオラインリセットトラ
ンジスタ19がこれのゲートに印加されるビデオラインリ
セットパルスφ_RVによってターンオンし、ビデオライン
14及び主水平選択トランジスタ20-1のソース・ドレイン
に残留している電荷を放電し、時間t₅′において前記ビ
デオラインリセットトランジスタはターンオフする。

次に時間t₅′と同時あるいは少し遅れた時間t₆′にお
いて、第２水平走査パルスφ_SS2によって水平選択トラ
ンジスタ13-2がターンオンし、これによりドライブ用ト
ランジスタ17-2と水平選択トランジスタ13-2のオン抵抗
と主水平選択トランジスタ20-1のオン抵抗及び負荷抵抗
R_Lで構成されるソースフォロアアンプが動作し、第６図
（Ｂ）に示した従来例と同様に、列ライン11-2の電位が
前記ソースフォロアアンプによって増幅され、その出力
がビデオライン14に現れる。

次いで時間t₇′になると、第２水平走査パルスφ_SS2
が低レベルとなり、水平選択トランジスタ13-2はターン
オフすることによって、前記ソースフォロアアンプは動
作を停止する。これと同時あるいは少し遅れた時間t₈′
においてビデオラインリセットトランジスタ19が、これ
のゲートに印加されるビデオラインリセットパルスφ_RV
によって再度ターンオンし、ビデオライン14及び主水平
選択トランジスタ20-1のソース・ドレインに残留してい
る電荷を放電し、時間t₉′に前記ビデオラインリセット
トランジスタ19はターンオフする。前記第１水平選択パ
ルスφ_S1はこの時間t₈′〜t₉′の間t₈″において低レベ
ルとなり、主水平選択トランジスタ20-1はターンオフす
る。これと同時あるいは少し遅れて第１水平走査パルス
φ_S2が高レベルとなる。

そして同様にして、第２水平走査回路23が第２水平走
査パルスφ_SS1，φ_SS2を出力することによって、水平選
択トランジスタ13-3,13-4が順次選択されて、列ライン1
1-3,11-4の電位が順次ビデオライン14に増幅出力され
る。

このように、第２水平走査回路23が第２水平走査パル
スφ_SS1，φ_SS2を出力することによって水平選択トラン
ジスタ13-1,13-2,‥‥‥‥13-8を順次選択し、また第１
水平走査回路15が第１水平走査パルスφ_S1，φ_S2，‥‥
‥‥φ_S4を走査出力することによって主水平選択トラン
ジスタ20-1,20-2,‥‥‥‥20-4を順次選択動作させる。
以上の動作によって順次水平画素選択を行い、前記行ラ
イン12-1につながる全画素SIT10-11,10-12,‥‥‥‥10-
18の信号をビデオライン14に出力する。また、行ライン
12-1,12-2,‥‥‥‥12-4の選択は、従来の固体撮像装置
と同様に、垂直走査回路16が垂直走査パルスφ_G1，
φ_G2，‥‥‥‥φ_G4を順次走査することによって行い、
前述の水平画素選択作用と併せることによって、一画面
分の全画素信号を得ることができる。

この実施例においては、水平画素選択作用は、水平選
択スイッチ用トランジスタ13-1,13-2,‥‥‥‥13-8と主
水平選択スイッチ用トランジスタ20-1,20-2,‥‥‥20-4
とで行われる。したがってドライブ用トランジスタ17-
1,17-2,‥‥‥‥17-8がビデオライン14の寄生容量を充
電するとき存在する抵抗成分は、これらの両水平選択ト
ランジスタのオン抵抗の和となる。しかし水平選択トラ
ンジスタ13-1,13-2,‥‥‥‥13-8のオン抵抗の大きさ
は、その寄生容量が直接ビデオライン14につながらない
ため、回路上では自由に大きく選定することができ、し
たがって前記寄生容量を充電するとき存在する抵抗成分
は、従来例に示したような、１列ラインに１個の水平選
択トランジスタを配置し水平画素選択を行う場合の該水
平選択トランジスタのオン抵抗の２倍の値までには至ら
ない。

一方、ビデオライン14につながる主水平選択トランジ
スタ20-1,20-2,‥‥‥‥20-4の数は、水平画素数の1/
〔主水平選択トランジスタにつながる水平選択トランジ
スタの数〕、すなわちこの実施例では1/2となり、従来
の場合に比べ、水平選択トランジスタによるビデオライ
ンの寄生容量は1/2となる。

したがってドライブ用トランジスタ17-1,17-2,‥‥‥
17-8がビデオライン14を充電するときの時定数は、前述
の従来例の場合の1/2近くに低減される。すなわち第10
図に示すΔｔが、従来のものの1/2近くに短くなり、水
平画素数を増大させた場合でも、前記（６）式で示され
る画素出力を得ることができる。

また第１水平走査回路15の走査段のピッチは、水平画
素ピッチの〔主水平選択トランジスタにつながる水平選
択トランジスタの数〕倍、すなわ２倍でよいから、水平
画素数が増大し水平画素ピッチが著しく縮小したときで
も、前記第１水平走査回路15の走査段のピッチは著しく
は縮小せず、したがって前記第１水平走査回路15のパタ
ーンレイアウトは容易に行うことができる。

第４図は、本発明の第２の実施例を示す回路構成図で
あり、第２図に示した第１の実施例における素子と同様
な作用を行う素子には同一符号を付し、その説明を省略
する。前記第１の実施例では、水平選択トランジスタ13
-1,13-2,‥‥‥‥13-8はドライブ用トランジスタ17-1,1
7-2,‥‥‥‥17-8の負荷側、すなわちビデオライン14に
つながる側に接続していたが、この第２の実施例では、
図示のように、水平選択トランジスタ13-1,13-2,‥‥‥
‥13-8は前記ドライブ用トランジスタ17-1,17-2,‥‥‥
‥17-8の電源側に接続している。そしてこの相違点を除
いては、この第２の実施例の回路構成は、第１の実施例
の回路構成と全く同一である。また、動作及び効果につ
いても、上記回路構成の相違点によって生ずる、ドライ
ブ用トランジスタ17-1,17-2,‥‥‥‥17-8と水平選択ト
ランジスタ13-1,13-2,‥‥‥‥13-8と主水平選択トラン
ジスタ20-1,20-2,‥‥‥‥20-4及び負荷抵抗R_Lで構成さ
れるソースフォロアアンプの特性の相違を除いては、本
実施例の回路動作及び効果は、第１の実施例のそれらと
全く同様である。

第５図は、本発明の第３の実施例を示す回路構成図で
あり、第２図に示した第１実施例における素子と同様な
作用を行う素子には同一符号を付し、その説明を省略す
る。前記第１の実施例においては、各列ライン11-1,11-
2,‥‥‥‥11-8にそれぞれドライブ用トランジスタ17-
1,17-2,‥‥‥‥17-8を設け、その出力を水平選択トラ
ンジスタ13-1,13-2,‥‥‥‥13-8及び水平選択トランジ
スタ20-1,20-2,‥‥‥‥20-4によってビデオライン14に
切り換えて伝送する回路構成になっていたが、本実施例
においては、前記各列ライン11-1,11-2,‥‥‥‥11-8の
電位を、水平選択トランジスタ13-1,13-2,‥‥‥‥13-8
及び主水平選択トランジスタ20-1,20-2,‥‥‥‥20-4に
よって、ビデオライン14に切り換えて伝送し、更に該ビ
デオライン14に伝送された各列ライン11-1,11-2,‥‥‥
‥11-8の電位を、該ビデオライン14の終端に接続された
単一のドライブ用トランジスタ17と負荷抵抗R_Lとからな
るソースフォロアアンプで増幅する構成になっている。

すなわち、第１の実施例では、水平選択トランジスタ
13-1,13-2,‥‥‥‥13-8及び主水平選択トランジスタ20
-1,20-2,‥‥‥‥20-4は、列ライン電位感知用ソースフ
ォロアアンプの出力をビデオライン14に切り換える作用
を行うようになっているが、本実施例では、前記水平選
択トランジスタ及び主水平選択トランジスタは、前記列
ライン電位感知用ソースフォロアアンプの入力をビデオ
ライン14に切り換える作用を行うように構成されてい
る。そして、この点を除いた動作は第１実施例と全く同
一である。

またこの実施例の場合、ビデオライン14を充電する電
源となるのは画素SIT10-11,10-12,‥‥‥‥10-48である
が、この際、問題となるのは第１の実施例と同様に、前
記ビデオライン14につながる水平選択スイッチ用トラン
ジスタのオン抵抗とその寄生容量からなる時定数であ
る。この時定数は本実施例の場合では、第１の実施例と
同様に、従来の固体撮像装置に比べ1/2近くに低減され
るので、第１の実施例と全く同様の作用効果が得られ
る。またこの実施例では、ビデオライン14の終端にはド
ライブ用トランジスタ（MOSトランジスタ）17のゲート
を接続しているが、前記ビデオライン14の終端には、い
かなる素子を接続してもその効果は変わらない。

以上述べた３つの各実施例においては、水平画素SIT
の数が少ないものを示しているため、主水平選択トラン
ジスタ20-1,20-2,‥‥‥‥20-4につながる水平選択トラ
ンジスタ13-1,13-2,‥‥‥‥13-8の数、及び第２水平走
査回路の出力段の数は２つにしているが、前記主水平選
択トランジスタのソース・ドレイン端子の中、ビデオラ
イン14につながらない方の端子容量がビデオライン寄生
容量に比較して大きくならない範囲で、いくつにも設定
することができる。

またドライブ用トランジスタとしてはMOSトランジス
タを用いたものを示したが、SITで構成してもよく、ま
た負荷抵抗R_Lはデプレッション形MOSトランジスタで構
成しても構わない。

また更に、上記各実施例では、画素として静電誘導ト
ランジスタを用いたもののみを示したが、本発明は画素
の構成素子にかかわらず、画素の走査を、走査回路につ
ながる選択トランジスタで行う固体撮像装置の全てに適
用できるものである。

〔発明の効果〕

以上実施例に基づいて説明したように、本発明によれ
ば、、ビデオラインに寄生する寄生容量の低減と水平走
査回路の出力端子ピッチの拡大を同時に実現することが
できるので、チップサイズの縮小化を計ることができ、
あるいはまた水平画素数を増大させることによって高解
像度化に対応する固体撮像装置を容易に実現することが
できる。

また本発明による固体撮像装置は、従来と全く同一の
工程を用いて製造することができ、したがって製造の困
難性やコストアップ等の問題点を生じないですむ等の利
点も得られる。

【図面の簡単な説明】

第１図は、本発明に係る固体撮像装置の要部たる水平走
査部の基本回路構成図、第２図は、本発明の第１の実施
例の回路構成図、第３図は、第２図の水平走査回路各部
への印加パルスのタイミングを示す信号波形図、第４図
は、本発明の第２の実施例の回路構成図、第５図は、本
発明の第３の実施例の回路構成図、第６図（Ａ）は、従
来のSITで構成した固体撮像装置の一画素の構造図、第
６図（Ｂ）はその固体撮像装置全体の回路構成図、第７
図は、第６図（Ｂ）に示した固体撮像装置を動作させる
パルスのタイミングを示す信号波形図、第８図は、第６
図（Ｂ）に示した固体撮像装置の一画素に対する回路構
成図、第９図は、第８図における印加パルス信号とSIT
画素のゲート電位及びソース電位との関係を示す図、第
10図は、第８図における水平選択パルスとSIT画素のゲ
ート電位及びソース電位、並びにビデオライン電位との
関係を示す図である。図において、10-11,10-12,‥‥‥‥は画素SIT、11-1,11
-2,‥‥‥‥は列ライン、12-1,12-2,‥‥‥は行ライ
ン、13-1,13-2,‥‥‥‥は水平選択トランジスタ、14は
ビデオライン、15は第１水平走査回路、16は垂直走査回
路、17-1,17-2,‥‥‥‥はドライブ用トランジスタ、18
-1,18-2,‥‥‥‥は列ラインリセットトランジスタ、19
はビデオラインリセットトランジスタ、20-1,20-2,‥‥
‥‥は主水平選択トランジスタ、21-1,21-2,‥‥‥‥は
水平走査ライン、23は第２水平走査回路、24-1,24-2,‥
‥‥‥は水平選択トランジスタ13-1,13-2,‥‥‥‥のソ
ース端子を示す。

Claims

【特許請求の範囲】

【請求項１】マトリックス状に配列した固体撮像素子
と、該固体撮像素子にそれぞれ接続された複数の行ライ
ン及び列ラインと、該固体撮像素子の光信号を読み出す
ビデオラインとを備えた固体撮像装置において、各列ラ
インにそれぞれ対応して配置された第１の水平選択トラ
ンジスタと、該第１の水平選択トランジスタの複数個ず
つに共通に接続されるように配置された第２の水平選択
トランジスタとを備え、各列ライン電位を前記第１及び
第２の水平選択トランジスタによりビデオラインに選択
切り換え伝送するように構成したことを特徴とする固体
撮像装置。
【請求項２】前記第１及び第２の水平選択トランジスタ
は、オン・オフ制御により列ラインを選択するように構
成されていることを特徴とする特許請求の範囲第１項記
載の固体撮像装置。
【請求項３】前記第１及び第２の水平選択トランジスタ
を順次オン・オフ制御する手段を備えていることを特徴
とする特許請求の範囲第１項記載の固体撮像装置。