JPH0832056A - 電界効果型半導体装置 - Google Patents
電界効果型半導体装置Info
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- JPH0832056A JPH0832056A JP16680394A JP16680394A JPH0832056A JP H0832056 A JPH0832056 A JP H0832056A JP 16680394 A JP16680394 A JP 16680394A JP 16680394 A JP16680394 A JP 16680394A JP H0832056 A JPH0832056 A JP H0832056A
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- gate electrode
- insulating film
- gate
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- Pending
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 電界効果型半導体装置におけるゲート電極の
ゲート総容量を低減することを目的とする。 【構成】 ゲート電極３が形成されたシリコン基板１上
にゲート電極３を覆うようにフッ素樹脂（ＦＥＰ）から
なる保護絶縁膜５を形成する。酸化シリコンから構成さ
れるゲート絶縁膜２の比誘電率は３．８〜３．９である
が、保護絶縁膜５を構成するフッ素樹脂は比誘電率が
１．９〜２．２と低い。
ゲート総容量を低減することを目的とする。 【構成】 ゲート電極３が形成されたシリコン基板１上
にゲート電極３を覆うようにフッ素樹脂（ＦＥＰ）から
なる保護絶縁膜５を形成する。酸化シリコンから構成さ
れるゲート絶縁膜２の比誘電率は３．８〜３．９である
が、保護絶縁膜５を構成するフッ素樹脂は比誘電率が
１．９〜２．２と低い。
Description
【０００１】
【産業上の利用分野】この発明は、ＭＯＳＦＥＴなどの
ＭＯＳ構造を有する電界効果型の半導体装置に関し、特
に、微細化，高速動作のためにゲート総容量を低減した
電界効果型半導体装置に関する。
ＭＯＳ構造を有する電界効果型の半導体装置に関し、特
に、微細化，高速動作のためにゲート総容量を低減した
電界効果型半導体装置に関する。
【０００２】
【従来の技術】ＭＯＳＦＥＴに代表される電界効果型半
導体装置では、例えばシリコン基板上に酸化膜を介して
ゲート電極を形成した構造を有している。このような電
界効果型半導体装置においては、ゲート電極上にはこれ
を覆うように保護絶縁膜が形成され、ゲート電極とその
上に形成する電極との絶縁のためや、ゲート電極の保護
のために用いられる。
導体装置では、例えばシリコン基板上に酸化膜を介して
ゲート電極を形成した構造を有している。このような電
界効果型半導体装置においては、ゲート電極上にはこれ
を覆うように保護絶縁膜が形成され、ゲート電極とその
上に形成する電極との絶縁のためや、ゲート電極の保護
のために用いられる。
【０００３】図２は、このようなＭＯＳ構造を有する電
界効果トランジスタの構成を示す断面図である。同図に
おいて、１はシリコン基板、２はシリコン基板１表面を
酸化することで形成されたゲート絶縁膜、３はゲート絶
縁膜２上に形成されたゲート電極、４はゲート電極３を
マスクにすることなどによりゲート電極３両わきのシリ
コン基板１表面に不純物を導入することで自己整合的に
形成されたソース・ドレイン領域、５ａはゲート電極３
を覆うように基板１上に形成されたシリコン酸化膜、６
はゲート電極３による配線段差を低減させるための平坦
化膜である。
界効果トランジスタの構成を示す断面図である。同図に
おいて、１はシリコン基板、２はシリコン基板１表面を
酸化することで形成されたゲート絶縁膜、３はゲート絶
縁膜２上に形成されたゲート電極、４はゲート電極３を
マスクにすることなどによりゲート電極３両わきのシリ
コン基板１表面に不純物を導入することで自己整合的に
形成されたソース・ドレイン領域、５ａはゲート電極３
を覆うように基板１上に形成されたシリコン酸化膜、６
はゲート電極３による配線段差を低減させるための平坦
化膜である。
【０００４】ところで、現在、上述したような電界効果
トランジスタの微細化が進められている。電界効果トラ
ンジスタが用いられる集積回路の集積度を上げようとす
ると、上述したゲート電極３の幅（ゲート長）を小さく
していかなくてはならない。そして、この短チャネル化
にともないゲート長を小さくしたことによって、その抵
抗を下げるためにゲート電極３の膜厚を厚く形成する必
要がある。現在では、ゲート長ｗが０．２〜１．０μ
ｍ、ゲート厚ｈが０．３〜０．７μｍ、そしてゲート絶
縁膜２の厚さｔが９〜３０ｎｍ程度となっている（図
２）。
トランジスタの微細化が進められている。電界効果トラ
ンジスタが用いられる集積回路の集積度を上げようとす
ると、上述したゲート電極３の幅（ゲート長）を小さく
していかなくてはならない。そして、この短チャネル化
にともないゲート長を小さくしたことによって、その抵
抗を下げるためにゲート電極３の膜厚を厚く形成する必
要がある。現在では、ゲート長ｗが０．２〜１．０μ
ｍ、ゲート厚ｈが０．３〜０．７μｍ、そしてゲート絶
縁膜２の厚さｔが９〜３０ｎｍ程度となっている（図
２）。
【０００５】
【発明が解決しようとする課題】従来は、以上のように
構成されていたので、短チャネル化にともないゲート電
極３が厚くなることで、ゲート電極３側面とソース・ド
レイン領域４との結合容量がますます増大し、ゲート総
容量を増大させているという問題があった。一定電位で
帯電したゲート電極３に関して、ゲート電極３−ゲート
絶縁膜２−シリコン基板１（半導体基板）で構成される
寄生容量とともに、ゲート電極３側面−シリコン酸化膜
５ａ（保護絶縁膜）−ソース・ドレイン領域４で構成さ
れる寄生容量が存在する。
構成されていたので、短チャネル化にともないゲート電
極３が厚くなることで、ゲート電極３側面とソース・ド
レイン領域４との結合容量がますます増大し、ゲート総
容量を増大させているという問題があった。一定電位で
帯電したゲート電極３に関して、ゲート電極３−ゲート
絶縁膜２−シリコン基板１（半導体基板）で構成される
寄生容量とともに、ゲート電極３側面−シリコン酸化膜
５ａ（保護絶縁膜）−ソース・ドレイン領域４で構成さ
れる寄生容量が存在する。
【０００６】そして、ゲート電極３側面とシリコン酸化
膜５ａとの接合面や、シリコン酸化膜５ａとソース・ド
レイン領域４との接合面においても、それぞれ静電誘導
による電荷が生じる。これらは接合面積の増大、すなわ
ちゲート電極３が厚くなることにともない増加してい
く。前述したように、ゲート電極３の厚さとゲート絶縁
膜２の厚さの比は、約３０：１となり、ゲート電極３側
面からソース・ドレイン領域４方向に生じる電界は無視
できない。
膜５ａとの接合面や、シリコン酸化膜５ａとソース・ド
レイン領域４との接合面においても、それぞれ静電誘導
による電荷が生じる。これらは接合面積の増大、すなわ
ちゲート電極３が厚くなることにともない増加してい
く。前述したように、ゲート電極３の厚さとゲート絶縁
膜２の厚さの比は、約３０：１となり、ゲート電極３側
面からソース・ドレイン領域４方向に生じる電界は無視
できない。
【０００７】この発明は、以上のような問題点を解消す
るためになされたものであり、電界効果型半導体装置に
おけるゲート電極のゲート総容量を低減することを目的
とする。
るためになされたものであり、電界効果型半導体装置に
おけるゲート電極のゲート総容量を低減することを目的
とする。
【０００８】
【課題を解決するための手段】この発明の電界効果型半
導体装置は、ゲート電極の少なくとも側面を覆うように
形成された保護絶縁膜を有し、その保護絶縁膜が誘電率
の低い材料から構成されていることを特徴とする。ま
た、その保護絶縁膜がゲート電極を覆うように形成され
ていることを特徴とする。また、低い誘電率を得るため
に、保護絶縁膜がフッ素またはその化合物を含む材料か
ら構成されていることを特徴とする。そして、その化合
物がフッ素樹脂から構成されていることを特徴とする。
導体装置は、ゲート電極の少なくとも側面を覆うように
形成された保護絶縁膜を有し、その保護絶縁膜が誘電率
の低い材料から構成されていることを特徴とする。ま
た、その保護絶縁膜がゲート電極を覆うように形成され
ていることを特徴とする。また、低い誘電率を得るため
に、保護絶縁膜がフッ素またはその化合物を含む材料か
ら構成されていることを特徴とする。そして、その化合
物がフッ素樹脂から構成されていることを特徴とする。
【０００９】
【作用】ゲート電極側面と保護絶縁膜との間の結合容量
が小さくなる。
が小さくなる。
【００１０】
【実施例】以下この発明の１実施例を図を参照して説明
する。図１は、この発明における１実施例であるＭＯＳ
型トランジスタの構成を示す断面図である。同図におい
て、５はゲート電極３が形成されたシリコン基板１上に
ゲート電極３を覆うように形成されたフッ素樹脂（ＦＥ
Ｐ）からなる保護絶縁膜であり、他は図２と同様であ
る。
する。図１は、この発明における１実施例であるＭＯＳ
型トランジスタの構成を示す断面図である。同図におい
て、５はゲート電極３が形成されたシリコン基板１上に
ゲート電極３を覆うように形成されたフッ素樹脂（ＦＥ
Ｐ）からなる保護絶縁膜であり、他は図２と同様であ
る。
【００１１】酸化シリコンから構成されるゲート絶縁膜
２の比誘電率は３．８〜３．９であるが、保護絶縁膜５
を構成するフッ素樹脂は比誘電率が１．９〜２．２と低
い。このため、この実施例によれば、保護絶縁膜にシリ
コン酸化膜を用いた場合に比較して、ゲート電極３と保
護絶縁膜５との間の結合容量を小さくできるので、ゲー
ト総容量を低減することができる。
２の比誘電率は３．８〜３．９であるが、保護絶縁膜５
を構成するフッ素樹脂は比誘電率が１．９〜２．２と低
い。このため、この実施例によれば、保護絶縁膜にシリ
コン酸化膜を用いた場合に比較して、ゲート電極３と保
護絶縁膜５との間の結合容量を小さくできるので、ゲー
ト総容量を低減することができる。
【００１２】なお、上記実施例では、ゲート絶縁膜２を
酸化シリコンで構成するようにしたが、これに限るもの
ではなく、たとえば窒化シリコンであっても良い。ま
た、上記実施例では、シリコン基板上に形成されたＭＯ
Ｓ型トランジスタについて説明したが、これに限るもの
ではない。たとえば、接合型の電界効果トランジスタや
ショットキー接合を用いた電界効果トランジスタであっ
ても良く、同様の効果を奏する。
酸化シリコンで構成するようにしたが、これに限るもの
ではなく、たとえば窒化シリコンであっても良い。ま
た、上記実施例では、シリコン基板上に形成されたＭＯ
Ｓ型トランジスタについて説明したが、これに限るもの
ではない。たとえば、接合型の電界効果トランジスタや
ショットキー接合を用いた電界効果トランジスタであっ
ても良く、同様の効果を奏する。
【００１３】
【発明の効果】以上説明したように、この発明によれ
ば、フッ素樹脂を用いることなどにより、保護絶縁膜の
誘電率をゲート絶縁膜などに用いるシリコン酸化膜より
小さくした。このため、ゲート電極側面からの電界によ
るソース・ドレイン領域それぞれとの結合容量の増加に
よるゲート容量を抑制し、ゲート総容量を抑制できると
いう効果があり、電界効果型半導体装置の高速動作を可
能とする。
ば、フッ素樹脂を用いることなどにより、保護絶縁膜の
誘電率をゲート絶縁膜などに用いるシリコン酸化膜より
小さくした。このため、ゲート電極側面からの電界によ
るソース・ドレイン領域それぞれとの結合容量の増加に
よるゲート容量を抑制し、ゲート総容量を抑制できると
いう効果があり、電界効果型半導体装置の高速動作を可
能とする。
【図１】 この発明における１実施例であるＭＯＳ型ト
ランジスタの構成を示す断面図である。
ランジスタの構成を示す断面図である。
【図２】 ＭＯＳ構造を有する電界効果トランジスタの
構成を示す断面図である。
構成を示す断面図である。
１…シリコン基板、２…ゲート絶縁膜、３…ゲート電
極、４…ソース・ドレイン領域、５…保護絶縁膜、６…
平坦化膜。
極、４…ソース・ドレイン領域、５…保護絶縁膜、６…
平坦化膜。
Claims (4)
- 【請求項１】 ゲート電極を備えた電界効果型の半導体
装置において、 前記ゲート電極の少なくとも側面を覆うように形成され
た保護絶縁膜を有し、 前記保護絶縁膜が誘電率の低い材料から構成されている
ことを特徴とする電界効果型半導体装置。 - 【請求項２】 請求項１記載の電界効果型半導体装置に
おいて、 前記保護絶縁膜が前記ゲート電極を覆うように形成され
ていることを特徴とする電界効果型半導体装置。 - 【請求項３】 請求項１または２記載の電界効果型半導
体装置において、 前記材料がフッ素またはその化合物を含むことを特徴と
する電界効果型半導体装置。 - 【請求項４】 請求項３記載の電界効果型半導体装置に
おいて、 前記化合物がフッ素樹脂から構成されていることを特徴
とする電界効果型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16680394A JPH0832056A (ja) | 1994-07-19 | 1994-07-19 | 電界効果型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16680394A JPH0832056A (ja) | 1994-07-19 | 1994-07-19 | 電界効果型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0832056A true JPH0832056A (ja) | 1996-02-02 |
Family
ID=15837977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16680394A Pending JPH0832056A (ja) | 1994-07-19 | 1994-07-19 | 電界効果型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0832056A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6670711B2 (en) | 2001-11-15 | 2003-12-30 | Renesas Technology Corp. | Semiconductor device including low dielectric constant insulating film formed on upper and side surfaces of the gate electrode |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0677209A (ja) * | 1992-08-28 | 1994-03-18 | Fujitsu Ltd | 弗素樹脂薄膜の製造方法 |
| JPH0794642A (ja) * | 1993-07-27 | 1995-04-07 | Toshiba Corp | 半導体装置 |
-
1994
- 1994-07-19 JP JP16680394A patent/JPH0832056A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0677209A (ja) * | 1992-08-28 | 1994-03-18 | Fujitsu Ltd | 弗素樹脂薄膜の製造方法 |
| JPH0794642A (ja) * | 1993-07-27 | 1995-04-07 | Toshiba Corp | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6670711B2 (en) | 2001-11-15 | 2003-12-30 | Renesas Technology Corp. | Semiconductor device including low dielectric constant insulating film formed on upper and side surfaces of the gate electrode |
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