JPH0878411A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0878411A JPH0878411A JP6214147A JP21414794A JPH0878411A JP H0878411 A JPH0878411 A JP H0878411A JP 6214147 A JP6214147 A JP 6214147A JP 21414794 A JP21414794 A JP 21414794A JP H0878411 A JPH0878411 A JP H0878411A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
- H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures
- H10D64/664—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures the additional layers comprising a barrier layer between the layer of silicon and an upper metal or metal silicide layer
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】ポリサイド構造における金属シリサイド層の異
常酸化や膜剥がれ等が発生しない半導体装置およびその
製造方法を提供する。 【構成】(1) ポリサイド構造を有する半導体装置であっ
て、ポリサイド構造の上層を構成する金属シリサイド層
の表面に窒素を含有する絶縁膜層が形成されている半導
体装置。 (2) 上記(1) 記載の半導体装置の製造方法において、ポ
リサイド構造の上層を構成する金属シリサイド層４の表
面に絶縁膜層５を形成してのち、この絶縁膜中に窒素を
含有させることを特徴とする半導体装置の製造方法。 窒素を含有させる方法として、窒素イオン注入法と亜酸
化窒素またはアンモニアを含む雰囲気中で熱処理する方
法がある。
常酸化や膜剥がれ等が発生しない半導体装置およびその
製造方法を提供する。 【構成】(1) ポリサイド構造を有する半導体装置であっ
て、ポリサイド構造の上層を構成する金属シリサイド層
の表面に窒素を含有する絶縁膜層が形成されている半導
体装置。 (2) 上記(1) 記載の半導体装置の製造方法において、ポ
リサイド構造の上層を構成する金属シリサイド層４の表
面に絶縁膜層５を形成してのち、この絶縁膜中に窒素を
含有させることを特徴とする半導体装置の製造方法。 窒素を含有させる方法として、窒素イオン注入法と亜酸
化窒素またはアンモニアを含む雰囲気中で熱処理する方
法がある。
Description
【０００１】
【産業上の利用分野】本発明は、ポリサイド構造を使用
する半導体装置およびその製造方法に関し、更に詳しく
はポリサイド構造における金属シリサイド層の異常酸
化、膜剥がれや段切れの発生を防止する半導体装置およ
びその製造方法に関するものである。
する半導体装置およびその製造方法に関し、更に詳しく
はポリサイド構造における金属シリサイド層の異常酸
化、膜剥がれや段切れの発生を防止する半導体装置およ
びその製造方法に関するものである。
【０００２】
【従来の技術】近年の半導体装置、すなわち半導体集積
回路の高集積化に伴い、ＭＯＳトランジスタのゲート電
極等に代表される配線材料として、シリコン層単独で構
成される配線材料に代えて、低抵抗特性を持つポリサイ
ド構造のものが広く用いられるようになった。
回路の高集積化に伴い、ＭＯＳトランジスタのゲート電
極等に代表される配線材料として、シリコン層単独で構
成される配線材料に代えて、低抵抗特性を持つポリサイ
ド構造のものが広く用いられるようになった。
【０００３】ゲート材料に必要な条件は、低抵抗性と耐
熱処理性である。半導体装置におけるゲートは、単なる
電極として使用されるのではなく、集積回路の配線にも
なっている。そのため、高集積化に伴い信号の遅延防止
を図る必要があるため、材料の低抵抗化が積極的に行わ
れている。しかし、シリコン層は半導体であるため、高
濃度にリンドープを施しても、高集積回路としてその低
抵抗化には限界がある。
熱処理性である。半導体装置におけるゲートは、単なる
電極として使用されるのではなく、集積回路の配線にも
なっている。そのため、高集積化に伴い信号の遅延防止
を図る必要があるため、材料の低抵抗化が積極的に行わ
れている。しかし、シリコン層は半導体であるため、高
濃度にリンドープを施しても、高集積回路としてその低
抵抗化には限界がある。
【０００４】ポリサイド構造の配線材料として、配線の
低抵抗化を図るため、ポリシリコン層の上層にタングス
テンなどの高融点金属とシリコンとの化合物であるタン
グステンシリサイドなどの金属シリサイド層を積層する
構造のものが開発されている。しかし、このような配線
材料であっても、耐熱処理性の問題が未解決の場合が多
く、ＬＳＩ製造プロセスにおいて、高温の熱処理に伴っ
て酸化種が金属シリサイド層に過剰に供給され、金属シ
リサイド層が異常酸化を起こし、膜剥がれや段切れが発
生するという問題がある。
低抵抗化を図るため、ポリシリコン層の上層にタングス
テンなどの高融点金属とシリコンとの化合物であるタン
グステンシリサイドなどの金属シリサイド層を積層する
構造のものが開発されている。しかし、このような配線
材料であっても、耐熱処理性の問題が未解決の場合が多
く、ＬＳＩ製造プロセスにおいて、高温の熱処理に伴っ
て酸化種が金属シリサイド層に過剰に供給され、金属シ
リサイド層が異常酸化を起こし、膜剥がれや段切れが発
生するという問題がある。
【０００５】図２は、ポリサイド構造のゲート電極の形
成工程を説明する要部断面を示す図である。同図に基づ
いて、ＬＤＤ構造のＮチャネルトランジスタに用いられ
るポリサイド構造のゲート電極の形成方法、さらに異常
酸化の発生事例を説明する。
成工程を説明する要部断面を示す図である。同図に基づ
いて、ＬＤＤ構造のＮチャネルトランジスタに用いられ
るポリサイド構造のゲート電極の形成方法、さらに異常
酸化の発生事例を説明する。
【０００６】シリコン基板１の表面上にゲート絶縁膜と
してゲートシリコン酸化膜２の薄膜が成膜され（例え
ば、膜厚12nm程度）、さらにゲートシリコン酸化膜２の
上には、ポリサイド構造の電極膜として、下層にポリシ
リコン層３と上層にタングステンシリサイド層４が積層
される。例えば、ポリシリコン層３としてリンドープポ
リシリコンが使用され、膜厚150nm で成膜された後、タ
ングステンシリサイド層が同膜厚の150nm で成膜される
（図２（ａ）参照）。
してゲートシリコン酸化膜２の薄膜が成膜され（例え
ば、膜厚12nm程度）、さらにゲートシリコン酸化膜２の
上には、ポリサイド構造の電極膜として、下層にポリシ
リコン層３と上層にタングステンシリサイド層４が積層
される。例えば、ポリシリコン層３としてリンドープポ
リシリコンが使用され、膜厚150nm で成膜された後、タ
ングステンシリサイド層が同膜厚の150nm で成膜される
（図２（ａ）参照）。
【０００７】ゲート電極にパターン形成を行うために、
感光性高分子からなるレジスト７のパターンがポリサイ
ド構造の電極膜に形成される。その後、このレジスト７
をマスクとして、タングステンシリサイド層４およびポ
リシリコン層３が順次エッチングされ、エッチング後、
不要となったレジスト７は、電極膜から除去される。
感光性高分子からなるレジスト７のパターンがポリサイ
ド構造の電極膜に形成される。その後、このレジスト７
をマスクとして、タングステンシリサイド層４およびポ
リシリコン層３が順次エッチングされ、エッチング後、
不要となったレジスト７は、電極膜から除去される。
【０００８】この時、ゲートシリコン酸化膜２も同時に
エッチングされるので、その膜は、一層薄膜化される
（図２（ｂ）（ｃ）参照）。
エッチングされるので、その膜は、一層薄膜化される
（図２（ｂ）（ｃ）参照）。
【０００９】次に、ＭＯＳトランジスタにｎ- 領域８が
形成されるが、通常、その方法としてイオン注入法が採
用される。イオン注入時のソース・ドレイン拡散層の保
護のため、イオン注入前に、ソース・ドレイン拡散層上
にシリコン酸化膜によって注入用保護膜10p が成膜され
る。このときの注入イオン６として、例えばリンイオン
が用いられ、加速電圧が60kVで、注入量が 3.0Ｅ13cm-2
の条件でイオン注入される。また、注入用保護膜10p が
成膜される際に熱処理が行われるが、この熱処理にとも
なってポリサイド電極膜の上層に成膜されたタングステ
ンシリサイド層４が結晶化される（図２（ｄ）参照）。
形成されるが、通常、その方法としてイオン注入法が採
用される。イオン注入時のソース・ドレイン拡散層の保
護のため、イオン注入前に、ソース・ドレイン拡散層上
にシリコン酸化膜によって注入用保護膜10p が成膜され
る。このときの注入イオン６として、例えばリンイオン
が用いられ、加速電圧が60kVで、注入量が 3.0Ｅ13cm-2
の条件でイオン注入される。また、注入用保護膜10p が
成膜される際に熱処理が行われるが、この熱処理にとも
なってポリサイド電極膜の上層に成膜されたタングステ
ンシリサイド層４が結晶化される（図２（ｄ）参照）。
【００１０】ポリサイド構造の電極膜の側壁にサイドウ
ォール11を形成した後、さらにイオン注入法でＭＯＳト
ランジスタにｎ+ 領域９を形成するために、新たに注入
用保護膜10a が設けられる。このときの注入条件は、例
えば注入イオン６として砒素イオンを用い、加速電圧が
80kVで、注入量が 5.0Ｅ15cm-2の条件である。この注入
用保護膜10a の形成は酸素雰囲気中における熱処理によ
って行われるため、既に結晶化されているタングステン
シリサイド層４は、耐熱処理性が小く、異常酸化を生じ
る。異常酸化が発生したタングステンシリサイド層４a
は、酸化タングステンを多く含んだ膜となり、膜剥がれ
や段差部でのタングステンポリサイト配線の段切れ、あ
るいは酸化タングステンを生成することに伴う体積膨張
によって完全な断線を生じたり、抵抗の増大によって信
号が遅延するという問題を有している（図２（ｅ）参
照）。
ォール11を形成した後、さらにイオン注入法でＭＯＳト
ランジスタにｎ+ 領域９を形成するために、新たに注入
用保護膜10a が設けられる。このときの注入条件は、例
えば注入イオン６として砒素イオンを用い、加速電圧が
80kVで、注入量が 5.0Ｅ15cm-2の条件である。この注入
用保護膜10a の形成は酸素雰囲気中における熱処理によ
って行われるため、既に結晶化されているタングステン
シリサイド層４は、耐熱処理性が小く、異常酸化を生じ
る。異常酸化が発生したタングステンシリサイド層４a
は、酸化タングステンを多く含んだ膜となり、膜剥がれ
や段差部でのタングステンポリサイト配線の段切れ、あ
るいは酸化タングステンを生成することに伴う体積膨張
によって完全な断線を生じたり、抵抗の増大によって信
号が遅延するという問題を有している（図２（ｅ）参
照）。
【００１１】その後、ｎ- 領域８およびｎ+ 領域９に所
望の熱処理 (例えば、窒素雰囲気にて 900℃、30分の熱
処理) を施し、注入不純物の活性化を行い、ソース・ド
レイン拡散層12を形成する（図２（ｆ）参照）。
望の熱処理 (例えば、窒素雰囲気にて 900℃、30分の熱
処理) を施し、注入不純物の活性化を行い、ソース・ド
レイン拡散層12を形成する（図２（ｆ）参照）。
【００１２】上記のポリサイド構造の異常酸化、膜剥が
れ、段切れ等の問題を解決するため、ポリサイド構造の
上層に形成された金属シリサイド層の表面に、絶縁ギャ
ップ層を形成し、その後、コントロールゲート層および
フローティングゲート層を絶縁ギャップ層と共に、所定
のパターンにエッチングし、コントロールゲート層およ
びフローティングゲート層の側壁に側壁絶縁膜が形成さ
れるように、絶縁ギャップ層が積層してある状態で、コ
ントロールゲート層およびフローティングゲート層を酸
化する半導体装置の製造方法が提案されている (例え
ば、特開平５−226671号公報参照) 。
れ、段切れ等の問題を解決するため、ポリサイド構造の
上層に形成された金属シリサイド層の表面に、絶縁ギャ
ップ層を形成し、その後、コントロールゲート層および
フローティングゲート層を絶縁ギャップ層と共に、所定
のパターンにエッチングし、コントロールゲート層およ
びフローティングゲート層の側壁に側壁絶縁膜が形成さ
れるように、絶縁ギャップ層が積層してある状態で、コ
ントロールゲート層およびフローティングゲート層を酸
化する半導体装置の製造方法が提案されている (例え
ば、特開平５−226671号公報参照) 。
【００１３】しかしながら、上記提案の半導体装置の製
造方法においても、絶縁膜である絶縁ギャップ層を金属
シリサイド上に積層するには、注入用保護膜を成膜する
ために、前述の図２で示したゲート電極の形成工程と同
様に、二度にわたる高温熱処理が必要となる。すなわ
ち、例えば一回目に温度 950℃で２時間の熱処理を、二
回目に温度 900℃で30分の熱処理を、いずれも酸素雰囲
気中で行う必要がある。
造方法においても、絶縁膜である絶縁ギャップ層を金属
シリサイド上に積層するには、注入用保護膜を成膜する
ために、前述の図２で示したゲート電極の形成工程と同
様に、二度にわたる高温熱処理が必要となる。すなわ
ち、例えば一回目に温度 950℃で２時間の熱処理を、二
回目に温度 900℃で30分の熱処理を、いずれも酸素雰囲
気中で行う必要がある。
【００１４】本発明者らの実験によれば、二度にわたる
酸素雰囲気中での熱処理に起因する金属シリサイドの異
常酸化を防ぐには、膜厚70nm以上の絶縁膜層を設けなけ
ればならなかった。それより薄い絶縁膜層であれば、金
属シリサイドに異常酸化が発生し、膜剥がれ、段切り等
の不良モードを生じ、高抵抗化やパーティクル発生等を
引き起こすという問題があった。
酸素雰囲気中での熱処理に起因する金属シリサイドの異
常酸化を防ぐには、膜厚70nm以上の絶縁膜層を設けなけ
ればならなかった。それより薄い絶縁膜層であれば、金
属シリサイドに異常酸化が発生し、膜剥がれ、段切り等
の不良モードを生じ、高抵抗化やパーティクル発生等を
引き起こすという問題があった。
【００１５】一方、異常酸化を防止するため、膜厚70nm
の絶縁膜を設けたポリサイド構造の配線材料をゲート電
極として使用すると、ゲート電極の高さが高くなるた
め、エッチングの際のゲート電極の線幅制御性が悪化す
るとともに、さらに集積回路の配線として平坦性が確保
できないという問題がある。
の絶縁膜を設けたポリサイド構造の配線材料をゲート電
極として使用すると、ゲート電極の高さが高くなるた
め、エッチングの際のゲート電極の線幅制御性が悪化す
るとともに、さらに集積回路の配線として平坦性が確保
できないという問題がある。
【００１６】
【発明が解決しようとする課題】本発明は、上記した従
来技術の問題点を克服して、ポリサイド構造における金
属シリサイド層の異常酸化や膜剥がれ等が発生しない半
導体装置およびその製造方法を確立することを課題とし
てなされたものである。
来技術の問題点を克服して、ポリサイド構造における金
属シリサイド層の異常酸化や膜剥がれ等が発生しない半
導体装置およびその製造方法を確立することを課題とし
てなされたものである。
【００１７】
【課題を解決するための手段】本発明は、次の(1) の半
導体装置および(2) 〜(3) の半導体装置の製造方法を要
旨としている。
導体装置および(2) 〜(3) の半導体装置の製造方法を要
旨としている。
【００１８】(1) ポリサイド構造を有する半導体装置で
あって、ポリサイド構造の上層を構成する金属シリサイ
ド層の表面に窒素を含有する絶縁膜層が形成されている
ことを特徴とする半導体装置。
あって、ポリサイド構造の上層を構成する金属シリサイ
ド層の表面に窒素を含有する絶縁膜層が形成されている
ことを特徴とする半導体装置。
【００１９】(2) ポリサイド構造を有する半導体装置の
製造方法において、ポリサイド構造の上層を構成する金
属シリサイド層４の表面に絶縁膜層５を形成してのち、
この絶縁膜中に窒素イオンを注入することによって、窒
素を含有させることを特徴とする半導体装置の製造方法
（図１参照）。
製造方法において、ポリサイド構造の上層を構成する金
属シリサイド層４の表面に絶縁膜層５を形成してのち、
この絶縁膜中に窒素イオンを注入することによって、窒
素を含有させることを特徴とする半導体装置の製造方法
（図１参照）。
【００２０】(3) 上記の絶縁膜中に窒素イオンを注入す
ることに代え、亜酸化窒素またはアンモニアを含む雰囲
気中において熱処理を施すことによって、この絶縁膜中
に窒素を含有させることを特徴とする半導体装置の製造
方法。
ることに代え、亜酸化窒素またはアンモニアを含む雰囲
気中において熱処理を施すことによって、この絶縁膜中
に窒素を含有させることを特徴とする半導体装置の製造
方法。
【００２１】なお、亜酸化窒素またはアンモニアを含む
雰囲気とは、亜酸化窒素 100％、またはアンモニア 100
％からなる雰囲気あるいはこれらの亜酸化窒素またはア
ンモニアを窒素やアルゴン等の不活性ガスで希釈した雰
囲気をいう。
雰囲気とは、亜酸化窒素 100％、またはアンモニア 100
％からなる雰囲気あるいはこれらの亜酸化窒素またはア
ンモニアを窒素やアルゴン等の不活性ガスで希釈した雰
囲気をいう。
【００２２】
【作用】本発明の特徴は、ポリサイド構造を有する半導
体装置およびその製造方法において、金属シリサイド層
の上層に窒素を含有する絶縁膜層を形成、または積層す
る工程を設けることにある。これによって、ゲート材料
として耐熱処理性を確保し、数度にわたる熱処理を施す
場合でも、酸化種が金属シリサイド層へ達することを防
止することができる。したがって、本発明の半導体装置
または製造方法によれば、より薄い絶縁膜層を形成する
だけで、金属シリサイド層の異常酸化を防止することが
できるので、ゲート電極形成時のエッチングにおける線
幅制御性を向上させ、さらに集積回路の配線として平坦
性を向上させることができる。
体装置およびその製造方法において、金属シリサイド層
の上層に窒素を含有する絶縁膜層を形成、または積層す
る工程を設けることにある。これによって、ゲート材料
として耐熱処理性を確保し、数度にわたる熱処理を施す
場合でも、酸化種が金属シリサイド層へ達することを防
止することができる。したがって、本発明の半導体装置
または製造方法によれば、より薄い絶縁膜層を形成する
だけで、金属シリサイド層の異常酸化を防止することが
できるので、ゲート電極形成時のエッチングにおける線
幅制御性を向上させ、さらに集積回路の配線として平坦
性を向上させることができる。
【００２３】
【実施例】以下、本発明の一実施例である半導体装置の
製造方法を、図面に基づき詳細に説明する。図面に示し
たゲート電極形成方法は、図２の場合と同様に、Ｎチャ
ネルトランジスタの形成方法に基づいている。
製造方法を、図面に基づき詳細に説明する。図面に示し
たゲート電極形成方法は、図２の場合と同様に、Ｎチャ
ネルトランジスタの形成方法に基づいている。
【００２４】図１は、本発明の一実施例であるポリサイ
ド構造のゲート電極の形成工程を説明する要部断面を示
す図である。
ド構造のゲート電極の形成工程を説明する要部断面を示
す図である。
【００２５】シリコン基板１の表面上にゲート絶縁膜と
してゲートシリコン酸化膜２の薄膜が成膜され（例え
ば、膜厚12nm程度）、さらにシリコン酸化膜２の上に
は、ポリサイド構造の電極膜として、下層にポリシリコ
ン層３と上層にタングステンシリサイド層４が積層され
る。図２の場合と同様に、ポリシリコン層３としてリン
ドープポリシリコンが使用され、膜厚150nm で成膜され
た後、タングステンシリサイド層４が同膜厚の150nm で
成膜される。その後、プラズマＣＶＤ法によって、シリ
コン酸化膜からなる絶縁膜層５を膜厚45nmで積層される
（図１（ａ）（ｂ）参照）。
してゲートシリコン酸化膜２の薄膜が成膜され（例え
ば、膜厚12nm程度）、さらにシリコン酸化膜２の上に
は、ポリサイド構造の電極膜として、下層にポリシリコ
ン層３と上層にタングステンシリサイド層４が積層され
る。図２の場合と同様に、ポリシリコン層３としてリン
ドープポリシリコンが使用され、膜厚150nm で成膜され
た後、タングステンシリサイド層４が同膜厚の150nm で
成膜される。その後、プラズマＣＶＤ法によって、シリ
コン酸化膜からなる絶縁膜層５を膜厚45nmで積層される
（図１（ａ）（ｂ）参照）。
【００２６】後述の熱処理において、タングステンシリ
サイド層４が異常酸化するのを防止するため、絶縁膜層
５中に窒素を含有させる。窒素を含有させる方法とし
て、下記のイオン注入法と、熱処理法とがある。
サイド層４が異常酸化するのを防止するため、絶縁膜層
５中に窒素を含有させる。窒素を含有させる方法とし
て、下記のイオン注入法と、熱処理法とがある。
【００２７】イオン注入法（図１（ｃ）参照） 注入イオン６として窒素イオンを使用し、この時のイオ
ン注入加速電圧は、注入窒素イオンの飛程のピーク深さ
が絶縁膜層５中に留まるようにする。したがって、本実
施例では、絶縁膜層５の膜厚が45nmであるから、加速電
圧は20kV以下で、注入量は１Ｅ15cm-2程度とする。
ン注入加速電圧は、注入窒素イオンの飛程のピーク深さ
が絶縁膜層５中に留まるようにする。したがって、本実
施例では、絶縁膜層５の膜厚が45nmであるから、加速電
圧は20kV以下で、注入量は１Ｅ15cm-2程度とする。
【００２８】熱処理法（図示せず） 本実施例の膜厚45nmの絶縁膜層５が積層されている場合
には、例えば、亜酸化窒素（N2O ） 100％の雰囲気中で
温度1000℃で保持時間30分の熱処理を行えば、所定量の
窒素を含有させることができる。
には、例えば、亜酸化窒素（N2O ） 100％の雰囲気中で
温度1000℃で保持時間30分の熱処理を行えば、所定量の
窒素を含有させることができる。
【００２９】ゲート電極にパターン形成するために、感
光性高分子からなるレジスト７のパターンが絶縁膜層５
の上に形成される。その後、このレジスト７をマスクと
して、絶縁膜層５、タングステンシリサイト層４および
ポリシリコン層３が順次エッチングされ、エッチング
後、不要となったレジスト７は、電極膜から除去され
る。この時、ゲートシリコン酸化膜２も同時にエッチン
グされるので、その膜厚は、一層薄膜化される（図１
（ｄ）（ｅ）参照）。
光性高分子からなるレジスト７のパターンが絶縁膜層５
の上に形成される。その後、このレジスト７をマスクと
して、絶縁膜層５、タングステンシリサイト層４および
ポリシリコン層３が順次エッチングされ、エッチング
後、不要となったレジスト７は、電極膜から除去され
る。この時、ゲートシリコン酸化膜２も同時にエッチン
グされるので、その膜厚は、一層薄膜化される（図１
（ｄ）（ｅ）参照）。
【００３０】次に、ＭＯＳトランジスタにｎ- 領域８が
形成されるが、通常、その方法としてイオン注入法が採
用される。イオン注入時のソース・ドレイン拡散層の保
護のために、イオン注入前に、ソース・ドレイン拡散層
上にシリコン酸化膜によって注入用保護膜10p が成膜さ
れる。このときの注入イオン６としてリンイオンが用い
られ、加速電圧が60kVで、注入量が 3.0Ｅ13cm-2の条件
でイオン注入される（図１（ｆ）参照）。
形成されるが、通常、その方法としてイオン注入法が採
用される。イオン注入時のソース・ドレイン拡散層の保
護のために、イオン注入前に、ソース・ドレイン拡散層
上にシリコン酸化膜によって注入用保護膜10p が成膜さ
れる。このときの注入イオン６としてリンイオンが用い
られ、加速電圧が60kVで、注入量が 3.0Ｅ13cm-2の条件
でイオン注入される（図１（ｆ）参照）。
【００３１】ポリサイド構造の電極膜の側壁にサイドウ
ォール11を形成した後は、拡散層上の保護膜であるシリ
コン酸化物が除去されるので、イオン注入法でＭＯＳト
ランジスタにｎ+ 領域９を形成するためには、新たに注
入用保護膜10a を設ける。このときの注入条件は、注入
イオン６として砒素イオンを用い、加速電圧が80kVで、
注入量が 5.0Ｅ15cm-2の条件である（図１（ｇ）参
照）。
ォール11を形成した後は、拡散層上の保護膜であるシリ
コン酸化物が除去されるので、イオン注入法でＭＯＳト
ランジスタにｎ+ 領域９を形成するためには、新たに注
入用保護膜10a を設ける。このときの注入条件は、注入
イオン６として砒素イオンを用い、加速電圧が80kVで、
注入量が 5.0Ｅ15cm-2の条件である（図１（ｇ）参
照）。
【００３２】その後、ｎ- 領域８およびｎ+ 領域９に所
望の熱処理 (例えば、窒素雰囲気にて 900℃、30分の熱
処理) を施し、注入不純物の活性化を行い、ソース・ド
レイン拡散層12を形成する（図１（ｈ）参照）。
望の熱処理 (例えば、窒素雰囲気にて 900℃、30分の熱
処理) を施し、注入不純物の活性化を行い、ソース・ド
レイン拡散層12を形成する（図１（ｈ）参照）。
【００３３】上記の工程によって、ゲート電極を形成し
たが、絶縁膜層５中に窒素を含有させる方法としてイ
オン注入法または熱処理法のいずれの方法を採用して
も、タングステンポリサイド層４には、全く異常酸化の
発生がなかった。
たが、絶縁膜層５中に窒素を含有させる方法としてイ
オン注入法または熱処理法のいずれの方法を採用して
も、タングステンポリサイド層４には、全く異常酸化の
発生がなかった。
【００３４】さらに、本発明者らの実験によれば、タン
グステンシリサイド層４の異常酸化を防止するには、絶
縁膜層５に窒素を含有させることによって、絶縁膜層５
の膜厚を30nmまで薄くできることが明らかになった。絶
縁膜層５に窒素を含有させることによって、絶縁膜層５
中にシリコン−窒素結合層が形成させ、酸素雰囲気中で
の熱処理に際しても、金属シリサイド中への酸化種の供
給を抑制することができるのである。これによって、ゲ
ート電極の膜剥がれや段切りの不良モードの発生を防止
することができる。
グステンシリサイド層４の異常酸化を防止するには、絶
縁膜層５に窒素を含有させることによって、絶縁膜層５
の膜厚を30nmまで薄くできることが明らかになった。絶
縁膜層５に窒素を含有させることによって、絶縁膜層５
中にシリコン−窒素結合層が形成させ、酸素雰囲気中で
の熱処理に際しても、金属シリサイド中への酸化種の供
給を抑制することができるのである。これによって、ゲ
ート電極の膜剥がれや段切りの不良モードの発生を防止
することができる。
【００３５】なお、本発明は、前記の実施例に限定され
るものでなく、本発明の範囲内で種々にその条件を変更
することができる。
るものでなく、本発明の範囲内で種々にその条件を変更
することができる。
【００３６】
【発明の効果】本発明によれば、ポリサイド構造におけ
る金属シリサイド層の異常酸化、膜剥がれや段切れが発
生しない半導体装置が得られ、さらに、このような半導
体装置を容易に製造することができる。
る金属シリサイド層の異常酸化、膜剥がれや段切れが発
生しない半導体装置が得られ、さらに、このような半導
体装置を容易に製造することができる。
【図１】本発明の一実施例であるポリサイド構造のゲー
ト電極の形成工程を説明する要部断面を示す図である。
ト電極の形成工程を説明する要部断面を示す図である。
【図２】ポリサイド構造のゲート電極の形成工程を説明
する要部断面を示す図である。
する要部断面を示す図である。
１…シリコン基板、 ２…ゲートシリコン酸化膜、 ３
…ポリシリコン層 ４…タングステンシリサイド層、 4a…異常酸化の発生
したタングステンシリサイド層、 ５…絶縁膜層（窒素
含有） ６…注入イオン（窒素、リン、砒素）、 ７…レジスト ８…ｎ- 領域、 ９…ｎ+ 領域 10、10p 、10ａ…注入用保護膜、 11 …サイドウォール 12…ソース・ドレイン拡散層
…ポリシリコン層 ４…タングステンシリサイド層、 4a…異常酸化の発生
したタングステンシリサイド層、 ５…絶縁膜層（窒素
含有） ６…注入イオン（窒素、リン、砒素）、 ７…レジスト ８…ｎ- 領域、 ９…ｎ+ 領域 10、10p 、10ａ…注入用保護膜、 11 …サイドウォール 12…ソース・ドレイン拡散層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/31 Ｅ
Claims (3)
- 【請求項１】ポリサイド構造を有する半導体装置であっ
て、ポリサイド構造の上層を構成する金属シリサイド層
の表面に窒素を含有する絶縁膜層が形成されていること
を特徴とする半導体装置。 - 【請求項２】ポリサイド構造を有する半導体装置の製造
方法において、ポリサイド構造の上層を構成する金属シ
リサイド層の表面に絶縁膜層を形成したのち、この絶縁
膜中に窒素イオンを注入することによって、窒素を含有
させることを特徴とする半導体装置の製造方法。 - 【請求項３】ポリサイド構造を有する半導体装置の製造
方法において、ポリサイド構造の上層を構成する金属シ
リサイド層の表面に絶縁膜層を形成したのち、亜酸化窒
素またはアンモニアを含む雰囲気中において熱処理を施
すことによって、この絶縁膜中に窒素を含有させること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6214147A JPH0878411A (ja) | 1994-09-08 | 1994-09-08 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6214147A JPH0878411A (ja) | 1994-09-08 | 1994-09-08 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0878411A true JPH0878411A (ja) | 1996-03-22 |
Family
ID=16651009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6214147A Pending JPH0878411A (ja) | 1994-09-08 | 1994-09-08 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0878411A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE35064E (en) * | 1988-08-01 | 1995-10-17 | Circuit Components, Incorporated | Multilayer printed wiring board |
| KR100243280B1 (ko) * | 1997-02-05 | 2000-03-02 | 윤종용 | 반도체장치의 게이트패턴 및 그 제조방법 |
| KR100289809B1 (ko) * | 1999-04-08 | 2001-05-15 | 김영환 | 모스 소자 제조방법 |
| KR100351899B1 (ko) * | 2000-04-03 | 2002-09-12 | 주식회사 하이닉스반도체 | 저저항 게이트 트랜지스터 및 그의 제조 방법 |
-
1994
- 1994-09-08 JP JP6214147A patent/JPH0878411A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE35064E (en) * | 1988-08-01 | 1995-10-17 | Circuit Components, Incorporated | Multilayer printed wiring board |
| KR100243280B1 (ko) * | 1997-02-05 | 2000-03-02 | 윤종용 | 반도체장치의 게이트패턴 및 그 제조방법 |
| KR100289809B1 (ko) * | 1999-04-08 | 2001-05-15 | 김영환 | 모스 소자 제조방법 |
| KR100351899B1 (ko) * | 2000-04-03 | 2002-09-12 | 주식회사 하이닉스반도체 | 저저항 게이트 트랜지스터 및 그의 제조 방법 |
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