JPH08321516A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH08321516A JPH08321516A JP12861695A JP12861695A JPH08321516A JP H08321516 A JPH08321516 A JP H08321516A JP 12861695 A JP12861695 A JP 12861695A JP 12861695 A JP12861695 A JP 12861695A JP H08321516 A JPH08321516 A JP H08321516A
- Authority
- JP
- Japan
- Prior art keywords
- fet
- implantation
- mask
- substrate
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】 Ｅ−ＦＥＴ及びＤ−ＦＥＴを有する半導体装
置の製造方法において製造上の歩留りを向上する。 【構成】 スルー注入マスク１６が使用され、注入ドー
ス量及び加速電圧が一定値に保たれた１回のイオン注入
工程でＥ−ＦＥＴ及びＤ−ＦＥＴの各々のチャネル領域
１１Ｅ、１１Ｄを形成するイオンが注入される。２段階
に分けていたイオン注入工程が１回のイオン注入工程に
集約され、しきい値電圧の相対的なばらつきが減少でき
る。さらに、イオン注入で発生するダメージの度合が等
しくできる。
置の製造方法において製造上の歩留りを向上する。 【構成】 スルー注入マスク１６が使用され、注入ドー
ス量及び加速電圧が一定値に保たれた１回のイオン注入
工程でＥ−ＦＥＴ及びＤ−ＦＥＴの各々のチャネル領域
１１Ｅ、１１Ｄを形成するイオンが注入される。２段階
に分けていたイオン注入工程が１回のイオン注入工程に
集約され、しきい値電圧の相対的なばらつきが減少でき
る。さらに、イオン注入で発生するダメージの度合が等
しくできる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関する。特に本発明は、ディプレッションモード型トラ
ンジスタ（以下、Ｄ−ＦＥＴという。）及びエンハンス
モード型トランジスタ（以下、Ｅ−ＦＥＴという。）を
有する半導体装置の製造方法に関する。さらに、本発明
においては、特にＧａＡａ化合物半導体で形成された半
絶縁性基板の主面に形成され、ショットキー接合型トラ
ンジスタ（以下、ＭＥＳＦＥＴという。）に好適な半導
体装置の製造方法に関する。
関する。特に本発明は、ディプレッションモード型トラ
ンジスタ（以下、Ｄ−ＦＥＴという。）及びエンハンス
モード型トランジスタ（以下、Ｅ−ＦＥＴという。）を
有する半導体装置の製造方法に関する。さらに、本発明
においては、特にＧａＡａ化合物半導体で形成された半
絶縁性基板の主面に形成され、ショットキー接合型トラ
ンジスタ（以下、ＭＥＳＦＥＴという。）に好適な半導
体装置の製造方法に関する。
【０００２】
【従来の技術】従来、半導体装置の製造技術において、
同一ウェハー上にＤ−ＦＥＴ及びＥ−ＦＥＴをイオン注
入法で形成する場合には、Ｄ−ＦＥＴのチャネル領域
（活性層）を形成するイオン注入工程、Ｅ−ＦＥＴのチ
ャネル領域を形成するイオン注入工程が各々別々に設け
られる。つまり、Ｄ−ＦＥＴ、Ｅ−ＦＥＴはイオン注入
条件特に加速エネルギーの設定、注入ドーズ量の設定が
異なるので、必然的に２段階に分けた別々の工程におい
てチャネル領域が形成される。
同一ウェハー上にＤ−ＦＥＴ及びＥ−ＦＥＴをイオン注
入法で形成する場合には、Ｄ−ＦＥＴのチャネル領域
（活性層）を形成するイオン注入工程、Ｅ−ＦＥＴのチ
ャネル領域を形成するイオン注入工程が各々別々に設け
られる。つまり、Ｄ−ＦＥＴ、Ｅ−ＦＥＴはイオン注入
条件特に加速エネルギーの設定、注入ドーズ量の設定が
異なるので、必然的に２段階に分けた別々の工程におい
てチャネル領域が形成される。
【０００３】図４（Ａ）−図４（Ｆ）は２段階注入法が
採用される従来の半導体装置の製造方法を各工程毎に示
す工程断面図である。第１工程においては、図４（Ａ）
に示すように、基板１の主面上にマスク２が形成され
る。基板１には化合物半導体、特にＧａＡｓ半絶縁性基
板（ウェハー）が使用される。マスク２にはフォトレジ
ストマスクが使用される。マスク２にはＥ−ＦＥＴの少
なくともチャネル領域の形成領域が開口される。マスク
２はＤ−ＦＥＴの形成領域においてチャネル形成用不純
物イオン（以下、単にイオンという。）が通過しない程
度に厚い膜厚で形成される。
採用される従来の半導体装置の製造方法を各工程毎に示
す工程断面図である。第１工程においては、図４（Ａ）
に示すように、基板１の主面上にマスク２が形成され
る。基板１には化合物半導体、特にＧａＡｓ半絶縁性基
板（ウェハー）が使用される。マスク２にはフォトレジ
ストマスクが使用される。マスク２にはＥ−ＦＥＴの少
なくともチャネル領域の形成領域が開口される。マスク
２はＤ−ＦＥＴの形成領域においてチャネル形成用不純
物イオン（以下、単にイオンという。）が通過しない程
度に厚い膜厚で形成される。
【０００４】第２工程においては、図４（Ｂ）に示すよ
うに、前記マスク２が使用され、マスク２の開口を通し
て基板１の主面部にイオンが注入される。符号３はイオ
ンが注入された領域（後工程でアニールにより活性化さ
れるとチャネル領域になる領域）である。イオンはイオ
ン注入法で注入され、注入には低加速エネルギーが使用
される。イオンにはＳｉイオンが使用される。そして、
第３工程においては、図４（Ｃ）に示すように、マスク
２が除去される。
うに、前記マスク２が使用され、マスク２の開口を通し
て基板１の主面部にイオンが注入される。符号３はイオ
ンが注入された領域（後工程でアニールにより活性化さ
れるとチャネル領域になる領域）である。イオンはイオ
ン注入法で注入され、注入には低加速エネルギーが使用
される。イオンにはＳｉイオンが使用される。そして、
第３工程においては、図４（Ｃ）に示すように、マスク
２が除去される。
【０００５】第４工程においては、図４（Ｄ）に示すよ
うに、基板１の主面上に再度マスク４が形成される。マ
スク４にはマスク２と同様にフォトレジストマスクが使
用される。マスク４においてはＤ−ＦＥＴの少なくとも
チャネル領域の形成領域が開口される。
うに、基板１の主面上に再度マスク４が形成される。マ
スク４にはマスク２と同様にフォトレジストマスクが使
用される。マスク４においてはＤ−ＦＥＴの少なくとも
チャネル領域の形成領域が開口される。
【０００６】第５工程においては、図４（Ｅ）に示すよ
うに、前記マスク４が使用され、マスク４の開口を通し
て基板１の主面部にイオンが注入される。符号５はイオ
ンが注入された領域である。イオンはイオン注入法で注
入され、注入には高加速エネルギーが使用される。イオ
ンにはＳｉイオンが使用される。そして、第６工程にお
いては、図４（Ｆ）に示すように、マスク４が除去され
る。
うに、前記マスク４が使用され、マスク４の開口を通し
て基板１の主面部にイオンが注入される。符号５はイオ
ンが注入された領域である。イオンはイオン注入法で注
入され、注入には高加速エネルギーが使用される。イオ
ンにはＳｉイオンが使用される。そして、第６工程にお
いては、図４（Ｆ）に示すように、マスク４が除去され
る。
【０００７】この後、前記領域３、５に注入された各々
のイオンが活性化され、チャネル領域が形成される。前
記活性化はアニール（熱処理）において行われる。ま
た、図４（Ａ）−図４（Ｆ）には図示しないが、前記チ
ャネル領域が形成された後にはショットキー接合ゲート
電極が形成され、チャネル領域が形成される前又は後に
はソース領域及びドレイン領域が形成される。
のイオンが活性化され、チャネル領域が形成される。前
記活性化はアニール（熱処理）において行われる。ま
た、図４（Ａ）−図４（Ｆ）には図示しないが、前記チ
ャネル領域が形成された後にはショットキー接合ゲート
電極が形成され、チャネル領域が形成される前又は後に
はソース領域及びドレイン領域が形成される。
【０００８】これら各々の工程が完了するとＭＥＳＦＥ
Ｔが形成され、併せてＤ−ＦＥＴ及びＥ−ＦＥＴが形成
される。
Ｔが形成され、併せてＤ−ＦＥＴ及びＥ−ＦＥＴが形成
される。
【０００９】次に、イオン注入法でチャネル領域が形成
されるＭＥＳＦＥＴにおいて、電気的特性について説明
する。説明を簡単にするために注入されたＳｉイオンが
１００％キャリアになると仮定する。通常、イオン注入
法で注入された直後のイオンはキャリアにはほとんどな
らず、基板１に結晶欠陥が発生するだけで、チャネル領
域の活性化は達成されない。チャネル領域の活性化には
熱処理（ドライブイン拡散処理）が使用され、結晶欠陥
の修復で注入されたイオンがキャリアとして機能する活
性化が実現できる。前述の通り、一般的には１００％の
完全な形で活性化が実現できないので、半導体素子の設
計においては活性化される割合を見込んでイオンの注入
量が決定される。しかし、以下の説明においては、本発
明の理解を容易にするために、注入されたイオンが１０
０％すべてキャリアとして機能することが前提である。
されるＭＥＳＦＥＴにおいて、電気的特性について説明
する。説明を簡単にするために注入されたＳｉイオンが
１００％キャリアになると仮定する。通常、イオン注入
法で注入された直後のイオンはキャリアにはほとんどな
らず、基板１に結晶欠陥が発生するだけで、チャネル領
域の活性化は達成されない。チャネル領域の活性化には
熱処理（ドライブイン拡散処理）が使用され、結晶欠陥
の修復で注入されたイオンがキャリアとして機能する活
性化が実現できる。前述の通り、一般的には１００％の
完全な形で活性化が実現できないので、半導体素子の設
計においては活性化される割合を見込んでイオンの注入
量が決定される。しかし、以下の説明においては、本発
明の理解を容易にするために、注入されたイオンが１０
０％すべてキャリアとして機能することが前提である。
【００１０】Ｇ. Ｗ. Ｔaylor 達（Ｇ. Ｗ. Ｔaylor,
Ｈ. Ｍ. Ｄarley,Ｒ. Ｃ. Ｆrye andＰ. Ｋ. Ｃhatterj
ee,ＩＥＥＥ Ｔrans. Ｅlectron Ｄevices. ＥＤ−２
６, １９７９,pp.７２−１９２。）によれば、注入した
イオンの濃度分布がガウス型の分布（濃度分布のピーク
は注入深さＲP で表わされ、濃度分布の分散幅はσP で
表わされる。）に近似できる場合において、ＭＥＳＦＥ
Ｔのしきい値電圧ＶTHが次式（１）で表わされる。
Ｈ. Ｍ. Ｄarley,Ｒ. Ｃ. Ｆrye andＰ. Ｋ. Ｃhatterj
ee,ＩＥＥＥ Ｔrans. Ｅlectron Ｄevices. ＥＤ−２
６, １９７９,pp.７２−１９２。）によれば、注入した
イオンの濃度分布がガウス型の分布（濃度分布のピーク
は注入深さＲP で表わされ、濃度分布の分散幅はσP で
表わされる。）に近似できる場合において、ＭＥＳＦＥ
Ｔのしきい値電圧ＶTHが次式（１）で表わされる。
【００１１】
【数１】 ＶTH：しきい値電圧 Ｖφ：金属−半導体間仕事関数 Δ ：Ｄ−ＦＥＴにおいて伝導帯のフェルミレベルの深さ ｑ ：電荷 Ｑ ：注入ドーズ量 ＮA ：基板の不純物濃度 Ｖbi: 内臓電位 ＶBS: 基板−ソース間電圧 ここで、簡単化のために基板に不純物がドーピングされ
ていない（ＮA →０）場合を考え、さらに金属−半導体
間仕事関数Ｖφ、フェルミレベルの深さΔを各々考慮す
ると、ＭＥＳＦＥＴのしきい値電圧ＶTH は次式（２）
で表わされる。
ていない（ＮA →０）場合を考え、さらに金属−半導体
間仕事関数Ｖφ、フェルミレベルの深さΔを各々考慮す
ると、ＭＥＳＦＥＴのしきい値電圧ＶTH は次式（２）
で表わされる。
【００１２】
【数２】 図５は上記式（２）に従いドーズ量Ｑとしきい値電圧Ｖ
THとの間の関係を表わした図である。図５においてはイ
オン注入時の加速電圧が複数のレベルに振られた結果が
プロッティングされている。実際にはイオン注入時の加
速電圧に対応した濃度分布のピークの注入深さＲP 及び
濃度分布の分散幅σP がＬＳＳ理論に従って算出され、
この算出された値がしきい値電圧ＶTHの式に代入され、
しきい値電圧ＶTHが求められている。
THとの間の関係を表わした図である。図５においてはイ
オン注入時の加速電圧が複数のレベルに振られた結果が
プロッティングされている。実際にはイオン注入時の加
速電圧に対応した濃度分布のピークの注入深さＲP 及び
濃度分布の分散幅σP がＬＳＳ理論に従って算出され、
この算出された値がしきい値電圧ＶTHの式に代入され、
しきい値電圧ＶTHが求められている。
【００１３】金属−半導体間仕事関数Ｖφは通常０. ７
Ｖ前後の値を示すので、注入ドーズ量Ｑが１. ０×１０
12atoms/cm2 、加速電圧が４５ＫｅＶに各々選択される
場合にはしきい値電圧ＶTHが０. ２Ｖに設定できる。こ
のしきい値電圧ＶTHに設定されるＭＥＳＦＥＴはノーマ
リオフ型で、Ｅ−ＦＥＴが形成できる。また、注入ドー
ズ量Ｑは同一で加速電圧が１００ＫｅＶに選択される場
合にはしきい値電圧ＶTHが−０. ５Ｖに設定できる。こ
のしきい値電圧ＶTHに設定されるＭＥＳＦＥＴはノーマ
リオン型で、Ｄ−ＦＥＴが形成できる。
Ｖ前後の値を示すので、注入ドーズ量Ｑが１. ０×１０
12atoms/cm2 、加速電圧が４５ＫｅＶに各々選択される
場合にはしきい値電圧ＶTHが０. ２Ｖに設定できる。こ
のしきい値電圧ＶTHに設定されるＭＥＳＦＥＴはノーマ
リオフ型で、Ｅ−ＦＥＴが形成できる。また、注入ドー
ズ量Ｑは同一で加速電圧が１００ＫｅＶに選択される場
合にはしきい値電圧ＶTHが−０. ５Ｖに設定できる。こ
のしきい値電圧ＶTHに設定されるＭＥＳＦＥＴはノーマ
リオン型で、Ｄ−ＦＥＴが形成できる。
【００１４】一方、加速電圧が６０ＫｅＶに固定され、
注入ドーズ量Ｑが７. ２×１０11atoms/cm2 に選択され
る場合にはＥ−ＦＥＴが形成でき、注入ドーズ量Ｑが
１. ９×１０12atoms/cm2 に選択される場合にはＤ−Ｆ
ＥＴが形成できる。つまり、注入ドーズ量Ｑの設定値を
変えるだけでＥ−ＦＥＴとＤ−ＦＥＴとが作り分けられ
る。
注入ドーズ量Ｑが７. ２×１０11atoms/cm2 に選択され
る場合にはＥ−ＦＥＴが形成でき、注入ドーズ量Ｑが
１. ９×１０12atoms/cm2 に選択される場合にはＤ−Ｆ
ＥＴが形成できる。つまり、注入ドーズ量Ｑの設定値を
変えるだけでＥ−ＦＥＴとＤ−ＦＥＴとが作り分けられ
る。
【００１５】
【発明が解決しようとする課題】前述のＥ−ＦＥＴ及び
Ｄ−ＦＥＴを有する半導体装置の製造技術においては、
２段階のイオン注入工程で同一基板１（ウェハー）上に
Ｅ−ＦＥＴ及びＤ−ＦＥＴが形成できるが、以下の点の
配慮がなされていない。 （１）Ｅ−ＦＥＴ、Ｄ−ＦＥＴの各々のチャネル領域は
別々の工程で形成され、合計２回のイオン注入工程が完
全に分離された工程として存在する。つまり、イオン注
入装置において、第１回目のイオン注入が行われ、この
後に第１回目のイオン注入で使用されたマスク２の剥離
工程、第２回目のイオン注入で使用されるマスク４の形
成工程が存在し、２回のイオン注入工程の間には長時間
のインタラプト時間が必要になる。このため、イオン注
入装置において注入ドーズ量、エネルギー等、ドーズ能
力が変化し、Ｅ−ＦＥＴ、Ｄ−ＦＥＴの各々のしきい値
電圧ＶTHが工程毎に独立のばらつきを生じる。すなわ
ち、Ｅ−ＦＥＴとＤ−ＦＥＴとの間の相対的なしきい値
電圧ＶTH差のばらつきは非常に大きくなり、設計通りの
回路特性が得られないので、半導体装置の製造上の歩留
りが低下する。 （２）前述のように、Ｅ−ＦＥＴ及びＤ−ＦＥＴの形成
方法には加速電圧を固定する方法と注入ドーズ量を固定
する方法とが知られている。第１回目のイオン注入工程
と第２回目のイオン注入工程との間においては前記イン
タラプト時間が存在するので、イオン注入装置の動作状
態を安定に維持しつつ加速電圧を変更する方法の採用は
難しい。そこで、一般的には加速電圧を固定しつつドー
ズ量を変化する手法が採用されている。しかしながら、
この方法においては注入ドーズ量が第１回目のイオン注
入工程、第２回目のイオン注入工程で異なるので、基板
１（チャネル領域）に発生するダメージの度合に差異が
生じる。このため、イオン注入後の活性化（熱処理）に
おいて活性化率、活性層の特質等がばらつき、設計通り
の回路特性が得られないので、前述と同様に半導体装置
の製造上の歩留りが低下する。
Ｄ−ＦＥＴを有する半導体装置の製造技術においては、
２段階のイオン注入工程で同一基板１（ウェハー）上に
Ｅ−ＦＥＴ及びＤ−ＦＥＴが形成できるが、以下の点の
配慮がなされていない。 （１）Ｅ−ＦＥＴ、Ｄ−ＦＥＴの各々のチャネル領域は
別々の工程で形成され、合計２回のイオン注入工程が完
全に分離された工程として存在する。つまり、イオン注
入装置において、第１回目のイオン注入が行われ、この
後に第１回目のイオン注入で使用されたマスク２の剥離
工程、第２回目のイオン注入で使用されるマスク４の形
成工程が存在し、２回のイオン注入工程の間には長時間
のインタラプト時間が必要になる。このため、イオン注
入装置において注入ドーズ量、エネルギー等、ドーズ能
力が変化し、Ｅ−ＦＥＴ、Ｄ−ＦＥＴの各々のしきい値
電圧ＶTHが工程毎に独立のばらつきを生じる。すなわ
ち、Ｅ−ＦＥＴとＤ−ＦＥＴとの間の相対的なしきい値
電圧ＶTH差のばらつきは非常に大きくなり、設計通りの
回路特性が得られないので、半導体装置の製造上の歩留
りが低下する。 （２）前述のように、Ｅ−ＦＥＴ及びＤ−ＦＥＴの形成
方法には加速電圧を固定する方法と注入ドーズ量を固定
する方法とが知られている。第１回目のイオン注入工程
と第２回目のイオン注入工程との間においては前記イン
タラプト時間が存在するので、イオン注入装置の動作状
態を安定に維持しつつ加速電圧を変更する方法の採用は
難しい。そこで、一般的には加速電圧を固定しつつドー
ズ量を変化する手法が採用されている。しかしながら、
この方法においては注入ドーズ量が第１回目のイオン注
入工程、第２回目のイオン注入工程で異なるので、基板
１（チャネル領域）に発生するダメージの度合に差異が
生じる。このため、イオン注入後の活性化（熱処理）に
おいて活性化率、活性層の特質等がばらつき、設計通り
の回路特性が得られないので、前述と同様に半導体装置
の製造上の歩留りが低下する。
【００１６】本発明は上記課題を解決するためになされ
たものであり、本発明の目的はＥ−ＦＥＴ及びＤ−ＦＥ
Ｔを有する半導体装置の製造方法において製造上の歩留
りを向上することにある。特に本発明はＥ−ＦＥＴ、Ｄ
−ＦＥＴが各々ＭＥＳＦＥＴで形成される化合物半導体
装置の製造方法において有効である。
たものであり、本発明の目的はＥ−ＦＥＴ及びＤ−ＦＥ
Ｔを有する半導体装置の製造方法において製造上の歩留
りを向上することにある。特に本発明はＥ−ＦＥＴ、Ｄ
−ＦＥＴが各々ＭＥＳＦＥＴで形成される化合物半導体
装置の製造方法において有効である。
【００１７】
【課題を解決するための手段】上記課題を解決するため
に、請求項１に係る発明は、半導体装置の製造方法にお
いて、基板主面の第１領域に対して前記第１領域と異な
る第２領域にイオン注入されるチャネル形成用不純物イ
オンの加速エネルギーが減少できるスルー注入マスクを
前記基板主面上に形成する工程と、前記スルー注入マス
クを使用し、前記基板主面部の第１領域にチャネル形成
用不純物イオンを注入し第１しきい値電圧に設定された
チャネル領域を有する第１トランジスタを形成するとと
もに、同一工程で、かつ同一加速エネルギー及び同一ド
ーズ量で前記基板主面部の第２領域に前記チャネル形成
用不純物イオンを注入し前記第１しきい値電圧と異なる
第２しきい値電圧に設定されたチャネル領域を有する第
２トランジスタを形成する工程と、を備えたことを特徴
とする。
に、請求項１に係る発明は、半導体装置の製造方法にお
いて、基板主面の第１領域に対して前記第１領域と異な
る第２領域にイオン注入されるチャネル形成用不純物イ
オンの加速エネルギーが減少できるスルー注入マスクを
前記基板主面上に形成する工程と、前記スルー注入マス
クを使用し、前記基板主面部の第１領域にチャネル形成
用不純物イオンを注入し第１しきい値電圧に設定された
チャネル領域を有する第１トランジスタを形成するとと
もに、同一工程で、かつ同一加速エネルギー及び同一ド
ーズ量で前記基板主面部の第２領域に前記チャネル形成
用不純物イオンを注入し前記第１しきい値電圧と異なる
第２しきい値電圧に設定されたチャネル領域を有する第
２トランジスタを形成する工程と、を備えたことを特徴
とする。
【００１８】請求項２に係る発明は、前記請求項１に記
載される半導体装置の製造方法において、前記第１トラ
ンジスタ及び第２トランジスタを形成する工程がＥ−Ｆ
ＥＴ及びＤ−ＦＥＴを形成する工程であることを特徴と
する。
載される半導体装置の製造方法において、前記第１トラ
ンジスタ及び第２トランジスタを形成する工程がＥ−Ｆ
ＥＴ及びＤ−ＦＥＴを形成する工程であることを特徴と
する。
【００１９】さらに、請求項３に係る発明は、前記請求
項２に記載される半導体装置の製造方法において、前記
スルー注入マスクを前記基板主面上に形成する工程が半
絶縁性基板の主面上の第１領域に前記スルー注入マスク
を形成する工程であり、前記第１トランジスタ及び第２
トランジスタを形成する工程がＥ−ＦＥＴのＭＥＳＦＥ
Ｔ及び及びＤ−ＦＥＴのＭＥＳＦＥＴを形成する工程で
あることを特徴とする。
項２に記載される半導体装置の製造方法において、前記
スルー注入マスクを前記基板主面上に形成する工程が半
絶縁性基板の主面上の第１領域に前記スルー注入マスク
を形成する工程であり、前記第１トランジスタ及び第２
トランジスタを形成する工程がＥ−ＦＥＴのＭＥＳＦＥ
Ｔ及び及びＤ−ＦＥＴのＭＥＳＦＥＴを形成する工程で
あることを特徴とする。
【００２０】
【作用】本発明においては、イオン注入法に選択スルー
注入法が採用され、２段階に分けていたイオン注入工程
が１回のイオン注入工程に集約され、しきい値電圧（Ｖ
TH）が異なる第１及び第２トランジスタが同一工程で形
成できる。第１及び第２トランジスタのチャネル領域が
各々同時に行われる１回のイオン注入工程で形成される
ので、注入ドース量が一定値に保たれ、かつ加速電圧が
一定値に保たれる。さらに、スルー注入マスクの膜厚の
調整でチャネル領域において濃度分布のピークの注入深
さ（ＲP ）が制御できる。従って、第１トランジスタの
しきい値電圧と第２トランジスタのしきい値電圧との間
の相対的なばらつきが減少できる。さらに、第１トラン
ジスタのチャネル形成領域（基板主面部）及び第２トラ
ンジスタのチャネル形成領域において、イオン注入で発
生するダメージの度合が等しくできる。
注入法が採用され、２段階に分けていたイオン注入工程
が１回のイオン注入工程に集約され、しきい値電圧（Ｖ
TH）が異なる第１及び第２トランジスタが同一工程で形
成できる。第１及び第２トランジスタのチャネル領域が
各々同時に行われる１回のイオン注入工程で形成される
ので、注入ドース量が一定値に保たれ、かつ加速電圧が
一定値に保たれる。さらに、スルー注入マスクの膜厚の
調整でチャネル領域において濃度分布のピークの注入深
さ（ＲP ）が制御できる。従って、第１トランジスタの
しきい値電圧と第２トランジスタのしきい値電圧との間
の相対的なばらつきが減少できる。さらに、第１トラン
ジスタのチャネル形成領域（基板主面部）及び第２トラ
ンジスタのチャネル形成領域において、イオン注入で発
生するダメージの度合が等しくできる。
【００２１】
【実施例】以下、本発明の実施例について説明する。
【００２２】図１は本発明の一実施例に係る半導体装置
に搭載されたＭＥＳＦＥＴの基本的構造を示す断面図で
ある。図１に示すように、ＭＥＳＦＥＴは基板１０の主
面に形成され、このＭＥＳＦＥＴはチャネル領域１１、
ソース領域１２、ドレイン領域１２及びゲート電極１３
を備える。基板１０にはＧａＡｓ基板で形成される半絶
縁性基板が使用される。チャネル領域１１はＥ−ＦＥＴ
のしきい値電圧に設定できる濃度分布（符号１１Ｅ）又
はＤ−ＦＥＴのしきい値電圧に設定できる濃度分布（符
号１１Ｄ）で形成される。通常、ＭＥＳＦＥＴは高周波
デバイスとして使用され、高速スイッチング特性が要求
されるので、ｎ型が使用される。ソース領域１２及びド
レイン領域１２はオーミック特性を高めるためにチャネ
ル領域１１に比べて高い濃度分布で形成される。ソース
領域１２にはソース電極１４が電気的に接続され、ドレ
イン領域１２にはドレイン電極１４が電気的に接続され
る。ソース電極１４、ドレイン電極１４には例えばＡ
ｕ、Ｇｅ、Ｎｉを順次積層したオーミック金属が使用さ
れる。ゲート電極１３はチャネル領域１１の表面にショ
ットキー接合で接触される。ゲート電極１３にはＴｉ−
Ｐｔ−Ａｕで形成されたショットキー接合金属が使用さ
れる。
に搭載されたＭＥＳＦＥＴの基本的構造を示す断面図で
ある。図１に示すように、ＭＥＳＦＥＴは基板１０の主
面に形成され、このＭＥＳＦＥＴはチャネル領域１１、
ソース領域１２、ドレイン領域１２及びゲート電極１３
を備える。基板１０にはＧａＡｓ基板で形成される半絶
縁性基板が使用される。チャネル領域１１はＥ−ＦＥＴ
のしきい値電圧に設定できる濃度分布（符号１１Ｅ）又
はＤ−ＦＥＴのしきい値電圧に設定できる濃度分布（符
号１１Ｄ）で形成される。通常、ＭＥＳＦＥＴは高周波
デバイスとして使用され、高速スイッチング特性が要求
されるので、ｎ型が使用される。ソース領域１２及びド
レイン領域１２はオーミック特性を高めるためにチャネ
ル領域１１に比べて高い濃度分布で形成される。ソース
領域１２にはソース電極１４が電気的に接続され、ドレ
イン領域１２にはドレイン電極１４が電気的に接続され
る。ソース電極１４、ドレイン電極１４には例えばＡ
ｕ、Ｇｅ、Ｎｉを順次積層したオーミック金属が使用さ
れる。ゲート電極１３はチャネル領域１１の表面にショ
ットキー接合で接触される。ゲート電極１３にはＴｉ−
Ｐｔ−Ａｕで形成されたショットキー接合金属が使用さ
れる。
【００２３】本発明においては前述のＭＥＳＦＥＴの形
成方法に選択スルー注入法が採用され、この選択スルー
注入法においてはスルー注入時のイオン注入層（チャネ
ル領域１１）の深度シフトの性質が積極的に利用され
る。深度シフトの制御については後述するものとし、最
初に選択スルー注入法を採用した製造方法、すなわちＥ
−ＦＥＴ及びＤ−ＦＥＴを同一基板（ウェハー）１０上
に製造する方法について説明する。図２（Ａ）−図２
（Ｆ）は前述のＭＥＳＦＥＴの製造方法を説明する各工
程毎に示す断面図である。なお、図２（Ａ）−図２
（Ｆ）にはＥ−ＦＥＴ、Ｄ−ＦＥＴの各々のチャネル形
成領域部分だけを示し、本発明の理解を容易にするため
に説明を簡略化する。
成方法に選択スルー注入法が採用され、この選択スルー
注入法においてはスルー注入時のイオン注入層（チャネ
ル領域１１）の深度シフトの性質が積極的に利用され
る。深度シフトの制御については後述するものとし、最
初に選択スルー注入法を採用した製造方法、すなわちＥ
−ＦＥＴ及びＤ−ＦＥＴを同一基板（ウェハー）１０上
に製造する方法について説明する。図２（Ａ）−図２
（Ｆ）は前述のＭＥＳＦＥＴの製造方法を説明する各工
程毎に示す断面図である。なお、図２（Ａ）−図２
（Ｆ）にはＥ−ＦＥＴ、Ｄ−ＦＥＴの各々のチャネル形
成領域部分だけを示し、本発明の理解を容易にするため
に説明を簡略化する。
【００２４】まず、リフトオフ法が使用され、基板１０
の主面上にスルー注入マスク１６が形成される。つま
り、第１工程において、図２（Ａ）に示すように、基板
１０の主面上でＤ−ＦＥＴの形成領域にマスク１５が形
成される。マスク１５には例えばフォトリソグラフィ技
術で形成されるレジスト膜が使用される。第２工程にお
いて、図２（Ｂ）に示すように、マスク１５上を含む基
板１０の主面全面上にスルー注入マスク１６が形成され
る。スルー注入マスク１６には例えばＭＥＳＦＥＴにお
いて深度シフト制御に適したＳｉ3 Ｎ4 膜が使用され、
Ｓｉ3 Ｎ4 膜は堆積方向性に優れたＥＣＲ法、スパッタ
法等の堆積法で形成される。なお、本発明はＳｉ基板に
形成されるＭＩＳＦＥＴにも適用できるが、ＭＩＳＦＥ
Ｔの場合にはスルー注入マスクとしてＳｉＯ2 膜が好ま
しい。第３工程において、図２（Ｃ）に示すように、前
記マスク１５が選択的に除去され、このマスク１５の除
去とともにマスク１５上の不必要なスルー注入マスク１
６が除去される。この結果、Ｄ−ＦＥＴの形成領域に開
口を有しかつＥ−ＦＥＴの形成領域が被覆されたスルー
注入マスク１６が完成する。スルー注入マスク１６にお
いては開口の有無が注入イオンの深度シフトを制御でき
る。なお、本発明においては、予めスルー注入マスク１
６を形成し、フォトリソグラフィ技術で形成されるマス
クとこのマスクを使用するエッチングとの組み合わせて
開口が形成できるが、エッチングによる基板１０の主面
のダメージを低減するため、本発明においてはスルー注
入マスク１６の形成にリフトオフ法が使用される。
の主面上にスルー注入マスク１６が形成される。つま
り、第１工程において、図２（Ａ）に示すように、基板
１０の主面上でＤ−ＦＥＴの形成領域にマスク１５が形
成される。マスク１５には例えばフォトリソグラフィ技
術で形成されるレジスト膜が使用される。第２工程にお
いて、図２（Ｂ）に示すように、マスク１５上を含む基
板１０の主面全面上にスルー注入マスク１６が形成され
る。スルー注入マスク１６には例えばＭＥＳＦＥＴにお
いて深度シフト制御に適したＳｉ3 Ｎ4 膜が使用され、
Ｓｉ3 Ｎ4 膜は堆積方向性に優れたＥＣＲ法、スパッタ
法等の堆積法で形成される。なお、本発明はＳｉ基板に
形成されるＭＩＳＦＥＴにも適用できるが、ＭＩＳＦＥ
Ｔの場合にはスルー注入マスクとしてＳｉＯ2 膜が好ま
しい。第３工程において、図２（Ｃ）に示すように、前
記マスク１５が選択的に除去され、このマスク１５の除
去とともにマスク１５上の不必要なスルー注入マスク１
６が除去される。この結果、Ｄ−ＦＥＴの形成領域に開
口を有しかつＥ−ＦＥＴの形成領域が被覆されたスルー
注入マスク１６が完成する。スルー注入マスク１６にお
いては開口の有無が注入イオンの深度シフトを制御でき
る。なお、本発明においては、予めスルー注入マスク１
６を形成し、フォトリソグラフィ技術で形成されるマス
クとこのマスクを使用するエッチングとの組み合わせて
開口が形成できるが、エッチングによる基板１０の主面
のダメージを低減するため、本発明においてはスルー注
入マスク１６の形成にリフトオフ法が使用される。
【００２５】第４工程において、図２（Ｄ）に示すよう
に、スルー注入マスク１６上にマスク１７が形成され
る。マスク１７には少なくともＥ−ＦＥＴのチャネル形
成領域及びＤ−ＦＥＴのチャネル形成領域に開口が形成
される。マスク１７には例えばフォトリソグラフィ技術
で形成されるレジスト膜が使用される。スルー注入マス
ク１６においては注入イオンの通過が許容されている
が、マスク１７においては注入イオンの通過は許容され
ない。
に、スルー注入マスク１６上にマスク１７が形成され
る。マスク１７には少なくともＥ−ＦＥＴのチャネル形
成領域及びＤ−ＦＥＴのチャネル形成領域に開口が形成
される。マスク１７には例えばフォトリソグラフィ技術
で形成されるレジスト膜が使用される。スルー注入マス
ク１６においては注入イオンの通過が許容されている
が、マスク１７においては注入イオンの通過は許容され
ない。
【００２６】第５工程においては、図２（Ｅ）に示すよ
うに、前記マスク１７及びスルー注入マスク１６が使用
され、イオン注入法でＥ−ＦＥＴのチャネル形成領域、
Ｄ−ＦＥＴのチャネル形成領域の各々にチャネル形成用
不純物イオンが同時に注入される。Ｅ−ＦＥＴのチャネ
ル形成領域においては、マスク１７の開口内においてス
ルー注入マスク１６を追加し、イオンが間接的に注入さ
れる。一方、Ｄ−ＦＥＴのチャネル形成領域において
は、マスク１７の開口及びスルー注入マスク１６の開口
内においてイオンが直接的に注入される。イオン注入に
おいては、Ｄ−ＦＥＴのしきい値電圧が得られる注入ド
ーズ量及び加速電圧に設定されている。Ｄ−ＦＥＴのチ
ャネル形成領域に比べてＥ−ＦＥＴのチャネル形成領域
においては、スルー注入マスク１６で加速エネルギーが
減少され、注入イオンの深度がシフトされる（浅くな
る）。この結果、Ｅ−ＦＥＴのしきい値電圧、Ｄ−ＦＥ
Ｔのしきい値電圧が各々調整できる。符号１１ＥはＥ−
ＦＥＴのチャネル形成領域にイオンが注入された注入領
域であり、符号１１ＤはＤ−ＦＥＴのチャネル形成領域
にイオンが注入された注入領域である。イオンはイオン
注入法で注入され、イオンには例えばｎ型不純物イオン
としてのＳｉイオンが使用される。そして、第６工程に
おいて、図２（Ｆ）に示すように、マスク１７及びスル
ー注入マスク１６が除去される。
うに、前記マスク１７及びスルー注入マスク１６が使用
され、イオン注入法でＥ−ＦＥＴのチャネル形成領域、
Ｄ−ＦＥＴのチャネル形成領域の各々にチャネル形成用
不純物イオンが同時に注入される。Ｅ−ＦＥＴのチャネ
ル形成領域においては、マスク１７の開口内においてス
ルー注入マスク１６を追加し、イオンが間接的に注入さ
れる。一方、Ｄ−ＦＥＴのチャネル形成領域において
は、マスク１７の開口及びスルー注入マスク１６の開口
内においてイオンが直接的に注入される。イオン注入に
おいては、Ｄ−ＦＥＴのしきい値電圧が得られる注入ド
ーズ量及び加速電圧に設定されている。Ｄ−ＦＥＴのチ
ャネル形成領域に比べてＥ−ＦＥＴのチャネル形成領域
においては、スルー注入マスク１６で加速エネルギーが
減少され、注入イオンの深度がシフトされる（浅くな
る）。この結果、Ｅ−ＦＥＴのしきい値電圧、Ｄ−ＦＥ
Ｔのしきい値電圧が各々調整できる。符号１１ＥはＥ−
ＦＥＴのチャネル形成領域にイオンが注入された注入領
域であり、符号１１ＤはＤ−ＦＥＴのチャネル形成領域
にイオンが注入された注入領域である。イオンはイオン
注入法で注入され、イオンには例えばｎ型不純物イオン
としてのＳｉイオンが使用される。そして、第６工程に
おいて、図２（Ｆ）に示すように、マスク１７及びスル
ー注入マスク１６が除去される。
【００２７】この後、前記注入領域１１Ｅ、１１Ｄに注
入された各々のイオンが活性化され、チャネル領域１１
が形成される。前記活性化は熱処理において行われる。
また、図２（Ａ）−図２（Ｆ）には図示しないが、前記
図１に示すようにチャネル領域が形成された後にはショ
ットキー接合型のゲート電極１３が形成され、チャネル
領域１１が形成される前又は後にはソース領域１２及び
ドレイン領域１２が形成される。
入された各々のイオンが活性化され、チャネル領域１１
が形成される。前記活性化は熱処理において行われる。
また、図２（Ａ）−図２（Ｆ）には図示しないが、前記
図１に示すようにチャネル領域が形成された後にはショ
ットキー接合型のゲート電極１３が形成され、チャネル
領域１１が形成される前又は後にはソース領域１２及び
ドレイン領域１２が形成される。
【００２８】これら各々の工程が完了するとＭＥＳＦＥ
Ｔが形成され、併せてＤ−ＦＥＴ及びＥ−ＦＥＴが形成
される。
Ｔが形成され、併せてＤ−ＦＥＴ及びＥ−ＦＥＴが形成
される。
【００２９】次に、深度シフトの必要量の算出方法につ
いて説明する。図３はドーズ量Ｑ、しきい値電圧ＶTH及
び濃度分布のピーク注入深さＲP の関係を表わした図で
ある。図３に示すように、加速エネルギーが６０ＫｅＶ
で直接注入された場合にはピーク注入深さＲP が５１０
Åになる。Ｄ−ＦＥＴのしきい値電圧ＶTHが−０. ５Ｖ
に設定された場合、同一ドーズ量でＥ−ＦＥＴのしきい
値電圧ＶTHが０. ２Ｖに設定できるピーク注入深さＲP
として例えば１５０Åが選択できる。すなわち、１回の
イオン注入でＥ−ＦＥＴのしきい値電圧及びＤ−ＦＥＴ
のしきい値電圧を得るにはピーク注入深さＲP に３６０
Åの深度シフトが必要になる。言い替えれば、スルー注
入マスク１６の膜厚は上記深度シフトが得られる膜厚に
設定される。
いて説明する。図３はドーズ量Ｑ、しきい値電圧ＶTH及
び濃度分布のピーク注入深さＲP の関係を表わした図で
ある。図３に示すように、加速エネルギーが６０ＫｅＶ
で直接注入された場合にはピーク注入深さＲP が５１０
Åになる。Ｄ−ＦＥＴのしきい値電圧ＶTHが−０. ５Ｖ
に設定された場合、同一ドーズ量でＥ−ＦＥＴのしきい
値電圧ＶTHが０. ２Ｖに設定できるピーク注入深さＲP
として例えば１５０Åが選択できる。すなわち、１回の
イオン注入でＥ−ＦＥＴのしきい値電圧及びＤ−ＦＥＴ
のしきい値電圧を得るにはピーク注入深さＲP に３６０
Åの深度シフトが必要になる。言い替えれば、スルー注
入マスク１６の膜厚は上記深度シフトが得られる膜厚に
設定される。
【００３０】スルー注入法において直接注入から深度シ
フト量を見積もる方法にはＨ. Ｒyssel 達（Ｈ. Ｒysse
l and Ｈoffman : in " Ｐrocess and Ｄevice Ｓimul
ation for ＭＯＳ ＶＬＳＩ Ｃircuits"，Ｐ. ２９
５. １９８３。）によって、以下の方法が提案されてい
る。注入イオンの分布Ｃ（Ｘ）は注入方向深度Ｘ（座標
原点はスルー注入マスクの表面）の関数として次式
（３）で表わされる。
フト量を見積もる方法にはＨ. Ｒyssel 達（Ｈ. Ｒysse
l and Ｈoffman : in " Ｐrocess and Ｄevice Ｓimul
ation for ＭＯＳ ＶＬＳＩ Ｃircuits"，Ｐ. ２９
５. １９８３。）によって、以下の方法が提案されてい
る。注入イオンの分布Ｃ（Ｘ）は注入方向深度Ｘ（座標
原点はスルー注入マスクの表面）の関数として次式
（３）で表わされる。
【００３１】
【数３】 上記式（３）において、Ｃ（Ｘ）は基板１０自身もスル
ー膜と同じ組成であった場合の注入分布である。ｔはス
ルー注入マスク１６の膜厚、σP1は基板１０の注入分布
の分散幅、σP2はスルー注入マスク１６の注入分布の分
散幅である。注入分布の分散幅が広い方が注入イオンの
減速能力が低く、逆に分散幅の狭い方が注入イオンの減
速能力が高くなる。従って、注入分布Ｃ（Ｘ）の式中に
おけるσP1／σP2は減速能力比を意味する。すなわち、
あたかもスルー注入マスクの減速能力が高く、同じ深度
でも減速は早く進み、注入される深度自身が浅くなった
かのように見えると考えれば理解し易い。ここで、注入
分布の分散幅σP1＝σP2であった場合（例えば基板１０
とスルー注入マスク１６とが同一材料の場合）において
は、深度シフトは無かったことになる。しかし、イオン
注入後にスルー注入マスクが除去されれば、スルー注入
マスク１６の膜厚ｔだけ基板１０の表面からの分布深度
が浅くなる。
ー膜と同じ組成であった場合の注入分布である。ｔはス
ルー注入マスク１６の膜厚、σP1は基板１０の注入分布
の分散幅、σP2はスルー注入マスク１６の注入分布の分
散幅である。注入分布の分散幅が広い方が注入イオンの
減速能力が低く、逆に分散幅の狭い方が注入イオンの減
速能力が高くなる。従って、注入分布Ｃ（Ｘ）の式中に
おけるσP1／σP2は減速能力比を意味する。すなわち、
あたかもスルー注入マスクの減速能力が高く、同じ深度
でも減速は早く進み、注入される深度自身が浅くなった
かのように見えると考えれば理解し易い。ここで、注入
分布の分散幅σP1＝σP2であった場合（例えば基板１０
とスルー注入マスク１６とが同一材料の場合）において
は、深度シフトは無かったことになる。しかし、イオン
注入後にスルー注入マスクが除去されれば、スルー注入
マスク１６の膜厚ｔだけ基板１０の表面からの分布深度
が浅くなる。
【００３２】本実施例においてはＧａＡｓ基板からなる
基板１０にＳｉ3 Ｎ4 膜からなるスルー注入マスク１６
が形成された場合について説明しているが、Ｓｉ3 Ｎ4
膜の組成（緻密さ）が異なると、注入分布の分散幅σP2
が膜の組成に依存して変化する。例えば、本実施例にお
いてはσP1／σP2＝１. ６とし、深度シフト量が３６０
Åとしてスルー注入マスク１６の膜厚ｔを求めてみる
と、 ｔ＝３６０Å／１. ６＝２２５Å になる。従って、スルー注入マスク１６は２２５Åの膜
厚に設定すれば、１回のイオン注入工程においてＤ−Ｆ
ＥＴのしきい値電圧ＶTHが−０. ５Ｖに設定でき、同時
にＥ−ＦＥＴのしきい値電圧ＶTHが０. ２Ｖに設定でき
る。
基板１０にＳｉ3 Ｎ4 膜からなるスルー注入マスク１６
が形成された場合について説明しているが、Ｓｉ3 Ｎ4
膜の組成（緻密さ）が異なると、注入分布の分散幅σP2
が膜の組成に依存して変化する。例えば、本実施例にお
いてはσP1／σP2＝１. ６とし、深度シフト量が３６０
Åとしてスルー注入マスク１６の膜厚ｔを求めてみる
と、 ｔ＝３６０Å／１. ６＝２２５Å になる。従って、スルー注入マスク１６は２２５Åの膜
厚に設定すれば、１回のイオン注入工程においてＤ−Ｆ
ＥＴのしきい値電圧ＶTHが−０. ５Ｖに設定でき、同時
にＥ−ＦＥＴのしきい値電圧ＶTHが０. ２Ｖに設定でき
る。
【００３３】
【発明の効果】以上説明したように、本発明において
は、イオン注入法に選択スルー注入法が採用され、２段
階に分けていたイオン注入工程が１回のイオン注入工程
に集約され、しきい値電圧が異なる第１及び第２トラン
ジスタが同一工程で形成できる。第１及び第２トランジ
スタのチャネル領域が各々同時に行われる１回のイオン
注入工程で形成されるので、注入ドース量が一定値に保
たれ、かつ加速電圧が一定値に保たれる。さらに、スル
ー注入マスクの膜厚の調整でチャネル領域において濃度
分布のピークの注入深さが制御できる。従って、第１ト
ランジスタのしきい値電圧と第２トランジスタのしきい
値電圧との間の相対的なばらつきが減少できる。さら
に、第１トランジスタのチャネル形成領域及び第２トラ
ンジスタのチャネル形成領域において、イオン注入で発
生するダメージの度合が等しくできる。この結果、半導
体装置の製造方法において、製造上の歩留りが向上でき
る。
は、イオン注入法に選択スルー注入法が採用され、２段
階に分けていたイオン注入工程が１回のイオン注入工程
に集約され、しきい値電圧が異なる第１及び第２トラン
ジスタが同一工程で形成できる。第１及び第２トランジ
スタのチャネル領域が各々同時に行われる１回のイオン
注入工程で形成されるので、注入ドース量が一定値に保
たれ、かつ加速電圧が一定値に保たれる。さらに、スル
ー注入マスクの膜厚の調整でチャネル領域において濃度
分布のピークの注入深さが制御できる。従って、第１ト
ランジスタのしきい値電圧と第２トランジスタのしきい
値電圧との間の相対的なばらつきが減少できる。さら
に、第１トランジスタのチャネル形成領域及び第２トラ
ンジスタのチャネル形成領域において、イオン注入で発
生するダメージの度合が等しくできる。この結果、半導
体装置の製造方法において、製造上の歩留りが向上でき
る。
【図１】 本発明の一実施例に係る半導体装置に搭載さ
れたＭＥＳＦＥＴの基本的構造を示す断面図である。
れたＭＥＳＦＥＴの基本的構造を示す断面図である。
【図２】 （Ａ）−（Ｆ）は前述のＭＥＳＦＥＴの製造
方法を説明する各工程毎に示す断面図である。
方法を説明する各工程毎に示す断面図である。
【図３】 ドーズ量、しきい値電圧及び濃度分布のピー
ク注入深さの関係を表わした図である。
ク注入深さの関係を表わした図である。
【図４】 （Ａ）−（Ｆ）は２段階注入法が採用される
従来の半導体装置の製造方法を各工程毎に示す工程断面
図である。
従来の半導体装置の製造方法を各工程毎に示す工程断面
図である。
【図５】 ドーズ量としきい値電圧との間の関係を表わ
した図である。
した図である。
１０ 基板、１１，１１Ｅ，１１Ｄ チャネル領域、１
２ ソース領域又はドレイン領域、１３ ゲート電極、
１４ ソース電極又はドレイン電極、１５，１７ マス
ク、１６ スルー注入マスク。
２ ソース領域又はドレイン領域、１３ ゲート電極、
１４ ソース電極又はドレイン電極、１５，１７ マス
ク、１６ スルー注入マスク。
Claims (3)
- 【請求項１】 基板主面の第１領域に対して前記第１領
域と異なる第２領域にイオン注入されるチャネル形成用
不純物イオンの加速エネルギーが減速できるスルー注入
マスクを前記基板主面上に形成する工程と、 前記スルー注入マスクを使用し、前記基板主面部の第１
領域にチャネル形成用不純物イオンを注入し第１しきい
値電圧に設定されたチャネル領域を有する第１トランジ
スタを形成するとともに、同一工程で、かつ同一加速エ
ネルギー及び同一ドーズ量で前記基板主面部の第２領域
に前記チャネル形成用不純物イオンを注入し前記第１し
きい値電圧と異なる第２しきい値電圧に設定されたチャ
ネル領域を有する第２トランジスタを形成する工程と、 を備えたことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記請求項１に記載される半導体装置の
製造方法において、 前記第１トランジスタ及び第２トランジスタを形成する
工程は、エンハンスモード型のトランジスタ及びディプ
レッションモード型トランジスタを形成する工程である
ことを特徴とする半導体装置の製造方法。 - 【請求項３】 前記請求項２に記載される半導体装置の
製造方法において、 前記スルー注入マスクを前記基板主面上に形成する工程
は、半絶縁性基板の主面上の第１領域に前記スルー注入
マスクを形成する工程であり、 前記第１トランジスタ及び第２トランジスタを形成する
工程は、エンハンスモード型ＭＥＳＦＥＴ及びディプレ
ッションモード型ＭＥＳＦＥＴを形成する工程であるこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12861695A JP3432043B2 (ja) | 1995-05-26 | 1995-05-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12861695A JP3432043B2 (ja) | 1995-05-26 | 1995-05-26 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08321516A true JPH08321516A (ja) | 1996-12-03 |
| JP3432043B2 JP3432043B2 (ja) | 2003-07-28 |
Family
ID=14989198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12861695A Expired - Fee Related JP3432043B2 (ja) | 1995-05-26 | 1995-05-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3432043B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001210657A (ja) * | 2000-01-25 | 2001-08-03 | Furukawa Electric Co Ltd:The | 半導体装置およびその製造方法 |
| JP2008244419A (ja) * | 2007-02-27 | 2008-10-09 | Sanken Electric Co Ltd | 高電子移動度トランジスタ及びその製造方法 |
| US9153443B2 (en) | 2011-04-05 | 2015-10-06 | Mitsubishi Electric Corporation | Semiconductor device and method of fabricating same |
-
1995
- 1995-05-26 JP JP12861695A patent/JP3432043B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001210657A (ja) * | 2000-01-25 | 2001-08-03 | Furukawa Electric Co Ltd:The | 半導体装置およびその製造方法 |
| JP2008244419A (ja) * | 2007-02-27 | 2008-10-09 | Sanken Electric Co Ltd | 高電子移動度トランジスタ及びその製造方法 |
| US9153443B2 (en) | 2011-04-05 | 2015-10-06 | Mitsubishi Electric Corporation | Semiconductor device and method of fabricating same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3432043B2 (ja) | 2003-07-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5320974A (en) | Method for making semiconductor transistor device by implanting punch through stoppers | |
| US6049110A (en) | Body driven SOI-MOS field effect transistor | |
| US4803526A (en) | Schottky gate field effect transistor and manufacturing method | |
| JPH098297A (ja) | 半導体装置、その製造方法及び電界効果トランジスタ | |
| US20030183844A1 (en) | Semiconductor device and method of fabricating the same | |
| KR19980029024A (ko) | 모스펫 및 그 제조방법 | |
| US6437406B1 (en) | Super-halo formation in FETs | |
| JP3432043B2 (ja) | 半導体装置の製造方法 | |
| EP1380049A1 (en) | Transistors having optimized source-drain structures and methods for making the same | |
| JPH0519979B2 (ja) | ||
| JP3034546B2 (ja) | 電界効果型トランジスタの製造方法 | |
| JPH0766296A (ja) | Ｍｉｓ型半導体装置及びその製造方法 | |
| JPH09172163A (ja) | 半導体装置の製造方法 | |
| JPH04282841A (ja) | 半導体装置の製造方法 | |
| KR930010117B1 (ko) | 바이메스 구조의 반도체 장치 | |
| JPS6362274A (ja) | 電界効果トランジスタの製造方法 | |
| JPH06204456A (ja) | 半導体装置 | |
| JPS5864064A (ja) | 半導体装置の製造方法 | |
| JPS63132484A (ja) | 接合型電界効果トランジスタの製造方法 | |
| JPH028454B2 (ja) | ||
| JPS61222271A (ja) | 電界効果トランジスタ及びその製造方法 | |
| JPH0461349A (ja) | 半導体装置 | |
| JPH02174236A (ja) | 半導体装置の製造方法 | |
| JPH0424876B2 (ja) | ||
| JPS62211959A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090523 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100523 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110523 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120523 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120523 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130523 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |