JPH0424876B2 - - Google Patents
Info
- Publication number
- JPH0424876B2 JPH0424876B2 JP25320785A JP25320785A JPH0424876B2 JP H0424876 B2 JPH0424876 B2 JP H0424876B2 JP 25320785 A JP25320785 A JP 25320785A JP 25320785 A JP25320785 A JP 25320785A JP H0424876 B2 JPH0424876 B2 JP H0424876B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- drain region
- conductivity type
- impurity
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000000758 substrate Substances 0.000 claims description 29
- 239000012535 impurity Substances 0.000 claims description 27
- 239000004065 semiconductor Substances 0.000 claims description 12
- 238000004519 manufacturing process Methods 0.000 claims description 7
- 238000000034 method Methods 0.000 claims description 6
- 238000001020 plasma etching Methods 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 3
- 239000000463 material Substances 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 20
- 230000005684 electric field Effects 0.000 description 9
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- 230000003071 parasitic effect Effects 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 239000000969 carrier Substances 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 229910008065 Si-SiO Inorganic materials 0.000 description 1
- 229910006405 Si—SiO Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010893 electron trap Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 1
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置及びその製造方法に関し、
特にドレイン領域近傍に改良を施したものであ
る。
特にドレイン領域近傍に改良を施したものであ
る。
周知の如く、例えばMOS型電界効果トランジ
スタ（FFT）においては、素子の微細化に伴つ
てドレイン近傍における電界が強くなり、ホツト
キヤリアの発生などが発生し、悪影響を及ぼす。
そこで、これを緩和するためLDD（Lightly
Doped Drain）技術が知られている。この技術
は、チヤネル近傍のドレイン領域に低濃度の拡散
層を形成し、空乏層をドレイン領域側により伸ば
すことにより電界集中を緩和している（参考文
献；Seiki Ogura et al、IEEE Trans.on
Electron Devices.Vol ED−27.No.8.p1359
（1980））。また、他の手段としては、LDD構造の
N-型のドレイン領域の寄生抵抗を低減するため、
そのドレイン領域上の側壁形成物をゲート電極と
同一物質で形成する特許提案がなされている。
スタ（FFT）においては、素子の微細化に伴つ
てドレイン近傍における電界が強くなり、ホツト
キヤリアの発生などが発生し、悪影響を及ぼす。
そこで、これを緩和するためLDD（Lightly
Doped Drain）技術が知られている。この技術
は、チヤネル近傍のドレイン領域に低濃度の拡散
層を形成し、空乏層をドレイン領域側により伸ば
すことにより電界集中を緩和している（参考文
献；Seiki Ogura et al、IEEE Trans.on
Electron Devices.Vol ED−27.No.8.p1359
（1980））。また、他の手段としては、LDD構造の
N-型のドレイン領域の寄生抵抗を低減するため、
そのドレイン領域上の側壁形成物をゲート電極と
同一物質で形成する特許提案がなされている。
ところで、LDD構造のトランジスタは、ゲー
ト側壁にゲート同一物質を使用した場合も含めて
ドレイン側に低濃度層を形成することで電界を緩
和している。しかしながら、素子の微細化にとも
なうて、ソース・ドレイン領域間のパンチスルー
を防ぐため、またしきい値制御等の理由により基
板濃度を高くしなければならない。従つて、ドレ
イン領域端のチヤネル方向に伸びる空乏層が小さ
くなり、やはり電界集中を招く。その結果、この
電界集中によりキヤリアが加速され、インパクト
イオン化等によりホツトキヤリアが発生する。特
にNMOSトランジスタでは、ホールは基板中を
流れ基板電位の変動の原因となり、一方エレクト
ロンはゲート絶縁膜中に注入され、エレクトロン
トラツプやSi−SiO2界面準位生成によりしきい
値の変動及び相互コンダクタンスの減少を引起こ
す。
ト側壁にゲート同一物質を使用した場合も含めて
ドレイン側に低濃度層を形成することで電界を緩
和している。しかしながら、素子の微細化にとも
なうて、ソース・ドレイン領域間のパンチスルー
を防ぐため、またしきい値制御等の理由により基
板濃度を高くしなければならない。従つて、ドレ
イン領域端のチヤネル方向に伸びる空乏層が小さ
くなり、やはり電界集中を招く。その結果、この
電界集中によりキヤリアが加速され、インパクト
イオン化等によりホツトキヤリアが発生する。特
にNMOSトランジスタでは、ホールは基板中を
流れ基板電位の変動の原因となり、一方エレクト
ロンはゲート絶縁膜中に注入され、エレクトロン
トラツプやSi−SiO2界面準位生成によりしきい
値の変動及び相互コンダクタンスの減少を引起こ
す。
更に、ドレイン領域が高濃度の基板に囲まれて
いるためドレイン領域と基板との空乏層が伸び
ず、容量が増大する。その結果、この容量は寄生
容量となり、素子の高速動作化を妨げる。
いるためドレイン領域と基板との空乏層が伸び
ず、容量が増大する。その結果、この容量は寄生
容量となり、素子の高速動作化を妨げる。
本発明は上記事情に鑑みてなされたもので、半
導体基板より低濃度の第１導電型の不純物層を所
定に位置に自己整合的に形成できるとともに、ド
レイン領域と半導体基板との寄生容量を低減して
素子の高速動作化坂をなしえる半導体装置の製造
方法を提供することを目的とする。
導体基板より低濃度の第１導電型の不純物層を所
定に位置に自己整合的に形成できるとともに、ド
レイン領域と半導体基板との寄生容量を低減して
素子の高速動作化坂をなしえる半導体装置の製造
方法を提供することを目的とする。
本発明は、第１導電型の半導体基板上にゲート
酸化膜を介して導電性パターンを形成する工程
と、この導電性パターンをマスクとして前記基板
表面に第２導電型の不純物を導入し該基板より低
濃度の第１導電型の不純物層を形成する工程と、
全面に導電性膜を形成した後これを反応性イオン
エツチングによりエツチングし、導電性膜を前記
導電性パターンの少なくともドレイン領域形成予
定部の側壁に残存させ導電性パターンとからゲー
ト電極を形成する工程と、このゲート電極をマス
クとして前記不純物層内に第２導電型の不純物を
導入し第２導電型の不純物領域を形成する工程と
を具備することを特徴とする。従つて、通常の
MOSFETではゲート電極をマスクとして基板と
逆導電型の不純物をイオン注入することによりソ
ース・ドレイン領域を形成するので、チヤネル側
に基板と導電型の低濃度層を自己整合的に形成す
ることは出来ない。これに対し、本発明によれ
ば、導電性パターンをマスクとして不純物を基板
に導入するため、導電性パターンに対し自己整合
的に形成して不純物層をドレイン領域に対し制御
性よく形成できるとともに、ドレイン領域と基板
との寄生容量を低減できる。
酸化膜を介して導電性パターンを形成する工程
と、この導電性パターンをマスクとして前記基板
表面に第２導電型の不純物を導入し該基板より低
濃度の第１導電型の不純物層を形成する工程と、
全面に導電性膜を形成した後これを反応性イオン
エツチングによりエツチングし、導電性膜を前記
導電性パターンの少なくともドレイン領域形成予
定部の側壁に残存させ導電性パターンとからゲー
ト電極を形成する工程と、このゲート電極をマス
クとして前記不純物層内に第２導電型の不純物を
導入し第２導電型の不純物領域を形成する工程と
を具備することを特徴とする。従つて、通常の
MOSFETではゲート電極をマスクとして基板と
逆導電型の不純物をイオン注入することによりソ
ース・ドレイン領域を形成するので、チヤネル側
に基板と導電型の低濃度層を自己整合的に形成す
ることは出来ない。これに対し、本発明によれ
ば、導電性パターンをマスクとして不純物を基板
に導入するため、導電性パターンに対し自己整合
的に形成して不純物層をドレイン領域に対し制御
性よく形成できるとともに、ドレイン領域と基板
との寄生容量を低減できる。
以下、本発明の一実施例を第１図ａ〜ｅを参照
して説明する。
して説明する。
(1) まず、不純物濃度２×1017cm-3のＰ型の単結
晶シリコン基板１の表面に、シリコン窒化膜を
用いた選択酸化法によりフイールド酸化膜２を
形成した。つづいて、前記フイールド酸化膜２
で囲まれた基板１の素子領域に厚さ150Åのゲ
ート酸化膜３を形成した。次いで、全面に厚さ
5000Åの多結晶シリコン層、厚さ200Åのシリ
コン窒化膜（夫々図示せず）を堆積した後、フ
オトレジスト(4)をマスクして前記シリコン窒化
膜、多結晶シリコン膜を反応性イオンエツチン
グ（RIE）によりエツチングし、窒化膜パター
ン５、多結晶シリコンがパターン６を夫々形成
した。但し、前記多結晶シリコン膜は、シリコ
ン窒化膜を堆積する前にPOCl3拡散層により抵
抗を下げ、メタリツクな導体として使用できる
ようにしてある。更に、前記フオトレジストを
マスクとして前記素子領域にリンを加速電圧
100KeV、ドーズ量２×1012cm-2及び加速電圧
200KeV、ドーズ量２×1012cm-2の条件で２段
イオン注入し、フオトレジストを剥離した後、
熱処理を施した。その結果、かなり平坦でかつ
ピーク濃度が基板１の不純物濃度を越えない
P-領域７，７が形成された。更に、全面に厚
さ3000Åのリンドープした多結晶シリコン膜８
を堆積した（第１図ｂ図示）。
晶シリコン基板１の表面に、シリコン窒化膜を
用いた選択酸化法によりフイールド酸化膜２を
形成した。つづいて、前記フイールド酸化膜２
で囲まれた基板１の素子領域に厚さ150Åのゲ
ート酸化膜３を形成した。次いで、全面に厚さ
5000Åの多結晶シリコン層、厚さ200Åのシリ
コン窒化膜（夫々図示せず）を堆積した後、フ
オトレジスト(4)をマスクして前記シリコン窒化
膜、多結晶シリコン膜を反応性イオンエツチン
グ（RIE）によりエツチングし、窒化膜パター
ン５、多結晶シリコンがパターン６を夫々形成
した。但し、前記多結晶シリコン膜は、シリコ
ン窒化膜を堆積する前にPOCl3拡散層により抵
抗を下げ、メタリツクな導体として使用できる
ようにしてある。更に、前記フオトレジストを
マスクとして前記素子領域にリンを加速電圧
100KeV、ドーズ量２×1012cm-2及び加速電圧
200KeV、ドーズ量２×1012cm-2の条件で２段
イオン注入し、フオトレジストを剥離した後、
熱処理を施した。その結果、かなり平坦でかつ
ピーク濃度が基板１の不純物濃度を越えない
P-領域７，７が形成された。更に、全面に厚
さ3000Åのリンドープした多結晶シリコン膜８
を堆積した（第１図ｂ図示）。
(2) 次に、RIEにより前記多結晶シリコン膜８を
エツチングし、前記多結晶シリコンパターン６
の側壁にこの多結晶シリコン膜８を残した。こ
の結果、多結晶シリコンパターン６と残存する
多結晶シリコン膜８とからゲート電極９が形成
された。つづいて、前記ゲート電極９をマスク
として前記素子領域にリンを加速電圧40KeV、
ドーズ量５×1013cm-2の条件でイオン注入し、
N-領域１０ａ，１１ａを形成した（第１図ｃ
図示）。次いで、熱リン酸により前記窒化膜パ
ターン４を剥離した後、前記ゲート電極９を覆
うようにフオトレジスト１２を形成した。更
に、フオトレジスト１２をマスクとして前記素
子領域にヒ素を加速電圧40KeV、ドーズ量５
×1015cm-2の条件でイオン注入し、熱処理し
N+領域１０ｂ，１１ｂを形成した。この結果、
N-領域１０ａ、N+領域１０ｂによりソース領
域１０が形成され、N-領域１１ａ、N+領域１
１ｂによりドレイン領域１１が形成された（第
１図ｄ図示）。しかる後、フオトレジスト１２
を剥離し、全面にパツシベーシヨン膜としての
SiO2膜１３を形成した。ひきつづき、前記ソ
ース・ドレイン領域１０，１１上に対応する
SiO2膜１３を選択的に除去し、コンタクトホ
ール１４を形成した後、ここにAl配線１５を
形成してＮチヤネルMOSトランジスタを形成
した（第１図ｅ図示）。
エツチングし、前記多結晶シリコンパターン６
の側壁にこの多結晶シリコン膜８を残した。こ
の結果、多結晶シリコンパターン６と残存する
多結晶シリコン膜８とからゲート電極９が形成
された。つづいて、前記ゲート電極９をマスク
として前記素子領域にリンを加速電圧40KeV、
ドーズ量５×1013cm-2の条件でイオン注入し、
N-領域１０ａ，１１ａを形成した（第１図ｃ
図示）。次いで、熱リン酸により前記窒化膜パ
ターン４を剥離した後、前記ゲート電極９を覆
うようにフオトレジスト１２を形成した。更
に、フオトレジスト１２をマスクとして前記素
子領域にヒ素を加速電圧40KeV、ドーズ量５
×1015cm-2の条件でイオン注入し、熱処理し
N+領域１０ｂ，１１ｂを形成した。この結果、
N-領域１０ａ、N+領域１０ｂによりソース領
域１０が形成され、N-領域１１ａ、N+領域１
１ｂによりドレイン領域１１が形成された（第
１図ｄ図示）。しかる後、フオトレジスト１２
を剥離し、全面にパツシベーシヨン膜としての
SiO2膜１３を形成した。ひきつづき、前記ソ
ース・ドレイン領域１０，１１上に対応する
SiO2膜１３を選択的に除去し、コンタクトホ
ール１４を形成した後、ここにAl配線１５を
形成してＮチヤネルMOSトランジスタを形成
した（第１図ｅ図示）。
本発明によれば、ソース・ドレイン領域１０，
１１をP-領域７，７の表面に設けるため、空乏
層は基板側にかなり伸び、ドレイン領域１１と基
板１との寄生容量を低減できる。従つて、素子を
高速動作化できる。また、前記P-領域７は多結
晶シリコンパターン６をマスクとして基板１にリ
ンをイオン注入することにより形成し、かつドレ
イン領域１１を構成するN-領域１１ａ、N+領域
１１ｂも夫々ゲート電極９、フオトレジスト１２
をマスクとしてイオン注入することにより形成す
るため、ドレイン領域１１をP-層７に対し制御
性よく形成できる。
１１をP-領域７，７の表面に設けるため、空乏
層は基板側にかなり伸び、ドレイン領域１１と基
板１との寄生容量を低減できる。従つて、素子を
高速動作化できる。また、前記P-領域７は多結
晶シリコンパターン６をマスクとして基板１にリ
ンをイオン注入することにより形成し、かつドレ
イン領域１１を構成するN-領域１１ａ、N+領域
１１ｂも夫々ゲート電極９、フオトレジスト１２
をマスクとしてイオン注入することにより形成す
るため、ドレイン領域１１をP-層７に対し制御
性よく形成できる。
次に、本発明に係るＮチヤネルMOSトランジ
スタの作用を、従来のそれと比較しつつ第２図及
び第３図を参照して説明する。ここで、第２図は
従来、第３図は本発明の場合を示す。また、ドレ
イン領域１１近傍の空乏層２１の伸びを表わすた
め、ドレイン領域１１及びゲート電極９に5V、
ソース領域１０及び基板１に0Vを印加した場合
を示す。即ち、従来の場合は、基板１の不純物濃
度が高いためドレイン領域１１の空乏層２１はあ
まり伸びない。これに対し、本発明の場合は、ド
レイン領域１１が低濃度の不純物層（P-層）に
設けられているため、空乏層２１は基板側にかな
り伸びる。また、チヤネル表面には、ゲート電圧
（5V）によつて誘起される反転層２２が形成され
る。更に、ピンチオフ点２３の電位（ピンチオフ
電圧Vp）はその下の不純物濃度によつて影響さ
れ、従来の場合ではVpが低く、本発明の場合は
Vpは高くなる。そして、ドレイン領域１１には
5Vがかかつているため、表面の空乏層２２のピ
ンチオフ点２３とドレイン領域１１との間にかか
る電界は本発明の場合の方が小さくなる。
スタの作用を、従来のそれと比較しつつ第２図及
び第３図を参照して説明する。ここで、第２図は
従来、第３図は本発明の場合を示す。また、ドレ
イン領域１１近傍の空乏層２１の伸びを表わすた
め、ドレイン領域１１及びゲート電極９に5V、
ソース領域１０及び基板１に0Vを印加した場合
を示す。即ち、従来の場合は、基板１の不純物濃
度が高いためドレイン領域１１の空乏層２１はあ
まり伸びない。これに対し、本発明の場合は、ド
レイン領域１１が低濃度の不純物層（P-層）に
設けられているため、空乏層２１は基板側にかな
り伸びる。また、チヤネル表面には、ゲート電圧
（5V）によつて誘起される反転層２２が形成され
る。更に、ピンチオフ点２３の電位（ピンチオフ
電圧Vp）はその下の不純物濃度によつて影響さ
れ、従来の場合ではVpが低く、本発明の場合は
Vpは高くなる。そして、ドレイン領域１１には
5Vがかかつているため、表面の空乏層２２のピ
ンチオフ点２３とドレイン領域１１との間にかか
る電界は本発明の場合の方が小さくなる。
また、本発明の場合、ドレイン領域近傍が低濃
度となつているため、チヤネル側に空乏層２１が
のびやすく表面の空乏層の幅が大きくなり、両端
にかかる電界はさらに小さくなる。更に、反転層
２２中をソース領域１０からドレイン領域１１に
向けて走つてきた電子は表面の空乏層２１中の電
界によつて加速され、インパクトイオン化によつ
てホツトキヤリアを生成する。しかるに、本発明
では、この空乏層２１中の電界が小さいため、イ
ンパクトイオン化を起こしにくく高信頼性の素子
が得られる。
度となつているため、チヤネル側に空乏層２１が
のびやすく表面の空乏層の幅が大きくなり、両端
にかかる電界はさらに小さくなる。更に、反転層
２２中をソース領域１０からドレイン領域１１に
向けて走つてきた電子は表面の空乏層２１中の電
界によつて加速され、インパクトイオン化によつ
てホツトキヤリアを生成する。しかるに、本発明
では、この空乏層２１中の電界が小さいため、イ
ンパクトイオン化を起こしにくく高信頼性の素子
が得られる。
なお、上記実施例では、ゲート電極を多結晶シ
リコンパターンの側壁に導電性膜としての多結晶
シリコン膜をそのパターンの側壁に残存させるこ
とにより形成したが、これに限定されない。例え
ば、第４図の如く多結晶シリコンパターン６を覆
うように多結晶シリコン膜３１を形成してもよ
い。また、第５図に示す如くドレイン領域１１側
の多結晶シリコンパターン６を覆うように形成し
てもよい。
リコンパターンの側壁に導電性膜としての多結晶
シリコン膜をそのパターンの側壁に残存させるこ
とにより形成したが、これに限定されない。例え
ば、第４図の如く多結晶シリコンパターン６を覆
うように多結晶シリコン膜３１を形成してもよ
い。また、第５図に示す如くドレイン領域１１側
の多結晶シリコンパターン６を覆うように形成し
てもよい。
また、上記実施例では、導電性膜として多結晶
シリコン膜を用いたが、これに限らず、Moなど
の金属膜を用いてもよい。
シリコン膜を用いたが、これに限らず、Moなど
の金属膜を用いてもよい。
更に、上記実施例では、N+領域を形成する際
第１図ｄに示す如くフオトレジストをマスクとし
てイオン注入したが、これに限らない。例えば、
全面にSiO2膜を堆積した後、RIEを用いて多結晶
シリコンパターンの側に残存させ、これをマスク
としてイオン注入してもよい。
第１図ｄに示す如くフオトレジストをマスクとし
てイオン注入したが、これに限らない。例えば、
全面にSiO2膜を堆積した後、RIEを用いて多結晶
シリコンパターンの側に残存させ、これをマスク
としてイオン注入してもよい。
以上詳述した如く本発明によれば、半導体基板
より低濃度の不純物層をドレイン領域に対し制御
性よく形成できるとともに、ドレイン領域と半導
体基板との寄生容量を低減して素子の高速動作化
をなしえる半導体装置の製造方法を提供できる。
より低濃度の不純物層をドレイン領域に対し制御
性よく形成できるとともに、ドレイン領域と半導
体基板との寄生容量を低減して素子の高速動作化
をなしえる半導体装置の製造方法を提供できる。
第１図ａ〜ｅは本発明の一実施例に係るＮチヤ
ネルMOSトランジスタの製造方法を工程順に示
す断面図、第２図は従来のＮチヤネルMOSトラ
ンジスタの作用を説明するための断面図、第３図
は本発明に係るＮチヤネルMOSトランジスタの
作用を説明するための断面図、第４図及び第５図
は夫々本発明に係る導電性膜の形成方法を説明す
るための断面図である。 １……Ｐ型の単結晶シリコン基板、２……フイ
ールド酸化膜、３……ゲート酸化膜、５……窒化
膜パターン、６……多結晶シリコンパターン、７
……P-層、８，３１……多結晶シリコン膜、９
……ゲート電極、１０……ソース領域、１０ａ，
１１ａ……N-領域、１１……ドレイン領域、１
０ｂ，１１ｂ……N+領域、１２……フオトレジ
スト、１３……SiO2膜、１４……コンタクトホ
ール、１５……Al配線、２１……空乏層、２２
……反転層、２３……ピンチオフ点。
ネルMOSトランジスタの製造方法を工程順に示
す断面図、第２図は従来のＮチヤネルMOSトラ
ンジスタの作用を説明するための断面図、第３図
は本発明に係るＮチヤネルMOSトランジスタの
作用を説明するための断面図、第４図及び第５図
は夫々本発明に係る導電性膜の形成方法を説明す
るための断面図である。 １……Ｐ型の単結晶シリコン基板、２……フイ
ールド酸化膜、３……ゲート酸化膜、５……窒化
膜パターン、６……多結晶シリコンパターン、７
……P-層、８，３１……多結晶シリコン膜、９
……ゲート電極、１０……ソース領域、１０ａ，
１１ａ……N-領域、１１……ドレイン領域、１
０ｂ，１１ｂ……N+領域、１２……フオトレジ
スト、１３……SiO2膜、１４……コンタクトホ
ール、１５……Al配線、２１……空乏層、２２
……反転層、２３……ピンチオフ点。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体基板上にゲート酸化膜を
介して導電性パターンを形成する工程と、この導
電性パターンをマスクとして前記基板表面に第２
導電型の不純物を導入し該基板より低濃度の第１
導電型の不純物層を形成する工程と、全面に導電
性膜を堆積した後これを反応性イオンエツチング
によりエツチングし、導電性膜を前記導電性パタ
ーンの少なくともドレイン領域形成予定部側の側
壁に残存させ前記導電性パターンとからゲート電
極を形成する工程と、このゲート電極をマスクと
して前記不純物層表面に第２導電型の不純物を導
入し第２導電型の不純物領域を形成する工程とを
具備することを特徴とする半導体装置の製造方
法。 ２ 第２導電型の不純物領域がソース・ドレイン
領域であることを特徴とする特許請求の範囲第１
項記載の半導体装置の製造方法。 ３ ゲート電極をマスクとして前記不純物層に第
２導電型の不純物を導入して第２導電型の低濃度
不純物領域を形成した後、ゲート電極の少なくと
もドレイン領域形成側を覆うようにマスク材を形
成し、更にこれを用いて前記低濃度不純物領域に
第２導電型の不純物を導入し高濃度不純物領域を
形成することを特徴とする特許請求の範囲第１項
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25320785A JPS62112375A (ja) | 1985-11-12 | 1985-11-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25320785A JPS62112375A (ja) | 1985-11-12 | 1985-11-12 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62112375A JPS62112375A (ja) | 1987-05-23 |
| JPH0424876B2 true JPH0424876B2 (ja) | 1992-04-28 |
Family
ID=17248042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25320785A Granted JPS62112375A (ja) | 1985-11-12 | 1985-11-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62112375A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4975385A (en) * | 1990-04-06 | 1990-12-04 | Applied Materials, Inc. | Method of constructing lightly doped drain (LDD) integrated circuit structure |
| JPH10214964A (ja) * | 1997-01-30 | 1998-08-11 | Oki Electric Ind Co Ltd | Ｍｏｓｆｅｔ及びその製造方法 |
-
1985
- 1985-11-12 JP JP25320785A patent/JPS62112375A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62112375A (ja) | 1987-05-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5512771A (en) | MOS type semiconductor device having a low concentration impurity diffusion region | |
| KR100205320B1 (ko) | 모스펫 및 그 제조방법 | |
| CN100557818C (zh) | 半导体组件及其制造方法 | |
| EP0480635A1 (en) | Thin film transistor and a method of manufacturing thereof | |
| EP0422129B1 (en) | Enclosed buried channel transistor | |
| JPH0620132B2 (ja) | 電界効果トランジスタ | |
| JPH06204469A (ja) | 電界効果トランジスタおよびその製造方法 | |
| US5824588A (en) | Double spacer salicide MOS process and device | |
| JPH0834313B2 (ja) | 半導体装置及びその製造方法 | |
| US6271563B1 (en) | MOS transistor with high-K spacer designed for ultra-large-scale integration | |
| KR900008153B1 (ko) | 고신뢰성 반도체 장치와 그 제조 방법 | |
| US6090676A (en) | Process for making high performance MOSFET with scaled gate electrode thickness | |
| JP3106757B2 (ja) | Ｍｏｓ電界効果半導体装置の製造方法 | |
| JP2852901B2 (ja) | Ｍｏｓｆｅｔの製造方法 | |
| JPH0424876B2 (ja) | ||
| JPH06268057A (ja) | 半導体装置の製造方法 | |
| JPH0666327B2 (ja) | Ｍｏｓ型半導体装置およびその製造方法 | |
| JPH1050994A (ja) | 半導体装置の製造方法 | |
| JPH0982949A (ja) | 半導体装置及びその製造方法 | |
| JPS6025028B2 (ja) | 半導体装置の製造方法 | |
| JPS62120082A (ja) | 半導体装置及びその製造方法 | |
| JPH05335503A (ja) | 半導体装置の製造方法 | |
| JPH0773128B2 (ja) | 半導体装置の製造方法 | |
| KR100334968B1 (ko) | 매몰 채널 ｐｍｏｓ 트랜지스터 제조 방법 | |
| JPH1126766A (ja) | Ｍｏｓ型電界効果トランジスタおよびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |