JPH0832414A - 単一位相クロックによって作動する走査可能なマスタ／スレーブ・ラッチ - Google Patents

Abstract

(57)【要約】 【目的】 単一相クロックで動作可能なマスタ・ラッチ
／スレーブ・ラッチ回路を提供する。 【構成】 複数のマスタ／スレーブ段を含み、各マスタ
／スレーブ段にマスタ・セグメントと少なくとも１つの
スレーブ・セグメントが含まれるデバイス。各マスタ・
セグメント（最初のマスタ／スレーブ段に含まれるもの
を除く）は、通常動作中には外部論理によって、走査動
作中には前のスレーブ・セグメントの出力によって作動
することができる。連続単一位相クロックによって、走
査ポートならびに、前記マスタ／スレーブ段のそれぞれ
のマスタ・セグメントおよびスレーブ・セグメントに刻
時信号を供給する。制御部分が、走査イネーブル期間の
すべての間に、マスタ・セグメントに印加される論理を
非活動化し、走査ポートから前記マスタ・セグメントに
印加される論理を活動化する。この制御部分は、通常動
作期間のすべての間に、マスタ・セグメントから走査ポ
ートを非活動化し、マスタ・セグメントに出力される論
理を活動化する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マスタ／スレーブ・ラ
ッチ全般に関し、具体的には、マスタ・ラッチ部分とス
レーブ・ラッチ部分から形成され、その両方が単一位相
クロックによって駆動されるマスタ／スレーブ・ラッチ
に関する。さらに、このマスタ／スレーブ・ラッチ構成
を用いると、クロックの非活動化と追加の走査クロック
なしに走査動作を行えるようになる。

【０００２】

【従来の技術】図１は、従来技術のマスタ／スレーブ・
ラッチ・システム２０の実施例を示す図である。このマ
スタ／スレーブ・ラッチ・システムには、マスタ・ラッ
チ部分２２とスレーブ・ラッチ部分２４が含まれる。論
理回路部分２６は、入力２８と補数入力３０（入力２８
がハイの場合には補数入力３０がローになり、入力２８
がローの場合には補数入力３０がハイになる）の両方を
マスタ・ラッチ部分２２に供給する。マスタ・ラッチ部
分２２は、出力３２と補数出力３４を有し、その両方
が、図示のようにスレーブ・ラッチ部分２４に入力され
る。スレーブ・ラッチ部分２４は、出力３６と補数出力
３８を有し、その両方が、マスタ／スレーブ・ラッチ・
システム２０の出力を表す。

【０００３】マスタ・ラッチ部分２２は、クロック・セ
グメントまたは相補形書込みセグメント４０と、交差結
合されたラッチ・セグメント４４とを有する。相補形書
込みセグメントには、相補形書込みセグメント４０の残
りを選択的にグラウンドに接続するｎチャネル・トラン
ジスタｎ１と、ｎチャネル・トランジスタｎ２およびｎ
３が含まれる。交差結合されたラッチ・セグメントに
は、周知の形で組み合わされる、ｎチャネル・トランジ
スタｎ５およびｎ６ならびにｐチャネル・トランジスタ
ｐ１およびｐ２が含まれる。

【０００４】スレーブ・ラッチ部分２４は、相補形書込
みセグメント４８と交差結合されたラッチ・セグメント
５２とを有する。相補形書込みセグメントには、相補形
書込みセグメント４８の残りを選択的にグラウンドに接
続するｎチャネル・トランジスタｎ７と、ｎチャネル・
トランジスタｎ８およびｎ９が含まれる。交差結合され
たラッチ・セグメント５２には、ｎチャネル・トランジ
スタｎ１０およびｎ１１ならびにｐチャネル・トランジ
スタｐ３およびｐ４が含まれる。マスタ・ラッチ部分２
２とスレーブ・ラッチ部分２４のトランジスタは、図１
に示されるように電気接続される。

【０００５】図２は、マスタ・クロック入力φ_mとスレ
ーブ・クロック入力φ_sを含むサンプルのクロック入力
を示す図である。マスタ・クロック入力φ_mとスレーブ
・クロック入力φ_sは、図１で言及した位置に入力され
る。マスタ・クロック入力φ_mがハイになる時、ｎチャ
ネル・トランジスタｎ１がターン・オンし、高レベルの
電流を流せるようになる。ｎチャネル・トランジスタｎ
１をターン・オンすると、ｎチャネル・トランジスタｎ
２およびｎ３の効果的な動作が許可され、入力２８と補
数入力３０の値をマスタ・ラッチ部分２２に読み取れる
ようになり、このため、マスタ・ラッチ部分２２がイネ
ーブルされる。当初、マスタ・ラッチのノード６０が、
完全にＶ_DD電位であり（ノード６２はグラウンド電位に
なる）、論理回路からの新データが、ハイ・レベルの入
力２８をもたらす（補数入力３０はロー・レベルにな
る）と仮定する。マスタ・クロック入力φ_mがターン・
オンすると、ノード６０（出力３２に接続されている）
の電圧が、Ｖ_DD−Ｖ_(threshold)に等しい電位未満まで
低下し始め、その後、ｐチャネル・トランジスタｐ２
が、ターン・オンを開始し、ｎチャネル・トランジスタ
ｎ６がターン・オフを開始する。その結果、ノード６２
は、Ｖ_DD電位に向かって充電される。

【０００６】前の段落で説明したようにノード６２の電
圧がハイ・レベルまで上昇した時に、ｐチャネル・トラ
ンジスタｐ１がターン・オフし、ｎチャネル・トランジ
スタｎ５がターン・オンし、この組合せが、ノード６０
の電圧をグラウンドに駆動する傾向を有する。上の２つ
の段落で概略を示した過程が継続するにつれて、ノード
６０とノード６２の間の電位差が、Ｖ_DDに達するまで増
加する。この過程は、マスタ・クロック入力φ_mがロー
になった後であっても継続する。しかし、マスタ・クロ
ック入力φ_mががローになる前に入力２８と補数入力３
０の間の極性が変化する場合には、ノード６０とノード
６２での相対極性も反転する。マスタ・クロック入力φ
_mがローになった後には、ノード６０とノード６２での
電圧が、最初にクロック入力が落ちた時と同一の競合状
態にとどまると仮定することができる。したがって、マ
スタ・ラッチ部分２２は、スレーブ・ラッチ部分２４と
同様のスタティック・ラッチとして機能する。

【０００７】図１のマスタ／スレーブ・ラッチ・システ
ム２０が正しく動作するためには、マスタ・クロック入
力φ_mがハイである（したがって、マスタ・ラッチ部分
２２がイネーブルされる）時には必ず、スレーブ・クロ
ック入力φ_sがロー（したがって、スレーブ・ラッチ部
分２４がディスエーブルされる）でなければならない。
これによって、マスタ・ラッチ部分２２内の電圧のいず
れかに影響を及ぼすスレーブ・ラッチ部分２４の電圧
が、制限される。マスタ・クロック入力φ_mとスレーブ
・クロック入力φ_sの間の動作タイミング・シーケンス
を、図２に示す。どの時点であっても、２つのクロック
入力のうちの一方だけがハイである。

【０００８】マスタ・クロック入力φ_mがローになった
後に、図１のスレーブ・クロック入力φ_sの電圧がハイ
になる。スレーブ・ラッチ部分２４の構造は、マスタ・
ラッチ部分２２の構造と同一であり、その動作も、それ
ぞれの回路要素または部分のそれぞれについて同一の機
能である。マスタ・ラッチ部分に関して前に説明したも
のと同様の論理回路を使用して、マスタ・クロック入力
φ_mがローになり、スレーブ・クロック入力φ_sでの電圧
がハイになるのと同時に、出力３２および補数出力３４
の値が、それぞれノード３３およびノード３５で、スレ
ーブ・ラッチ部分２４に直接読み取られる。スレーブ・
ラッチ部分２４は、スタティック・ラッチとして機能す
る。

【０００９】図２に示された構成の短所の１つが、多数
のマスタ／スレーブ・ラッチ・システム２０から形成さ
れる大規模回路において、信号が生成される場所（アク
チュエータ、図示せず）から個別のマスタ／スレーブ・
ラッチ・システムのいずれかへ信号が伝わるのに必要な
時間が、その間の距離、システムへの接続の材料などを
含むさまざまな要因に基づいて変動する可能性があるこ
とである。この、信号がアクチュエータから異なるマス
タ／スレーブ・ラッチ・システム２０へ伝わるのに必要
な時間の差Δｔが、いわゆるクロック・スキューをもた
らす。クロック・スキューは、マスタ・クロック入力φ
_mおよびスレーブ・クロック入力φ_sのそれぞれの立ち上
がりエッジまたは立ち下がりエッジの時間を正確に判定
または制御する能力を制限するので、望ましくない。こ
の不確実性のために、マスタ・クロック入力φ_mとスレ
ーブ・クロック入力φ_sの間のクロック信号反転速度
は、両方のクロックの立ち上がりエッジまたは立ち下が
りエッジの正確な時刻を正確に決定できる場合ほど速く
することができない。

【００１０】高速マイクロプロセッサでは、クロック・
スキューの信頼性のある制御と分配が、より厳格かつ困
難になる。クロック・スキューに起因するサイクル・タ
イムの減少は、論理動作に許される使用可能時間の減少
に直結する。クロック・スキューは、チップ内で分配さ
れるオンチップ・クロック・バッファの不整合から生じ
る。図１に示されたマスタ・ラッチ部分とスレーブ・ラ
ッチ部分を使用する従来のレベル・センシティブ走査設
計（以下、"ＬＳＳＤ"と称する）では、正しい動作のた
めに、特定の位相関係を有する多相クロックが必要であ
る。オーバーラップしないクロックの必要など、相対位
相の要件が、クロック・スキューの制限に関連する複雑
さをさらに増大させる。

【００１１】コング（Cong）他著の論文、"Multigigahe
rtz CMOS Dual-Modulus PrescalarIC", IEEE Journal o
f Solid State Circuits、１９８８年１０月に、低電力
ＣＭＯＳデュアル・モジュラスＩＣが記載されている。
単一のフリップフロップに供給するＮＡＮＤゲートが示
されている。フリップフロップとＮＡＮＤゲートの両方
が、単一のクロックによって制御される。コング他著の
論文には、マスタ・ラッチとスレーブ・ラッチの両方を
制御するための単一クロックの使用については何の教示
もない。

【００１２】米国特許第５０３６２１７号明細書には、
高速ダイナミック・フリップフロップ・デバイスが開示
されている。ダイナミック・システムは、比較的わずか
なエネルギー消費で比較的高速に機能することを目的と
したものである。しかし、ダイナミック・システムは、
全般的に、比較的長期間の間単一の状態に残される時の
競合問題がある。本発明は、全般的にはスタティック・
ラッチに関するものである。

【００１３】

【発明が解決しようとする課題】最近、高速ＣＭＯＳマ
イクロプロセッサは、２００ＭＨｚのクロック速度で構
成されている。単一位相クロックを使用すると、チップ
全体へのクロック信号の分配が非常に簡単になり、関連
するクロック・スキューが少なくなる。クロック・スキ
ューの減少は、マスタ・ラッチとスレーブ・ラッチの両
方に単一のクロックを供給し、これによってマスタ・ラ
ッチとスレーブ・ラッチの間のクロック・タイミングに
関する不確実性を除去することによって達成される。し
かし、単一クロック位相を用いてマイクロプロセッサを
作動可能にするためには、正しい動作のために特別なラ
ッチが必要である。ＬＳＳＤ設計では、マスタ／スレー
ブ・ラッチ構成を作動可能にするために単一位相クロッ
クを使用できることが非常に望ましいはずである。さら
に、走査処理を使用して単一位相クロックによって行わ
れる、マスタ／スレーブ・ラッチ構成の試験が可能であ
ることが望ましい。

【００１４】マスタ・クロック入力φ_mとスレーブ・ク
ロック入力φ_sの両方の立ち下がりエッジまたは立ち上
がりエッジの相対タイミングがいつであるかに関する確
実性を高められることが望ましい。これを達成する技法
の１つが、マスタ・クロック入力φ_mとスレーブ・クロ
ック入力φ_sの両方を制御する単一位相クロックを供給
することである。単一位相クロックを使用する、マスタ
／スレーブ・ラッチ・システム用の効果的な走査技法を
提供できることも、非常に望ましいはずである。

【００１５】

【課題を解決するための手段】前記その他の問題は、１
つ以上のマスタ／スレーブ段を含み、マスタ／スレーブ
段のそれぞれが、マスタ・セグメントと１つのスレーブ
・セグメントを含むデバイスによって克服される。各マ
スタ・セグメントは、通常動作中には論理部分によっ
て、走査動作中には前のスレーブ・セグメントの出力に
よって、作動させることができる。（無停止の）単一位
相クロックが、走査ポートならびに、前記マスタ／スレ
ーブ段のそれぞれのマスタ・セグメントおよびスレーブ
・セグメントにクロック信号を供給する。制御部分は、
すべての走査イネーブル期間中に、マスタ・セグメント
に印加される論理を非活動化し、走査ポートから前記マ
スタ・セグメントに印加される論理を活動化する。制御
部分は、すべての通常動作期間中に、マスタ・セグメン
トから走査ポートを非活動化し、マスタ・セグメントへ
出力される論理を活動化する。

【００１６】

【実施例】この開示では、異なる実施例で同様の機能を
実行する要素に、同一の符号を付す。本発明には、ＣＭ
ＯＳ技術を使用することが好ましい。しかし、非ＣＭＯ
Ｓ技術も適用可能であり、本発明の範囲に含まれる。ま
た、本明細書では、

【数１】

【００１７】などの記号を「ＳＥバー」と呼称する。

【００１８】マスタ／スレーブ構成 図３は、本発明のマスタ／スレーブ・ラッチ・システム
１００の実施例を示す図である。マスタ／スレーブ・ラ
ッチ・システム１００には、マスタ・ラッチ部分１０２
とスレーブ・ラッチ部分１０４が含まれる。論理部分１
０６が、入力１０８と補数入力１１０に信号を供給す
る。これらの入力の両方が、図示のようにマスタ・ラッ
チ部分１０２に電気接続される。マスタ・ラッチ部分１
０２は、出力１１２と補数出力１１４を有し、これらの
出力の両方が、図示のようにスレーブ・ラッチ部分１０
４に入力される。スレーブ・ラッチ部分１０４は、出力
１１６と補数出力１１８を有し、これらは、マスタ／ス
レーブ・ラッチ・システム１００のシステム出力を表
す。

【００１９】マスタ・ラッチ部分１０２は、ｎチャネル
のクロック・セグメントまたは相補形書込みセグメント
１２０と、交差結合されたラッチ・セグメント１２４と
を有する。ｎチャネルのクロック・セグメントまたは相
補形書込みセグメント１２０には、ｎチャネル・トラン
ジスタｎ２２およびｎ２３を含む、相補形書込みセグメ
ント１２０の残りを選択的にグラウンドに選択するｎチ
ャネル・トランジスタｎ２０が含まれる。交差結合され
たラッチ・セグメントには、ｎチャネル・トランジスタ
ｎ２４およびｎ２５ならびにｐチャネル・トランジスタ
ｐ８およびｐ９が含まれる。

【００２０】スレーブ・ラッチ部分１０４には、ｐチャ
ネルのクロック・セグメントまたは相補形書込みセグメ
ント１２８と、交差結合されたラッチ・セグメント１３
２とが含まれる。相補形書込みセグメントには、相補形
書込みセグメント１２８の残りをＶ_DDに選択的に接続す
るｐチャネル・トランジスタｐ１０ならびに、ｐチャネ
ル・トランジスタｐ１２およびｐ１４が含まれる。交差
結合されたラッチ・セグメント１３２には、ｐチャネル
・トランジスタｐ１６およびｐ１７ならびにｎチャネル
・トランジスタｎ２６およびｎ２７が含まれる。マスタ
・ラッチ部分１０２とスレーブ・ラッチ部分１０４のト
ランジスタは、図３に示されるように電気接続される。
図１の従来構成のスレーブ・ラッチ部分２４は、マスタ
・ラッチ部分１０２のコピーとみなすことができるが、
図３では、マスタ・ラッチ部分１０２の相補形書込みセ
グメントの関連するｎチャネル・トランジスタとｐチャ
ネル・トランジスタが、スレーブ・ラッチ部分１０４で
は反転されている。この開示では、図３の実施例の構造
と動作の説明を提供する。

【００２１】図３のマスタ・ラッチ部分１０２の動作
は、図１のマスタ・クロック入力φ_mの入力がクロック
入力ＣＬＫに置換されている点を除いて、図１のマスタ
・ラッチ部分２２の動作と同一である。マスタ・ラッチ
部分の対応する構成要素のそれぞれは、図１と図３の間
で同等に機能し、マスタ・ラッチ部分１０２は、クロッ
ク入力ＣＬＫの値がハイの時には必ず、入力１０８と補
数入力１１０の値をそれぞれ出力１１２と補数出力１１
４に読み取る。クロック入力ＣＬＫの値がハイの時に
は、ｐチャネル・トランジスタｐ１０がオフであり、こ
のため、スレーブ・ラッチ部分１０４がＶ_DDから切断さ
れ、これによってスレーブ・ラッチ部分１０４がマスタ
・ラッチ部分１０２と無関係になる。

【００２２】クロック入力ＣＬＫがローの時には必ず、
ｎチャネル・トランジスタｎ２０がターン・オフし、こ
の時、マスタ・ラッチ部分１０２は、入力１０８および
補数入力１１０から無関係になる。したがって、クロッ
ク入力が立ち下がりエッジに入った後には、入力１０８
および補数入力１１０がどのような値になっても、出力
１１２と補数出力１１４の相対極性は、クロック入力Ｃ
ＬＫの立ち下がりエッジの直前の状態のままになる。し
かし、クロック入力ＣＬＫがローになる時には、スレー
ブ・ラッチ部分１０４がアクティブになり、マスタ・ラ
ッチ部分１０２の出力１１２と補数出力１１４からの値
をスレーブ・ラッチ部分１０４の出力１１６と補数出力
１１８にラッチできる。図３のスレーブ・ラッチ部分１
０４は、当初は図１のスレーブ・ラッチ部分２４と同様
の構成を有するようにみえるが、相補形書込みセグメン
トの構成要素のそれぞれ（ｐチャネル・トランジスタま
たはｎチャネル・トランジスタ）が、この２つの構成の
間で逆転されていることに留意されたい。図３では、同
一のＣＬＫ信号がマスタ・ラッチ部分とスレーブ・ラッ
チ部分の両方に印加されるので、この実施例は、図１の
実施例で発生する図２に示されたΔＴの不確実性の影響
を受けない。図３の実施例（ならびに図７の実施例）
は、スタティック・マスタ／スレーブ・ラッチ・システ
ムを示すものである。

【００２３】図３のスレーブ・ラッチ部分１０４の動作
は次のとおりである。出力１１２と補数出力１１４（実
際にスレーブ・ラッチ部分の入力に接続される）が、ス
レーブ・ラッチ部分１０４に入力され、クロック入力Ｃ
ＬＫがローの時には、ｐチャネル・トランジスタｐ１２
およびｐ１４のソースにＶ_DDが印加される。出力１１２
がハイであり、補数出力１１４がローであると仮定する
と（極性が逆であれば逆の分析がもたらされる）、ｐチ
ャネル・トランジスタｐ１４がターン・オンし、ｐチャ
ネル・トランジスタｐ１２がターン・オフする。ｐチャ
ネル・トランジスタｐ１４がターン・オンすると、ｐチ
ャネル・トランジスタｐ１６がターン・オフし、ｎチャ
ネル・トランジスタｎ２６がターン・オンする。また、
ｐチャネル・トランジスタｐ１２がターン・オフする
と、ｐチャネル・トランジスタｐ１７がターン・オン
し、ｎチャネル・トランジスタｎ２７がターン・オフす
る。この、ｎチャネル・トランジスタとｐチャネル・ト
ランジスタのオン・オフの構成は、補数出力１１８の電
圧をＶ_DDに引き上げ（ｐチャネル・トランジスタｐ１
７、ｐ１０およびｐ１４がオンでｎチャネル・トランジ
スタｎ２７がオフなので）、出力１１６の電圧をグラウ
ンドに下げる（ｐチャネル・トランジスタｐ１２および
ｐ１６が共にオフであり、ｎチャネル・トランジスタｎ
２６がオンなので）傾向を有する。

【００２４】上の遷移は、瞬間的に発生することはでき
ず、スレーブ・ラッチ部分１０４の出力１１６と補数出
力１１８の間の電位差がある方向の極性になるにつれ
て、その分極が、上で述べたｎチャネル・トランジスタ
とｐチャネル・トランジスタの状態に起因して増大する
傾向を有する。回路シミュレーションでは、遷移時間を
２００ピコ秒にセットした時に、マスタ・ラッチ部分１
０２からスレーブ・ラッチ部分１０４へのデータのフィ
ードスルー（マスタに印加される現在の論理値が、ロー
のクロック入力によってマスタが非活動化される時にス
レーブに供給されること）は示されない。ｎ２２対ｐ
８、ｎ２３対ｐ９、ｐ１２対ｎ２６およびｐ１４対ｎ２
７の相対デバイス・サイズは、下で説明するようにラッ
チの上書きを保証するように選択される。デバイス・サ
イズ比は、下で説明するように、スタティックＲＡＭ用
の書込み回路のサイズ決定に使用されるものと同様の方
法で決定できる。

【００２５】走査動作 通常、図３に示されたものなどのマスタ／スレーブ・ラ
ッチ・システム１００は、論理の１ビットごとに１つの
マスタ／スレーブ・システムの形で、複数存在する。こ
の複数のマスタ／スレーブ・システムは、並列に配置さ
れる。マスタ／スレーブ・ラッチ・システム１００のそ
れぞれが正しく機能しているかどうかを試験するため
に、第１のマスタ／スレーブ・システムのスレーブ・ラ
ッチ部分の出力が第２のマスタ・スレーブ・システムの
マスタ・ラッチ部分に入力されるように（さらに、第２
のシステムの出力が第３のシステムの入力に供給される
など）して、走査処理を使用する。走査動作中は、一連
の既知の入力を第１のマスタ／スレーブ・システムのマ
スタ・ラッチ部分に印加する。第１のマスタ／スレーブ
・システムへのさまざまな入力を介してマスタ／スレー
ブ・システムのそれぞれの出力を監視して、出力が入力
に基づく所望の値であるかどうかを判定する。１つまた
は複数の出力が所望の値でない場合、マスタ／スレーブ
・ラッチ・システム１００のどれが誤動作しているかを
判定するのは比較的簡単である。走査技法は、大量のマ
スタ／スレーブ・システムを試験しなければならない時
に特に重要になる。

【００２６】図５および図６は、図３に示されたマスタ
／スレーブ・システムと同等の２つの回路と、走査に使
用される追加要素を示す図である。このため、図５およ
び図６の第１のマスタ／スレーブ・ラッチ・システム１
００（構造的には図３のマスタ／スレーブ・システムに
類似している）の符号のそれぞれに、図３に使用された
ものと同一の符号を使用する。第２のマスタ／スレーブ
・ラッチ・システム１００'の符号には、アクセント符
号（'）を付す。第１のマスタ／スレーブ・ラッチ・シ
ステム１００と第２のマスタ／スレーブ・ラッチ・シス
テム１００'には、図３には含まれない複数の要素があ
る。この開示の残りの部分では、図５および図６の追加
要素（符号３００ないし３９９）の動作と、これらの新
要素が第１のマスタ／スレーブ・ラッチ・システム１０
０および第２のマスタ／スレーブ・ラッチ・システム１
００'の動作にどのように関連するかに言及する。

【００２７】図５および図６の実施例の新要素には、走
査オーバーライド・セグメント３００および３００'
と、走査入力ポート３０２および３０２'と、走査クロ
ック入力３０４および３０４'が含まれる。走査オーバ
ーライド・セグメント３００および３００'の機能は、
走査イネーブル・ノードＳＥがロー（走査イネーブル補
数ノードＳＥバーのハイ出力をもたらす）の時に、マス
タ／スレーブ・ラッチ・システム１００および１００'
のそれぞれに、図３に関連して上で説明したように通常
の並列ラッチ式に動作させ、走査イネーブル・ノードＳ
Ｅがハイ（走査イネーブル補数ノードＳＥバーからのロ
ー出力をもたらす）の時に、マスタ・ラッチ・システム
に走査モードで動作させることである。走査入力ポート
３０２および３０２'の機能は、走査イネーブル・ノー
ドＳＥがハイの時に必ず、マスタ／スレーブ・ラッチ・
システム１００'のマスタ・ラッチ部分１０２'に、前の
マスタ／スレーブ・ラッチ・システム１００のスレーブ
・ラッチ部分１０４の出力１１６（および補数出力１１
８）の値が入力される（入力１０８'と補数入力１１０'
がマスタ・ラッチ部分１０２'に入力されるのではな
く）ようにする電気接続をもたらすことである。

【００２８】図５および図６の実施例では、第１のマス
タ／スレーブ・ラッチ・システム１００に印加される入
力１０８および補数入力１１０ならびに第２のマスタ／
スレーブ・ラッチ・システムに印加される入力１０８'
および補数入力１１０'が、走査イネーブル・ノードＳ
Ｅの値がロー（および、走査イネーブル補数ノードＳＥ
バーの値がハイ）の時に、上で説明した過程（およびク
ロックＣＬＫの値）を使用して、スレーブ・ラッチ部分
１０４および１０４'を介してマスタ・ラッチ部分１０
２および１０２'に入力される値をもたらす。

【００２９】図５および図６では、走査入力ポート３０
２に、ｎチャネル・トランジスタｎ６７、ｎ６８、ｎ６
９およびｎ７０が含まれ、走査入力ポート３０２'に、
ｎチャネル・トランジスタｎ６７'、ｎ６８'、ｎ６９'
およびｎ７０'が含まれる（図５および図６に関する残
りの説明では、マスタ／スレーブ・ラッチ・システム１
００で同様の対応する構成が使用されると仮定して、マ
スタ／スレーブ・ラッチ・システム１００'に言及す
る）。ｎチャネル・トランジスタｎ６７'は、スレーブ
・ラッチ部分１０４の出力１１６によって制御され、ｎ
チャネル・トランジスタｎ７０'は、スレーブ・ラッチ
部分１０４の補数出力１１８によって制御される。ｎチ
ャネル・トランジスタｎ６８'は、ｎチャネル・トラン
ジスタｎ６７'とマスタ・ラッチ部分１０２'の出力１１
２'の間に置かれる。ｎチャネル・トランジスタｎ６９'
は、ｎチャネル・トランジスタｎ７０'とマスタ・ラッ
チ部分１０２'の補数出力１１４'の間に置かれる。走査
クロック入力３０４'には、ｎチャネル・トランジスタ
ｎ７２'とｐチャネル・トランジスタｐ３２'が含まれ
る。走査イネーブル補数ノードＳＥバーがイネーブルさ
れていない（走査イネーブル・ノードＳＥがイネーブル
されている）時には、クロック信号ＣＬＫが、ｎチャネ
ル・トランジスタｎ６８'およびｎ６９'のゲートに直接
印加され、出力１１６と補数出力１１８の電圧値が、マ
スタ・ラッチ部分１０２'への入力として読み取られ
る。この期間の間、マスタ・ラッチ部分１０２'への入
力は、下で説明する方法で（走査オーバーライド・セグ
メント３００'によって）非活動化される。

【００３０】図７は、図６の走査クロック入力３０４'
の代替実施例を示す図である。図６の走査クロック入力
３０４'と図７の走査クロック入力の間の唯一の相違
は、走査イネーブル・ノードがハイの時にイネーブルさ
れるｎチャネル・トランジスタｎ３５'の追加である。
これによって、走査イネーブル・モードの動作時にｎチ
ャネル・トランジスタｎ６８'およびｎ６９'を作動させ
るための電流を供給できる追加デバイスがもたらされ
る。

【００３１】走査イネーブル補数ノードＳＥバーがイネ
ーブルされる（走査イネーブル・ノードＳＥがイネーブ
ルされていない）時には、ｐチャネル・トランジスタｐ
３２'が非活動化され、ｎチャネル・トランジスタｎ７
２'が活動化される。この組合せによって、ｎチャネル
・トランジスタｎ６８'およびｎ６９'のゲートが接地さ
れ、非活動化される。これら２つのトランジスタをター
ン・オフすると、ｎチャネル・トランジスタｎ６７'お
よびｎ７０'の状態がマスタ・ラッチ部分１０２'に及ぼ
すことのできる影響が制限される、すなわち、走査入力
ポート３０２'がディスエーブルされる。

【００３２】図６の走査オーバーライド・セグメント３
００'には、入力走査／通常セグメント３４０'と、入力
補数走査／通常セグメント３４２'が含まれる。入力走
査／通常セグメントは、通常動作中にはマスタ・ラッチ
部分１０２'の入力１０８'にノードＤＩの補数論理値を
印加し、走査動作中にはノードＤＩをマスタ・ラッチ部
分１０２'の入力１０８'から切り離す。入力走査／通常
セグメント３４０'には、ｐチャネル・トランジスタｐ
８０'およびｐ８２'ならびにｎチャネル・トランジスタ
ｎ８０'、ｎ８１'およびｎ８２'が含まれる。走査イネ
ーブル・ノードＳＥがハイの時には、ｐチャネル・トラ
ンジスタｐ８０'とｎチャネル・トランジスタｎ８１'が
オフであり、ｎチャネル・トランジスタｎ８１'がオン
である。したがって、Ｖ_DDは、すべての状況で入力１０
８'から切り離され、入力１０８'への電圧の印加が制限
される。さらに、ｎチャネル・トランジスタｎ８２'が
オンになり、入力１０８'を接地する。

【００３３】走査イネーブル補数ノードＳＥバーがアク
ティブの時には、ｐチャネル・トランジスタｐ８０'と
ｎチャネル・トランジスタｎ８１'の両方がオンであ
り、ｎチャネル・トランジスタｎ８２'がオフであり、
このため、ｐチャネル・トランジスタｐ８２'とｎチャ
ネル・トランジスタｎ８０'によって、入力１０８'への
電圧の印加を制御できるようになる。ノードＤＩでの電
圧は、通常動作中に図３の実施例のマスタ・ラッチ部分
１０２の入力１０８に印加される電圧に対する補数電圧
レベルになる。ノードＤＩの電圧がハイの時には、ｐチ
ャネル・トランジスタｐ８２'がオフになり、ｎチャネ
ル・トランジスタｎ８０'がオンになって、入力１０８'
が接地される。ノードＤＩの電圧がローの時には、ｐチ
ャネル・トランジスタｐ８２'がオンになり、ｎチャネ
ル・トランジスタｎ８０'がオフになる。その結果、ｐ
チャネル・トランジスタｐ８２'を介して入力１０８'に
Ｖ_DDが印加され、入力１０８'でのハイ論理レベルが生
成される。

【００３４】入力補数走査／通常セグメント３４２'の
トランジスタは、前の段落で説明した入力走査／通常セ
グメント３４０'のトランジスタと同様の形で動作する
が、これは、通常動作中にはマスタ・ラッチ部分１０
２'の補数入力１１０'にノードＤＩバーの論理値の補数
を印加し、走査動作中にはノードＤＩバーの値をマスタ
・ラッチ部分１０２'の補数入力１１０'から切り離すこ
とによって行われる。入力補数走査／通常セグメント３
４２'には、ｐチャネル・トランジスタｐ９０'およびｐ
９２'ならびにｎチャネル・トランジスタｎ９０'、ｎ９
１'およびｎ９２'が含まれる。走査イネーブル・ノード
ＳＥがハイの時には、ｐチャネル・トランジスタｐ９
０'とｎチャネル・トランジスタｎ９１'がオフであり、
Ｖ_DDは、どの状況でも補数入力１１０'から切り離され
る。このため、入力補数走査／通常セグメント３４２'
がディスエーブルされる。さらに、ｎチャネル・トラン
ジスタｎ９２'がオンであり、補数入力１１０'での電圧
をグラウンドに落とす。

【００３５】走査イネーブル補数ノードＳＥバーがアク
ティブ（走査イネーブル・ノードＳＥが非アクティブ）
の時には、ｐチャネル・トランジスタｐ９０'とｎチャ
ネル・トランジスタｎ９１'の両方がオンであり、ｎチ
ャネル・トランジスタｎ９２'がオフである。このた
め、ｐチャネル・トランジスタｐ９２'とｎチャネル・
トランジスタｎ９０'によって、補数入力１１０'への電
圧の印加を制御できるようになる。ノードＤＩバーでの
電圧は、通常動作中に図３の実施例のマスタ・ラッチ部
分１０２の補数入力１１０に印加される電圧の補数電圧
（Ｖ_DD）になる。ノードＤＩバーでの電圧がハイの時に
は、ｐチャネル・トランジスタｐ９２'がオフであり、
ｎチャネル・トランジスタｎ９０'がオンである。この
結果、補数入力１１０'が接地される。ノードＤＩバー
での電圧がローの時には、ｐチャネル・トランジスタｐ
９２'がオンであり、ｎチャネル・トランジスタｎ９０'
がオフである。この結果、ｐチャネル・トランジスタｐ
９２'およびｐ９０'を介してＶ_DDが補数入力１１０'に
印加され、補数入力１１０'でのハイ信号レベルが生成
される。

【００３６】入力走査／通常セグメント３４０'と入力
補数走査／通常セグメント３４２'の両方は、当業者に
諒解されるであろうとおり、トライステート（高インピ
ーダンス）で機能するデバイスとみなすことができる。
本発明の意図の範囲を外れずに、入力走査／通常セグメ
ント３４０'と入力補数走査／通常セグメント３４２'の
代わりに適当なトライステート構成を利用することがで
きる。図３、図５および図６の具体的な回路構成の選択
は、専ら設計選択の問題である。

【００３７】図４は、本発明の図５および図６の実施例
のクロック入力ＣＬＫの例と、走査イネーブル・ノード
ＳＥの状態がクロック入力の印加（ならびにノードＤＩ
およびＤＩバーに関連する論理）をどのように制限する
かを示す図である。図４の（ａ）に、連続的なクロック
信号ＣＬＫを示す。図４の（ｂ）に、走査イネーブル補
数の値を示す。図４の（ｃ）に、図６のトランジスタｎ
６８'およびｎ６９'のゲートに印加されるクロック入力
の値を示す。走査イネーブル・ノードが非アクティブ
（走査イネーブル補数ノードＳＥバーがアクティブ）の
時には、すべてのクロック値がトランジスタｎ６８'お
よびｎ６９'のゲートから切り離されることに留意され
たい。そうでない時には、クロックＣＬＫの論理値が、
トランジスタｎ６８'およびｎ６９'のゲートに直接印加
される。従来技術の走査構成では、マスタ／スレーブ・
システムが走査モードに入る時に、クロック入力自体を
ディスエーブルしなければならない。本発明の図５およ
び図６の実施例では、マスタ／スレーブ・ラッチ・シス
テム１００に対するクロックＣＬＫの出力の影響が、走
査モード中にクロックＣＬＫをターン・オフする必要が
なくなるように制限されている。従来技術構成でのクロ
ックのターン・オフ動作は、追加回路を必要とするだけ
ではなく、回路の他の敏感な部分の動作やそのような部
分の電気信号に影響する可能性がある大量の電磁放射信
号も生じる。本発明では、クロックを継続的に走行させ
ることができるので、そのような電磁放射信号は生じな
い。

【００３８】本明細書に記載の単一位相クロックを使用
すると、さらに有利なことに、従来技術に関して前に説
明した、クロック・スキューからもたらされるタイミン
グの不確実性が制限される。

【００３９】デバイス・サイズ 図３の回路の正しい動作をもたらすためには、回路全体
の正しい動作を保証するために、デバイス（トランジス
タ）の一部のサイズを他のデバイスに関して決定するこ
とが重要である。そのようなデバイスのサイズを決定す
る時に従わなければならない基本的な前提がいくつかあ
る。たとえば、 １ ｎチャネル・トランジスタと同じサイズのｐチャネ
ル・トランジスタは、半分の電流しか流せない。したが
って、ｎチャネル・デバイスとｐチャネル・デバイスの
間で同様の特性を有する回路を設計したい場合には、ｐ
チャネル・デバイスがｎチャネル・デバイスの２倍のサ
イズになるように設計することが重要である。 ２ マスタ・ラッチに「０」（グラウンド・レベル）を
書き込むために、等価ｎチャネル・プルダウン力（直列
のｎ２２とｎ２０）を、ホールドアップｐチャネル・デ
バイスｐ８の力以上になるように選択する。したがっ
て、図５のスイッチング・ノードである出力１１２は、
クロック入力によってｎチャネル書込み回路が活動化さ
れたならば、（１／２ Ｖ_DD）のレベルまですばやく放
電することができる。１／２ Ｖ_DDのバイアスは、交差
結合されたマスタ・ラッチの自己再生成過程を開始さ
せ、このバイアスによって、スイッチング・ノードであ
る出力１１２をグラウンド・レベルに向かって信頼性の
ある形で放電することができる。同様に、スレーブ・ラ
ッチに「１」を書き込むために、等価ｐチャネル・プル
アップ力（直列のｐ１０とｐ１２）も、ホールドダウン
ｎチャネル・デバイスｎ２６の力とほぼ同じ力になるよ
うに選択される。したがって、図５のスイッチング・ノ
ードである出力１１６は、クロック入力によってｐチャ
ネル書込み回路が活動化されたならば、１／２ Ｖ_DDの
レベルまですばやく充電することができる。その後、ス
レーブ・ラッチの自己再生成処置によって、出力１１６
がＶ_DDレベルまでプルアップされる。

【００４０】上の設計要件を満足する回路デバイス・サ
イズ設計の例を、下に示す。寸法はそれぞれμｍ単位で
あり、すべてのデバイスが、０．２５μｍの同一のチャ
ネル長を有すると仮定する。図５および図６で５μｍで
設計されるトランジスタは、ｎ２６とｎ２７である。１
０μｍのサイズにされるトランジスタは、ｎ８０、ｎ８
１、ｎ９０、ｎ９１、ｎ２４、ｎ２５、ｎ２２、ｎ２
３、ｎ６７、ｎ６８、ｎ６９、ｎ７０、ｎ２０、ｎ８
２、ｎ９２、ｐ８、ｐ９、ｐ１６およびｐ１７である。
２０μｍのサイズにされるトランジスタは、ｎ７２、ｐ
８０、ｐ８２、ｐ９０、ｐ９２、ｐ１０、ｐ１２、ｐ１
４およびｐ３２である。上記は、トランジスタに関する
１つの可能なサイズ構成であるが、上の設計判断基準に
収まる他の相対サイズ構成を与えることも可能である。
異なるサイズの回路を所望する場合、上記のサイズを適
宜スケーリングすることができる。

【００４１】本発明の好ましい実施例に関して本発明を
具体的に示し、説明してきたが、当業者であれば、本発
明の範囲および趣旨から逸脱せずに形態および詳細に変
更を加えることができることを理解するであろう。

【００４２】まとめとして、本発明の構成に関して以下
の事項を開示する。

【００４３】（１）第１の交差結合されたインバータ部
分とｎチャネル相補形書込み回路とを含むマスタ・ラッ
チと、第２の交差結合されたインバータ部分とｐチャネ
ル相補形書込み回路とを含む、入力が前記マスタ・ラッ
チから出力されるスレーブ・ラッチと、前記ｎチャネル
相補形書込み回路および前記ｐチャネル相補形書込み回
路を作動させる、単一位相クロックとを含む、マスタ／
スレーブ・ラッチ回路。 （２）前記ｎチャネル相補形書込み回路が、前記単一位
相クロックによって制御されるｎチャネル・スイッチを
介して電源Ｖ_DDに選択的に各々のソースが接続される、
１対のｎチャネル・トランジスタを含むことを特徴とす
る、上記（１）に記載のマスタ／スレーブ・ラッチ回
路。 （３）前記ｐチャネル相補形書込み回路が、前記単一位
相クロックによって制御されるｐチャネル・スイッチを
介して電源Ｖ_DDに選択的に各々のソースが接続される、
１対のｐチャネル・トランジスタを含むことを特徴とす
る、上記（１）に記載のマスタ／スレーブ・ラッチ回
路。 （４）各マスタ／スレーブ段が、マスタ・セグメントと
少なくとも１つのスレーブ・セグメントとを含み、最初
のマスタ／スレーブ段に関連するマスタ・セグメントを
除く各マスタ・セグメントが、動作の第１モードでは外
部論理からの信号によって作動し、動作の第２モードの
間は前のスレーブ・セグメントの出力によって作動する
ことができる、１つまたは複数のマスタ／スレーブ段
と、走査ポートならびに前記マスタ／スレーブ段のそれ
ぞれのマスタ・セグメントおよびスレーブ・セグメント
に刻時信号を供給する、連続単一位相クロック信号と、
前記走査ポートを使用して、前記第２モードの時に、前
記マスタ・セグメントに印加される信号を非活動化し、
走査ポートから前記マスタ・セグメントへ印加される信
号を活動化するための制御手段であって、前記第１モー
ドの時に、前記マスタ・セグメントから前記走査ポート
を非活動化し、前記マスタ・セグメントへの前記論理出
力を活動化する、前記制御手段とを含む回路配置。 （５）前記マスタ・セグメントが動作の第２モードであ
る期間の間、走査ポートへのクロック信号の印加を制限
するためのクロック制限手段をさらに含む、上記（４）
に記載の回路配置。

【図面の簡単な説明】

【図１】従来技術のマスタ／スレーブ・ラッチ・システ
ム２０の実施例を示すブロック図である。

【図２】マスタ・クロック入力φ_mとスレーブ・クロッ
ク入力φ_sの間の関係を示すタイミング図である。

【図３】本発明のマスタ／スレーブ・システムの１実施
例のブロック図である。

【図４】図５および図６に適用される本発明のマスタ／
スレーブ・システムの望ましい相対タイミングの１実施
例のタイミング図であり、図４の（ａ）は標準クロック
入力、図４の（ｂ）は走査イネーブル補数ノードの状
態、図４の（ｃ）は図６のトランジスタｎ６８'および
ｎ６９'のゲートに印加される電位を示す図である。

【図５】走査を許可する形で構成された、組み合わされ
た複数のマスタ／スレーブ・システムの１実施例のブロ
ック図である。

【図６】走査を許可する形で構成された、組み合わされ
た複数のマスタ／スレーブ・システムの１実施例のブロ
ック図である。

【図７】図６に示された走査クロック入力３０４'の代
替実施例を示す図である。

【符号の説明】

１００ マスタ／スレーブ・ラッチ・システム １０２ マスタ・ラッチ部分 １０４ スレーブ・ラッチ部分 １０６ 論理部分 １０８ 入力 １１０ 補数入力 １１２ 出力 １１４ 補数出力 １１６ 出力 １１８ 補数出力 １２０ 相補形書込みセグメント １２４ 交差結合されたラッチ・セグメント １２８ 相補形書込みセグメント １３２ 交差結合されたラッチ・セグメント ３００ 走査オーバーライド・セグメント ３０２ 走査入力ポート ３０４ 走査クロック入力 ３４０' 入力走査／通常セグメント ３４２' 入力補数走査／通常セグメント

Claims (5)

【特許請求の範囲】
1. 【請求項１】第１の交差結合されたインバータ部分とｎ
   チャネル相補形書込み回路とを含むマスタ・ラッチと、 第２の交差結合されたインバータ部分とｐチャネル相補
   形書込み回路とを含む、入力が前記マスタ・ラッチから
   出力されるスレーブ・ラッチと、 前記ｎチャネル相補形書込み回路および前記ｐチャネル
   相補形書込み回路を作動させる、単一位相クロックとを
   含む、マスタ／スレーブ・ラッチ回路。
2. 【請求項２】前記ｎチャネル相補形書込み回路が、 前記単一位相クロックによって制御されるｎチャネル・
   スイッチを介して電源Ｖ_DDに選択的に各々のソースが接
   続される、１対のｎチャネル・トランジスタを含むこと
   を特徴とする、請求項１に記載のマスタ／スレーブ・ラ
   ッチ回路。
3. 【請求項３】前記ｐチャネル相補形書込み回路が、 前記単一位相クロックによって制御されるｐチャネル・
   スイッチを介して電源Ｖ_DDに選択的に各々のソースが接
   続される、１対のｐチャネル・トランジスタを含むこと
   を特徴とする、請求項１に記載のマスタ／スレーブ・ラ
   ッチ回路。
4. 【請求項４】各マスタ／スレーブ段が、マスタ・セグメ
   ントと少なくとも１つのスレーブ・セグメントとを含
   み、最初のマスタ／スレーブ段に関連するマスタ・セグ
   メントを除く各マスタ・セグメントが、動作の第１モー
   ドでは外部論理からの信号によって作動し、動作の第２
   モードの間は前のスレーブ・セグメントの出力によって
   作動することができる、１つまたは複数のマスタ／スレ
   ーブ段と、 走査ポートならびに前記マスタ／スレーブ段のそれぞれ
   のマスタ・セグメントおよびスレーブ・セグメントに刻
   時信号を供給する、連続単一位相クロック信号と、 前記走査ポートを使用して、前記第２モードの時に、前
   記マスタ・セグメントに印加される信号を非活動化し、
   走査ポートから前記マスタ・セグメントへ印加される信
   号を活動化するための制御手段であって、前記第１モー
   ドの時に、前記マスタ・セグメントから前記走査ポート
   を非活動化し、前記マスタ・セグメントへの前記論理出
   力を活動化する、前記制御手段とを含む回路配置。
5. 【請求項５】前記マスタ・セグメントが動作の第２モー
   ドである期間の間、走査ポートへのクロック信号の印加
   を制限するためのクロック制限手段をさらに含む、請求
   項４に記載の回路配置。