JPH09294056A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH09294056A JPH09294056A JP8105590A JP10559096A JPH09294056A JP H09294056 A JPH09294056 A JP H09294056A JP 8105590 A JP8105590 A JP 8105590A JP 10559096 A JP10559096 A JP 10559096A JP H09294056 A JPH09294056 A JP H09294056A
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- current electrode
- clock signal
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- transistor
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3562—Bistable circuits of the primary-secondary type
- H03K3/35625—Bistable circuits of the primary-secondary type using complementary field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/012—Modifications of generator to improve response time or to decrease power consumption
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】 消費電力の削除が達成される半導体集積回路
を得る。 【解決手段】 従来のフリップフロップ回路では、ＰＭ
ＯＳトランジスタ（ＰＴｒ）７の一方の電流電極と電源
のノードＶ０間にトランジスタが介在している。そのト
ランジスタを削除して、ＰＴｒ７の上述の一方の電流電
極をノードＤ２に接続する。同様にＰＴｒ１３の一方の
電流電極をノードＤ１３，ＮＭＯＳトランジスタ（ＮＴ
ｒ）６の一方の電流電極をノードＤ６，ＮＴｒ１４の一
方の電流電極をノードＤ１２に接続する。このように、
トランジスタを削除することでクロック信号により駆動
すべきトランジスタの容量が削除され、消費電力の削除
が達成される。
を得る。 【解決手段】 従来のフリップフロップ回路では、ＰＭ
ＯＳトランジスタ（ＰＴｒ）７の一方の電流電極と電源
のノードＶ０間にトランジスタが介在している。そのト
ランジスタを削除して、ＰＴｒ７の上述の一方の電流電
極をノードＤ２に接続する。同様にＰＴｒ１３の一方の
電流電極をノードＤ１３，ＮＭＯＳトランジスタ（ＮＴ
ｒ）６の一方の電流電極をノードＤ６，ＮＴｒ１４の一
方の電流電極をノードＤ１２に接続する。このように、
トランジスタを削除することでクロック信号により駆動
すべきトランジスタの容量が削除され、消費電力の削除
が達成される。
Description
【０００１】
【発明の属する技術分野】この発明は半導体集積回路、
その中でも記憶回路の半導体集積回路に関し、特に消費
電力の削除が達成される半導体集積回路に関する。
その中でも記憶回路の半導体集積回路に関し、特に消費
電力の削除が達成される半導体集積回路に関する。
【０００２】
【従来の技術】今日開発されている半導体集積回路（Ｌ
ＳＩ）に用いる回路として、記憶回路（通常フリップフ
ロップ（以降ＦＦと記す））は必須のものである。図１
９，図２０は従来の半導体集積回路に用いられているＦ
Ｆの構成の例を示す図であって、ＦＦを線分Ａ−Ａ’で
分割した図である。図１９はフリップフロップ回路のマ
スター側、図２０はフリップフロップ回路のスレーブ側
を示す。両図において、ＰＴｒX（Xは１〜１７の整数）
はＰＭＯＳトランジスタ、ＮＴｒX（Xは１〜１７の整
数）はＮＭＯＳトランジスタ、ＤX（Xは１〜１９の整
数）、Ｑは出力、＊Ｑは出力Ｑの反転出力を表す。両図
は、両図の線分Ａ−Ａ’において接続され、両図それぞ
れのノードＶ０，ノードＣ０，ノードＤ３，ノードＤ
５，ノードＧ０は電気的に接続されている。ノードＶ
０，Ｖ１はそれぞれ電源に接続され、ノードＣ０はクロ
ック信号（ＣＬＯＣＬ）を受け、ノードＧ０，Ｇ１はそ
れぞれグランドに接続され、ノードＤ０はデータ（ＤＡ
ＴＡ）を受ける。
ＳＩ）に用いる回路として、記憶回路（通常フリップフ
ロップ（以降ＦＦと記す））は必須のものである。図１
９，図２０は従来の半導体集積回路に用いられているＦ
Ｆの構成の例を示す図であって、ＦＦを線分Ａ−Ａ’で
分割した図である。図１９はフリップフロップ回路のマ
スター側、図２０はフリップフロップ回路のスレーブ側
を示す。両図において、ＰＴｒX（Xは１〜１７の整数）
はＰＭＯＳトランジスタ、ＮＴｒX（Xは１〜１７の整
数）はＮＭＯＳトランジスタ、ＤX（Xは１〜１９の整
数）、Ｑは出力、＊Ｑは出力Ｑの反転出力を表す。両図
は、両図の線分Ａ−Ａ’において接続され、両図それぞ
れのノードＶ０，ノードＣ０，ノードＤ３，ノードＤ
５，ノードＧ０は電気的に接続されている。ノードＶ
０，Ｖ１はそれぞれ電源に接続され、ノードＣ０はクロ
ック信号（ＣＬＯＣＬ）を受け、ノードＧ０，Ｇ１はそ
れぞれグランドに接続され、ノードＤ０はデータ（ＤＡ
ＴＡ）を受ける。
【０００３】ＰＭＯＳトランジスタは、ゲートの信号レ
ベルが”Ｌ”レベルのときにオンし、信号レベルの高い
方から低い方に電流がソース電極・ドレイン電極間を導
通する特性を持つ。また、ゲートの信号レベルが”Ｈ”
レベルのときにオフし、ソース電極・ドレイン電極間に
おける電流の導通が遮断される特性を持つ。逆にＮＭＯ
Ｓトランジスタは、ゲートの信号レベルが”Ｈ”レベル
のときにオンし、信号レベルの高い方から低い方に電流
がソース電極・ドレイン電極間を導通する特性をもつ。
また、ゲートの信号レベルが”Ｌ”レベルのときにオフ
し、ソース電極・ドレイン電極間における電流の導通が
遮断される特性をもつ。以上のように、ゲートの信号レ
ベルに応じて、ソース電極・ドレイン電極間を電流が導
通したり、遮断されたりすれば、トランジスタは正常に
動作しているとする。
ベルが”Ｌ”レベルのときにオンし、信号レベルの高い
方から低い方に電流がソース電極・ドレイン電極間を導
通する特性を持つ。また、ゲートの信号レベルが”Ｈ”
レベルのときにオフし、ソース電極・ドレイン電極間に
おける電流の導通が遮断される特性を持つ。逆にＮＭＯ
Ｓトランジスタは、ゲートの信号レベルが”Ｈ”レベル
のときにオンし、信号レベルの高い方から低い方に電流
がソース電極・ドレイン電極間を導通する特性をもつ。
また、ゲートの信号レベルが”Ｌ”レベルのときにオフ
し、ソース電極・ドレイン電極間における電流の導通が
遮断される特性をもつ。以上のように、ゲートの信号レ
ベルに応じて、ソース電極・ドレイン電極間を電流が導
通したり、遮断されたりすれば、トランジスタは正常に
動作しているとする。
【０００４】次に同図のＦＦの動作を説明する。今、デ
ータとクロック信号がともに”Ｌ”レベルと仮定する。
このとき、クロック信号が”Ｌ”レベルだから、ＰＴｒ
２，ＰＴｒ６，ＰＴｒ１０，ＰＴｒ１２はオンし、ＮＴ
ｒ５，ＮＴｒ７，ＮＴｒ１１，ＮＴｒ１５はオフする。
データが”Ｌ”レベルだから、ＰＴｒ１，ＰＴｒ７はオ
ンし、ＮＴｒ１，ＮＴｒ８はオフする。その結果、ノー
ドＤ２，Ｄ７，Ｄ１３，Ｄ１６は”Ｈ”レベル、ノード
Ｄ６，Ｄ８，Ｄ１２，Ｄ１７は”Ｌ”レベルである。ノ
ードＤ１は”Ｈ”レベルである。
ータとクロック信号がともに”Ｌ”レベルと仮定する。
このとき、クロック信号が”Ｌ”レベルだから、ＰＴｒ
２，ＰＴｒ６，ＰＴｒ１０，ＰＴｒ１２はオンし、ＮＴ
ｒ５，ＮＴｒ７，ＮＴｒ１１，ＮＴｒ１５はオフする。
データが”Ｌ”レベルだから、ＰＴｒ１，ＰＴｒ７はオ
ンし、ＮＴｒ１，ＮＴｒ８はオフする。その結果、ノー
ドＤ２，Ｄ７，Ｄ１３，Ｄ１６は”Ｈ”レベル、ノード
Ｄ６，Ｄ８，Ｄ１２，Ｄ１７は”Ｌ”レベルである。ノ
ードＤ１は”Ｈ”レベルである。
【０００５】ＰＴｒ７は既にオンしているので、電源と
ノードＤ５が導通する。従ってノードＤ５は”Ｈ”レベ
ルである。ノードＤ１は”Ｈ”レベルだからＰＴｒ３は
オフし、ＮＴｒ２はオンする。
ノードＤ５が導通する。従ってノードＤ５は”Ｈ”レベ
ルである。ノードＤ１は”Ｈ”レベルだからＰＴｒ３は
オフし、ＮＴｒ２はオンする。
【０００６】ノードＤ５が”Ｈ”レベルの結果、ＰＴｒ
４はオフし、ＮＴｒ３，ＮＴｒ４はオンする。さらに、
ＰＴｒ１５はオフし、ＮＴｒ１４はオンする。ＮＴｒ２
は既にオンしており、さらにＮＴｒ３もオンするので、
グランドとノードＤ３が導通する。従ってノードＤ３
は”Ｌ”レベルである。
４はオフし、ＮＴｒ３，ＮＴｒ４はオンする。さらに、
ＰＴｒ１５はオフし、ＮＴｒ１４はオンする。ＮＴｒ２
は既にオンしており、さらにＮＴｒ３もオンするので、
グランドとノードＤ３が導通する。従ってノードＤ３
は”Ｌ”レベルである。
【０００７】ノードＤ３が”Ｌ”レベルの結果、ＰＴｒ
５はオンし、ＮＴｒ６，ＮＴｒ９はオフする。さらに、
ＰＴｒ９はオンし、ＮＴｒ１０はオフする。
５はオンし、ＮＴｒ６，ＮＴｒ９はオフする。さらに、
ＰＴｒ９はオンし、ＮＴｒ１０はオフする。
【０００８】次に、クロック信号のみ”Ｌ”レベルか
ら”Ｈ”レベルに変化したものとする。そのとき、クロ
ック信号が”Ｈ”レベルだから、ＰＴｒ２，ＰＴｒ６，
ＰＴｒ１０，ＰＴｒ１２はオフし、ＮＴｒ５，ＮＴｒ
７，ＮＴｒ１１，ＮＴｒ１５はオンする。
ら”Ｈ”レベルに変化したものとする。そのとき、クロ
ック信号が”Ｈ”レベルだから、ＰＴｒ２，ＰＴｒ６，
ＰＴｒ１０，ＰＴｒ１２はオフし、ＮＴｒ５，ＮＴｒ
７，ＮＴｒ１１，ＮＴｒ１５はオンする。
【０００９】ＮＴｒ４は既にオンしており、さらにＮＴ
ｒ５もオンしているので、既に”Ｌ”レベルとなってい
るノードＤ３はやはり”Ｌ”レベルである。ノードＤ３
は”Ｌ”レベルのままであり、ノードＤ５とグランド間
は遮断され、ノードＤ５の”Ｈ”レベルは保持される。
ｒ５もオンしているので、既に”Ｌ”レベルとなってい
るノードＤ３はやはり”Ｌ”レベルである。ノードＤ３
は”Ｌ”レベルのままであり、ノードＤ５とグランド間
は遮断され、ノードＤ５の”Ｈ”レベルは保持される。
【００１０】ＮＴｒ１４は既にオンしており、さらにＮ
Ｔｒ１５もオンしているので、ノードＤ１４は”Ｌ”レ
ベルである。その結果、ＰＴｒ８，ＰＴｒ１１，ＰＴｒ
１７はオンし、ＮＴｒ１２，ＮＴｒ１７はオフする。こ
れにより、出力＊Ｑは”Ｈ”レベルである。
Ｔｒ１５もオンしているので、ノードＤ１４は”Ｌ”レ
ベルである。その結果、ＰＴｒ８，ＰＴｒ１１，ＰＴｒ
１７はオンし、ＮＴｒ１２，ＮＴｒ１７はオフする。こ
れにより、出力＊Ｑは”Ｈ”レベルである。
【００１１】ノード１３は既に”Ｈ”レベルであり、Ｐ
Ｔｒ１１はオンにより、ノード１１は”Ｈ”レベルであ
る。ノード１１が”Ｈ”レベルの結果、ＰＴｒ１３，Ｐ
Ｔｒ１４，ＰＴｒ１６はオフし、ＮＴｒ１３，ＮＴｒ１
６はオンする。これにより、出力Ｑは”Ｌ”レベルであ
る。
Ｔｒ１１はオンにより、ノード１１は”Ｈ”レベルであ
る。ノード１１が”Ｈ”レベルの結果、ＰＴｒ１３，Ｐ
Ｔｒ１４，ＰＴｒ１６はオフし、ＮＴｒ１３，ＮＴｒ１
６はオンする。これにより、出力Ｑは”Ｌ”レベルであ
る。
【００１２】その次に、データは”Ｌ”レベルのままで
クロック信号のみ”Ｈ”レベルから”Ｌ”レベルに変化
したものとする。そのとき、ノードＤ７，Ｄ１６は”
Ｈ”レベルとなるが、ノードＤ３，Ｄ５，Ｄ１１，Ｄ１
４は変化せず、前述までの動作結果（各ノードにおけ
る”Ｈ”レベルまたは”Ｌ”レベル）を保持している。
このように、データが変化しなければ、クロック信号が
変化しても内部データが変化することはなく、データを
保持することができる。
クロック信号のみ”Ｈ”レベルから”Ｌ”レベルに変化
したものとする。そのとき、ノードＤ７，Ｄ１６は”
Ｈ”レベルとなるが、ノードＤ３，Ｄ５，Ｄ１１，Ｄ１
４は変化せず、前述までの動作結果（各ノードにおけ
る”Ｈ”レベルまたは”Ｌ”レベル）を保持している。
このように、データが変化しなければ、クロック信号が
変化しても内部データが変化することはなく、データを
保持することができる。
【００１３】データが”Ｈ”レベルのままでクロック信
号が変化したときも、ノードＤ３，Ｄ５，Ｄ１１，Ｄ１
４の信号レベルが上記動作と逆になるだけで、上述と同
様一連の動作結果を保持する。
号が変化したときも、ノードＤ３，Ｄ５，Ｄ１１，Ｄ１
４の信号レベルが上記動作と逆になるだけで、上述と同
様一連の動作結果を保持する。
【００１４】実際の回路における動作では、データは常
に”Ｈ”レベルまたは”Ｌ”レベルという一定の信号レ
ベルを維持しているわけではない。回路動作中は適宜変
化するが、上述のようにクロック信号の変化により、そ
のときのデータの信号レベルを保持する。
に”Ｈ”レベルまたは”Ｌ”レベルという一定の信号レ
ベルを維持しているわけではない。回路動作中は適宜変
化するが、上述のようにクロック信号の変化により、そ
のときのデータの信号レベルを保持する。
【００１５】
【発明が解決しようとする課題】以上のように、データ
とクロック信号の変化、それに接続されたトランジスタ
のオン・オフ動作、さらにそれらに接続されたノード
の”Ｈ”レベル，”Ｌ”レベルによりオン・オフするト
ランジスタの動作等により、状態を一時的に保持する機
能を実現する。このとき、図ｎ中ＰＴｒ２，ＰＴｒ６，
ＰＴｒ１０，ＰＴｒ１２，ＮＴｒ５，ＮＴｒ７，ＮＴｒ
１１，ＮＴｒ１５の、クロック信号に同期して動作する
ゲートでは、ゲートに付随する容量が充放電する、即ち
電流の消費が起こる。通常同期式回路では、クロック信
号は周期的かつ最も頻繁に動作するため、前記のトラン
ジスタの８個分の電力の消費も頻発することになる。
とクロック信号の変化、それに接続されたトランジスタ
のオン・オフ動作、さらにそれらに接続されたノード
の”Ｈ”レベル，”Ｌ”レベルによりオン・オフするト
ランジスタの動作等により、状態を一時的に保持する機
能を実現する。このとき、図ｎ中ＰＴｒ２，ＰＴｒ６，
ＰＴｒ１０，ＰＴｒ１２，ＮＴｒ５，ＮＴｒ７，ＮＴｒ
１１，ＮＴｒ１５の、クロック信号に同期して動作する
ゲートでは、ゲートに付随する容量が充放電する、即ち
電流の消費が起こる。通常同期式回路では、クロック信
号は周期的かつ最も頻繁に動作するため、前記のトラン
ジスタの８個分の電力の消費も頻発することになる。
【００１６】さて、近年の集積回路装置の高性能化・高
機能化は目覚ましく、それに対応するために用いられる
マイクロプロセッサ等の記憶回路素子を多数用いる回路
では、消費電力も増大する問題点が生じる。一方、最近
の情報機器などの製品は、高機能は維持しつつ低消費電
力であることも要求されている。
機能化は目覚ましく、それに対応するために用いられる
マイクロプロセッサ等の記憶回路素子を多数用いる回路
では、消費電力も増大する問題点が生じる。一方、最近
の情報機器などの製品は、高機能は維持しつつ低消費電
力であることも要求されている。
【００１７】また、開発期間もより短くすることが要求
される。論理合成システム等自動化された設計手法が大
幅に取り入れられるが、動作の必要のないＦＦに対する
クロック信号の供給に対しては、制御信号及び論理回路
を用いてクロック信号をストップさせるなどの工夫が取
り入れられている。しかし、それを実現するための制御
信号や回路が別途必要になり、それにともなう配線の増
加・タイミング設計の難化・設計期間の長期化などのデ
メリットが予想される。本質的に消費電力の少ない素子
や集積回路装置の構成の実現が急務である。
される。論理合成システム等自動化された設計手法が大
幅に取り入れられるが、動作の必要のないＦＦに対する
クロック信号の供給に対しては、制御信号及び論理回路
を用いてクロック信号をストップさせるなどの工夫が取
り入れられている。しかし、それを実現するための制御
信号や回路が別途必要になり、それにともなう配線の増
加・タイミング設計の難化・設計期間の長期化などのデ
メリットが予想される。本質的に消費電力の少ない素子
や集積回路装置の構成の実現が急務である。
【００１８】本発明は、これらの問題点を解決するため
になされたものであり、消費電力の削除が達成される半
導体集積回路を得ることを目的とする。
になされたものであり、消費電力の削除が達成される半
導体集積回路を得ることを目的とする。
【００１９】
【課題を解決するための手段】本発明の請求項１に係る
課題解決手段は、各々の制御電極が同一のクロック信号
を受け、各々の第１電流電極が同一ノードに接続され、
各々の第２電流電極がそれぞれ別々のノードに接続され
た同一極性の複数のトランジスタからなる回路構成を有
する半導体集積回路において、前記回路構成を、制御電
極が前記クロック信号を受け、第１電流電極が前記同一
ノードに接続され、第２電流電極が別々のノードに共通
に接続された、前記複数のトランジスタと同一極性の１
つのトランジスタに置き換えたことを特徴とする。
課題解決手段は、各々の制御電極が同一のクロック信号
を受け、各々の第１電流電極が同一ノードに接続され、
各々の第２電流電極がそれぞれ別々のノードに接続され
た同一極性の複数のトランジスタからなる回路構成を有
する半導体集積回路において、前記回路構成を、制御電
極が前記クロック信号を受け、第１電流電極が前記同一
ノードに接続され、第２電流電極が別々のノードに共通
に接続された、前記複数のトランジスタと同一極性の１
つのトランジスタに置き換えたことを特徴とする。
【００２０】本発明の請求項２に係る課題解決手段にお
いて、前記回路構成は、フリップフロップ回路あるいは
ラッチ回路に含まれており、当該回路構成を前記１つの
トランジスタに置き換えたことを特徴とする。
いて、前記回路構成は、フリップフロップ回路あるいは
ラッチ回路に含まれており、当該回路構成を前記１つの
トランジスタに置き換えたことを特徴とする。
【００２１】本発明の請求項３に係る課題解決手段にお
いて、前記複数のトランジスタのそれぞれの第２電流電
極における信号を制御電極が受ける後段のトランジスタ
をさらに備え、前記後段のトランジスタが正常に動作す
る限りで、前記回路構成を前記一つのトランジスタに置
き換えたことを特徴とする。
いて、前記複数のトランジスタのそれぞれの第２電流電
極における信号を制御電極が受ける後段のトランジスタ
をさらに備え、前記後段のトランジスタが正常に動作す
る限りで、前記回路構成を前記一つのトランジスタに置
き換えたことを特徴とする。
【００２２】本発明の請求項４に係る課題解決手段にお
いて、前記複数のトランジスタは、前記フリップフロッ
プ回路のマスター側のみ又はスレーブ側のみに含まれる
ことを特徴とする。
いて、前記複数のトランジスタは、前記フリップフロッ
プ回路のマスター側のみ又はスレーブ側のみに含まれる
ことを特徴とする。
【００２３】本発明の請求項５に係る課題解決手段は、
半導体集積回路のテスト時の信号と、通常の使用時の信
号とを選択して前記前記フリップフロップ回路あるいは
ラッチ回路に出力するテスト用回路をさらに備える。
半導体集積回路のテスト時の信号と、通常の使用時の信
号とを選択して前記前記フリップフロップ回路あるいは
ラッチ回路に出力するテスト用回路をさらに備える。
【００２４】
実施の形態１．図１及び図２は本発明の実施の形態１に
おける半導体集積回路に用いられているＦＦの構成の一
例を示す図であって、ＦＦを線分Ａ−Ａ’で分割した図
である。図１はフリップフロップ回路のマスター側、図
２はＦＦのスレーブ側を示す。両図において、ＰＴｒ
X，ＮＴｒX，ＤX，＊Ｑ，は図１９及び図２０中の各符
号に対応している。両図は、両図の線分Ａ−Ａ’におい
て接続され、両図のそれぞれのノードＶ０，ノードＣ
０，ノードＤ３，ノードＤ５，ノードＧ０は電気的に接
続されている。ノードＶ０，Ｖ１はそれぞれ電源に接続
され、ノードＣ０はクロック信号を受け、ノードＧ０，
Ｇ１はそれぞれグランドに接続され、ノードＤ０はデー
タを受ける。
おける半導体集積回路に用いられているＦＦの構成の一
例を示す図であって、ＦＦを線分Ａ−Ａ’で分割した図
である。図１はフリップフロップ回路のマスター側、図
２はＦＦのスレーブ側を示す。両図において、ＰＴｒ
X，ＮＴｒX，ＤX，＊Ｑ，は図１９及び図２０中の各符
号に対応している。両図は、両図の線分Ａ−Ａ’におい
て接続され、両図のそれぞれのノードＶ０，ノードＣ
０，ノードＤ３，ノードＤ５，ノードＧ０は電気的に接
続されている。ノードＶ０，Ｖ１はそれぞれ電源に接続
され、ノードＣ０はクロック信号を受け、ノードＧ０，
Ｇ１はそれぞれグランドに接続され、ノードＤ０はデー
タを受ける。
【００２５】次に構成について説明する。図１及び図２
に示すＦＦの構成は図１９及び図２０に示すＦＦの構成
と主として同様であり、以下に説明するように、図１９
及び図２０中の複数のトランジスタからなる構成（回路
構成）を１つに置き換えた構成である。即ち、図１９及
び図２０に示すＦＦにおいて、同一極性のＰＴｒ２，Ｐ
Ｔｒ６のゲート電極は、クロック信号を受け、それぞれ
の一方の電流電極は、電源のノードＶ０に接続されてい
る。ＰＴｒ２の他方の電流電極はノードＤ２に接続さ
れ、ＰＴｒ６の他方の電流電極はノードＤ７に接続され
ている。これらＰＴｒ２，ＰＴｒ６からなる構成を、ゲ
ート電極がクロック信号を受け、一方の電流電極が電源
のノードＶ０に接続され、他方の電流電極がノードＤ２
及びノードＤ７に接続されたＰＴｒ２に置き換える。
に示すＦＦの構成は図１９及び図２０に示すＦＦの構成
と主として同様であり、以下に説明するように、図１９
及び図２０中の複数のトランジスタからなる構成（回路
構成）を１つに置き換えた構成である。即ち、図１９及
び図２０に示すＦＦにおいて、同一極性のＰＴｒ２，Ｐ
Ｔｒ６のゲート電極は、クロック信号を受け、それぞれ
の一方の電流電極は、電源のノードＶ０に接続されてい
る。ＰＴｒ２の他方の電流電極はノードＤ２に接続さ
れ、ＰＴｒ６の他方の電流電極はノードＤ７に接続され
ている。これらＰＴｒ２，ＰＴｒ６からなる構成を、ゲ
ート電極がクロック信号を受け、一方の電流電極が電源
のノードＶ０に接続され、他方の電流電極がノードＤ２
及びノードＤ７に接続されたＰＴｒ２に置き換える。
【００２６】図１９及び図２０に示すＦＦにおいて、同
一極性のＰＴｒ１０，ＰＴｒ１２のゲート電極は、クロ
ック信号を受け、それぞれの一方の電流電極は、電源の
ノードＶ０に接続されている。ＰＴｒ１０の他方の電流
電極はノードＤ１３に接続され、ＰＴｒ１２の他方の電
流電極はノードＤ１６に接続されている。これらＰＴｒ
１０，ＰＴｒ１２からなる構成を、ゲート電極がクロッ
ク信号を受け、一方の電流電極が電源のノードＶ０に接
続され、他方の電流電極がノードＤ１３及びノードＤ１
６に接続されたＰＴｒ１０に置き換える。
一極性のＰＴｒ１０，ＰＴｒ１２のゲート電極は、クロ
ック信号を受け、それぞれの一方の電流電極は、電源の
ノードＶ０に接続されている。ＰＴｒ１０の他方の電流
電極はノードＤ１３に接続され、ＰＴｒ１２の他方の電
流電極はノードＤ１６に接続されている。これらＰＴｒ
１０，ＰＴｒ１２からなる構成を、ゲート電極がクロッ
ク信号を受け、一方の電流電極が電源のノードＶ０に接
続され、他方の電流電極がノードＤ１３及びノードＤ１
６に接続されたＰＴｒ１０に置き換える。
【００２７】図１９及び図２０に示すＦＦにおいて、同
一極性のＮＴｒ５，ＮＴｒ７のゲート電極は、クロック
信号を受け、それぞれの一方の電流電極は、グランドの
ノードＧ０に接続されている。ＮＴｒ５の他方の電流電
極はノードＤ６に接続され、ＮＴｒ７の他方の電流電極
はノードＤ８に接続されている。これらＮＴｒ５，ＮＴ
ｒ７からなる構成を、ゲート電極がクロック信号を受
け、一方の電流電極がグランドのノードＧ０に接続さ
れ、他方の電流電極がノードＤ６及びノードＤ８に接続
されたＮＴｒ５に置き換える。
一極性のＮＴｒ５，ＮＴｒ７のゲート電極は、クロック
信号を受け、それぞれの一方の電流電極は、グランドの
ノードＧ０に接続されている。ＮＴｒ５の他方の電流電
極はノードＤ６に接続され、ＮＴｒ７の他方の電流電極
はノードＤ８に接続されている。これらＮＴｒ５，ＮＴ
ｒ７からなる構成を、ゲート電極がクロック信号を受
け、一方の電流電極がグランドのノードＧ０に接続さ
れ、他方の電流電極がノードＤ６及びノードＤ８に接続
されたＮＴｒ５に置き換える。
【００２８】図１９及び図２０に示すＦＦにおいて、同
一極性のＮＴｒ１１，ＮＴｒ１５のゲート電極は、クロ
ック信号を受け、それぞれの一方の電流電極は、グラン
ドのノードＧ０に接続されている。ＮＴｒ１１の他方の
電流電極はノードＤ１２に接続され、ＮＴｒ１５の他方
の電流電極はノードＤ１７に接続されている。これらＮ
Ｔｒ１１，ＮＴｒ１５からなる構成を、ゲート電極がク
ロック信号を受け、一方の電流電極がグランドのノード
Ｇ０に接続され、他方の電流電極がノードＤ１２及びノ
ードＤ１７に接続されたＮＴｒ１１に置き換える。
一極性のＮＴｒ１１，ＮＴｒ１５のゲート電極は、クロ
ック信号を受け、それぞれの一方の電流電極は、グラン
ドのノードＧ０に接続されている。ＮＴｒ１１の他方の
電流電極はノードＤ１２に接続され、ＮＴｒ１５の他方
の電流電極はノードＤ１７に接続されている。これらＮ
Ｔｒ１１，ＮＴｒ１５からなる構成を、ゲート電極がク
ロック信号を受け、一方の電流電極がグランドのノード
Ｇ０に接続され、他方の電流電極がノードＤ１２及びノ
ードＤ１７に接続されたＮＴｒ１１に置き換える。
【００２９】以上のように、図１９及び図２０中のＰＴ
ｒ２，ＰＴｒ６，ＰＴｒ１０，ＰＴｒ１２，ＮＴｒ５，
ＮＴｒ７，ＮＴｒ１１，ＮＴｒ１５のうち、ＰＴｒ６，
ＰＴｒ１２，ＮＴｒ７，ＮＴｒ１５を削除して、図１及
び図２に示すように、クロック信号により動作するトラ
ンジスタ数を、８ゲートから４ゲートに削除する。この
ような構成にしても、図１及び図２中のノードＤ２，ノ
ードＤ１３，ノードＤ６，ノードＤ１２のそれぞれの動
作は図１９及び図２０のノードＤ２及びノードＤ７，ノ
ードＤ１３及びノードＤ１６，ノードＤ６及びノードＤ
８，ノード１２及びノード１７と同様である。すなわ
ち、状態を保持するという機能が損なわれることはな
い。
ｒ２，ＰＴｒ６，ＰＴｒ１０，ＰＴｒ１２，ＮＴｒ５，
ＮＴｒ７，ＮＴｒ１１，ＮＴｒ１５のうち、ＰＴｒ６，
ＰＴｒ１２，ＮＴｒ７，ＮＴｒ１５を削除して、図１及
び図２に示すように、クロック信号により動作するトラ
ンジスタ数を、８ゲートから４ゲートに削除する。この
ような構成にしても、図１及び図２中のノードＤ２，ノ
ードＤ１３，ノードＤ６，ノードＤ１２のそれぞれの動
作は図１９及び図２０のノードＤ２及びノードＤ７，ノ
ードＤ１３及びノードＤ１６，ノードＤ６及びノードＤ
８，ノード１２及びノード１７と同様である。すなわ
ち、状態を保持するという機能が損なわれることはな
い。
【００３０】上述のように、クロック信号により動作す
るトランジスタ数を削除すれば、クロック信号により駆
動すべきトランジスタの容量が削除されることになる。
この結果、消費電力の削除が達成される。
るトランジスタ数を削除すれば、クロック信号により駆
動すべきトランジスタの容量が削除されることになる。
この結果、消費電力の削除が達成される。
【００３１】図３及び図４は本発明の実施の形態１にお
ける半導体集積回路に用いられているＦＦの構成の他の
例を示す図であって、ＦＦを線分Ａ−Ａ’で分割した図
である。図３はＦＦのマスター側、図４はＦＦのスレー
ブ側を示す。両図において、ＰＴｒX，ＮＴｒX，ＤX，
＊Ｑ，は図１９及び図２０中の各符号に対応している。
両図は、両図の線分Ａ−Ａ’において接続され、両図の
それぞれのノードＶ０，ノードＤ７，ノードＤ２，ノー
ドＤ３，ノードＤ５，ノードＤ６，ノードＤ８，ノード
Ｇ０は電気的に接続されている。ノードＶ０，Ｖ１はそ
れぞれ電源に接続され、ノードＣ０はクロック信号を受
け、ノードＧ０，Ｇ１はそれぞれグランドに接続され、
ノードＤ０はデータを受ける。
ける半導体集積回路に用いられているＦＦの構成の他の
例を示す図であって、ＦＦを線分Ａ−Ａ’で分割した図
である。図３はＦＦのマスター側、図４はＦＦのスレー
ブ側を示す。両図において、ＰＴｒX，ＮＴｒX，ＤX，
＊Ｑ，は図１９及び図２０中の各符号に対応している。
両図は、両図の線分Ａ−Ａ’において接続され、両図の
それぞれのノードＶ０，ノードＤ７，ノードＤ２，ノー
ドＤ３，ノードＤ５，ノードＤ６，ノードＤ８，ノード
Ｇ０は電気的に接続されている。ノードＶ０，Ｖ１はそ
れぞれ電源に接続され、ノードＣ０はクロック信号を受
け、ノードＧ０，Ｇ１はそれぞれグランドに接続され、
ノードＤ０はデータを受ける。
【００３２】次に構成について説明する。図３及び図４
に示すＦＦの構成は図１９及び図２０に示すＦＦの構成
と主として同様であり、以下に説明するように、図１９
及び図２０中の複数のトランジスタを１つに置き換えた
構成である。即ち、図１９及び図２０に示すＦＦにおい
て、同一極性のＰＴｒ２，ＰＴｒ１０のゲート電極は、
クロック信号を受け、それぞれの一方の電流電極は、電
源のノードＶ０に接続されている。ＰＴｒ２の他方の電
流電極はノードＤ２に接続され、ＰＴｒ１０の他方の電
流電極はノードＤ１３に接続されている。これらＰＴｒ
２，ＰＴｒ１０からなる構成を、ゲート電極がクロック
信号を受け、一方の電流電極が電源のノードＶ０に接続
され、他方の電流電極がノードＤ２及びノードＤ１３に
接続されたＰＴｒ２に置き換える。
に示すＦＦの構成は図１９及び図２０に示すＦＦの構成
と主として同様であり、以下に説明するように、図１９
及び図２０中の複数のトランジスタを１つに置き換えた
構成である。即ち、図１９及び図２０に示すＦＦにおい
て、同一極性のＰＴｒ２，ＰＴｒ１０のゲート電極は、
クロック信号を受け、それぞれの一方の電流電極は、電
源のノードＶ０に接続されている。ＰＴｒ２の他方の電
流電極はノードＤ２に接続され、ＰＴｒ１０の他方の電
流電極はノードＤ１３に接続されている。これらＰＴｒ
２，ＰＴｒ１０からなる構成を、ゲート電極がクロック
信号を受け、一方の電流電極が電源のノードＶ０に接続
され、他方の電流電極がノードＤ２及びノードＤ１３に
接続されたＰＴｒ２に置き換える。
【００３３】図１９及び図２０に示すＦＦにおいて、同
一極性のＰＴｒ６，ＰＴｒ１２のゲート電極は、クロッ
ク信号を受け、それぞれの一方の電流電極は、電源のノ
ードＶ０に接続されている。ＰＴｒ６の他方の電流電極
はノードＤ７に接続され、ＰＴｒ１２の他方の電流電極
はノードＤ１６に接続されている。これらＰＴｒ６，Ｐ
Ｔｒ１２からなる構成を、ゲート電極がクロック信号を
受け、一方の電流電極が電源のノードＶ０に接続され、
他方の電流電極がノードＤ７及びノードＤ１６に接続さ
れたＰＴｒ６に置き換える。
一極性のＰＴｒ６，ＰＴｒ１２のゲート電極は、クロッ
ク信号を受け、それぞれの一方の電流電極は、電源のノ
ードＶ０に接続されている。ＰＴｒ６の他方の電流電極
はノードＤ７に接続され、ＰＴｒ１２の他方の電流電極
はノードＤ１６に接続されている。これらＰＴｒ６，Ｐ
Ｔｒ１２からなる構成を、ゲート電極がクロック信号を
受け、一方の電流電極が電源のノードＶ０に接続され、
他方の電流電極がノードＤ７及びノードＤ１６に接続さ
れたＰＴｒ６に置き換える。
【００３４】図１９及び図２０に示すＦＦにおいて、同
一極性のＮＴｒ５，ＮＴｒ１１のゲート電極は、クロッ
ク信号を受け、それぞれの一方の電流電極は、グランド
のノードＧ０に接続されている。ＮＴｒ５の他方の電流
電極はノードＤ６に接続され、ＮＴｒ１１の他方の電流
電極はノードＤ１２に接続されている。これらＮＴｒ
５，ＮＴｒ１１からなる構成を、ゲート電極がクロック
信号を受け、一方の電流電極がグランドのノードＧ０に
接続され、他方の電流電極がノードＤ６及びノードＤ１
２に接続されたＮＴｒ５に置き換える。
一極性のＮＴｒ５，ＮＴｒ１１のゲート電極は、クロッ
ク信号を受け、それぞれの一方の電流電極は、グランド
のノードＧ０に接続されている。ＮＴｒ５の他方の電流
電極はノードＤ６に接続され、ＮＴｒ１１の他方の電流
電極はノードＤ１２に接続されている。これらＮＴｒ
５，ＮＴｒ１１からなる構成を、ゲート電極がクロック
信号を受け、一方の電流電極がグランドのノードＧ０に
接続され、他方の電流電極がノードＤ６及びノードＤ１
２に接続されたＮＴｒ５に置き換える。
【００３５】図１９及び図２０に示すＦＦにおいて、同
一極性のＮＴｒ７，ＮＴｒ１５のゲート電極は、クロッ
ク信号を受け、それぞれの一方の電流電極は、グランド
のノードＧ０に接続されている。ＮＴｒ７の他方の電流
電極はノードＤ８に接続され、ＮＴｒ１５の他方の電流
電極はノードＤ１７に接続されている。これらＮＴｒ１
１，ＮＴｒ１５からなる構成を、ゲート電極がクロック
信号を受け、一方の電流電極がグランドのノードＧ０に
接続され、他方の電流電極がノードＤ８及びノードＤ１
７に接続されたＮＴｒ７に置き換える。
一極性のＮＴｒ７，ＮＴｒ１５のゲート電極は、クロッ
ク信号を受け、それぞれの一方の電流電極は、グランド
のノードＧ０に接続されている。ＮＴｒ７の他方の電流
電極はノードＤ８に接続され、ＮＴｒ１５の他方の電流
電極はノードＤ１７に接続されている。これらＮＴｒ１
１，ＮＴｒ１５からなる構成を、ゲート電極がクロック
信号を受け、一方の電流電極がグランドのノードＧ０に
接続され、他方の電流電極がノードＤ８及びノードＤ１
７に接続されたＮＴｒ７に置き換える。
【００３６】以上のように、図１９及び図２０中のＰＴ
ｒ２，ＰＴｒ６，ＰＴｒ１０，ＰＴｒ１２，ＮＴｒ５，
ＮＴｒ７，ＮＴｒ１１，ＮＴｒ１５のうち、ＰＴｒ１
０，ＰＴｒ１２，ＮＴｒ１１，ＮＴｒ１５を削除して、
図３及び図４に示すように、クロック信号により動作す
るトランジスタ数を、８ゲートから４ゲートに削除す
る。このような構成にしても、図３及び図４中のノード
Ｄ２，ノードＤ７，ノードＤ６，ノードＤ８のそれぞれ
の動作は図１９及び図２０のノードＤ２及びノードＤ１
３，ノードＤ７及びノードＤ１６，ノードＤ６及びノー
ドＤ１２，ノード８及びノード１７と同様である。すな
わち、状態を保持するという機能が損なわれることはな
い。
ｒ２，ＰＴｒ６，ＰＴｒ１０，ＰＴｒ１２，ＮＴｒ５，
ＮＴｒ７，ＮＴｒ１１，ＮＴｒ１５のうち、ＰＴｒ１
０，ＰＴｒ１２，ＮＴｒ１１，ＮＴｒ１５を削除して、
図３及び図４に示すように、クロック信号により動作す
るトランジスタ数を、８ゲートから４ゲートに削除す
る。このような構成にしても、図３及び図４中のノード
Ｄ２，ノードＤ７，ノードＤ６，ノードＤ８のそれぞれ
の動作は図１９及び図２０のノードＤ２及びノードＤ１
３，ノードＤ７及びノードＤ１６，ノードＤ６及びノー
ドＤ１２，ノード８及びノード１７と同様である。すな
わち、状態を保持するという機能が損なわれることはな
い。
【００３７】上述のように、クロック信号により動作す
るトランジスタ数を削除すれば、クロック信号により駆
動すべきトランジスタの容量が削除されることになる。
この結果、消費電力の削除が達成される。
るトランジスタ数を削除すれば、クロック信号により駆
動すべきトランジスタの容量が削除されることになる。
この結果、消費電力の削除が達成される。
【００３８】図５及び図６は本発明の実施の形態１にお
ける半導体集積回路に用いられているＦＦの構成の他の
例を示す図であって、ＦＦを線分Ａ−Ａ’で分割した図
である。図５はＦＦのマスター側、図６はＦＦのスレー
ブ側を示す。両図において、ＰＴｒX，ＮＴｒX，ＤX，
＊Ｑ，は図１９及び図２０中の各符号に対応している。
両図は、両図の線分Ａ−Ａ’において接続され、両図の
それぞれのノードＶ０，ノードＤ７，ノードＤ２，ノー
ドＤ３，ノードＤ５，ノードＤ６，ノードＤ８，ノード
Ｇ０は電気的に接続されている。ノードＶ０，Ｖ１はそ
れぞれ電源に接続され、ノードＣ０はクロック信号を受
け、ノードＧ０，Ｇ１はそれぞれグランドに接続され、
ノードＤ０はデータを受ける。
ける半導体集積回路に用いられているＦＦの構成の他の
例を示す図であって、ＦＦを線分Ａ−Ａ’で分割した図
である。図５はＦＦのマスター側、図６はＦＦのスレー
ブ側を示す。両図において、ＰＴｒX，ＮＴｒX，ＤX，
＊Ｑ，は図１９及び図２０中の各符号に対応している。
両図は、両図の線分Ａ−Ａ’において接続され、両図の
それぞれのノードＶ０，ノードＤ７，ノードＤ２，ノー
ドＤ３，ノードＤ５，ノードＤ６，ノードＤ８，ノード
Ｇ０は電気的に接続されている。ノードＶ０，Ｖ１はそ
れぞれ電源に接続され、ノードＣ０はクロック信号を受
け、ノードＧ０，Ｇ１はそれぞれグランドに接続され、
ノードＤ０はデータを受ける。
【００３９】次に構成について説明する。図５及び図６
に示すＦＦの構成は図１９及び図２０に示すＦＦの構成
と主として同様であり、以下に説明するように、図１９
及び図２０中の複数のトランジスタを１つに置き換えた
構成である。即ち、図１９及び図２０に示すＦＦにおい
て、同一極性のＰＴｒ２，ＰＴｒ１２のゲート電極は、
クロック信号を受け、それぞれの一方の電流電極は、電
源のノードＶ０に接続されている。ＰＴｒ２の他方の電
流電極はノードＤ２に接続され、ＰＴｒ１２の他方の電
流電極はノードＤ１６に接続されている。これらＰＴｒ
２，ＰＴｒ１２からなる構成を、ゲート電極がクロック
信号を受け、一方の電流電極が電源のノードＶ０に接続
され、他方の電流電極がノードＤ２及びノードＤ１６に
接続されたＰＴｒ２に置き換える。
に示すＦＦの構成は図１９及び図２０に示すＦＦの構成
と主として同様であり、以下に説明するように、図１９
及び図２０中の複数のトランジスタを１つに置き換えた
構成である。即ち、図１９及び図２０に示すＦＦにおい
て、同一極性のＰＴｒ２，ＰＴｒ１２のゲート電極は、
クロック信号を受け、それぞれの一方の電流電極は、電
源のノードＶ０に接続されている。ＰＴｒ２の他方の電
流電極はノードＤ２に接続され、ＰＴｒ１２の他方の電
流電極はノードＤ１６に接続されている。これらＰＴｒ
２，ＰＴｒ１２からなる構成を、ゲート電極がクロック
信号を受け、一方の電流電極が電源のノードＶ０に接続
され、他方の電流電極がノードＤ２及びノードＤ１６に
接続されたＰＴｒ２に置き換える。
【００４０】図１９及び図２０に示すＦＦにおいて、同
一極性のＰＴｒ６，ＰＴｒ１０のゲート電極は、クロッ
ク信号を受け、それぞれの一方の電流電極は、電源のノ
ードＶ０に接続されている。ＰＴｒ６の他方の電流電極
はノードＤ７に接続され、ＰＴｒ１０の他方の電流電極
はノードＤ１３に接続されている。これらＰＴｒ６，Ｐ
Ｔｒ１２からなる構成を、ゲート電極がクロック信号を
受け、一方の電流電極が電源のノードＶ０に接続され、
他方の電流電極がノードＤ７及びノードＤ１３に接続さ
れたＰＴｒ６に置き換える。
一極性のＰＴｒ６，ＰＴｒ１０のゲート電極は、クロッ
ク信号を受け、それぞれの一方の電流電極は、電源のノ
ードＶ０に接続されている。ＰＴｒ６の他方の電流電極
はノードＤ７に接続され、ＰＴｒ１０の他方の電流電極
はノードＤ１３に接続されている。これらＰＴｒ６，Ｐ
Ｔｒ１２からなる構成を、ゲート電極がクロック信号を
受け、一方の電流電極が電源のノードＶ０に接続され、
他方の電流電極がノードＤ７及びノードＤ１３に接続さ
れたＰＴｒ６に置き換える。
【００４１】図１９及び図２０に示すＦＦにおいて、同
一極性のＮＴｒ５，ＮＴｒ１５のゲート電極は、クロッ
ク信号を受け、それぞれの一方の電流電極は、グランド
のノードＧ０に接続されている。ＮＴｒ５の他方の電流
電極はノードＤ６に接続され、ＮＴｒ１５の他方の電流
電極はノードＤ１７に接続されている。これらＮＴｒ
５，ＮＴｒ１５からなる構成を、ゲート電極がクロック
信号を受け、一方の電流電極がグランドのノードＧ０に
接続され、他方の電流電極がノードＤ６及びノードＤ１
７に接続されたＮＴｒ５に置き換える。
一極性のＮＴｒ５，ＮＴｒ１５のゲート電極は、クロッ
ク信号を受け、それぞれの一方の電流電極は、グランド
のノードＧ０に接続されている。ＮＴｒ５の他方の電流
電極はノードＤ６に接続され、ＮＴｒ１５の他方の電流
電極はノードＤ１７に接続されている。これらＮＴｒ
５，ＮＴｒ１５からなる構成を、ゲート電極がクロック
信号を受け、一方の電流電極がグランドのノードＧ０に
接続され、他方の電流電極がノードＤ６及びノードＤ１
７に接続されたＮＴｒ５に置き換える。
【００４２】図１９及び図２０に示すＦＦにおいて、同
一極性のＮＴｒ７，ＮＴｒ１１のゲート電極は、クロッ
ク信号を受け、それぞれの一方の電流電極は、グランド
のノードＧ０に接続されている。ＮＴｒ７の他方の電流
電極はノードＤ８に接続され、ＮＴｒ１１の他方の電流
電極はノードＤ１２に接続されている。これらＮＴｒ
７，ＮＴｒ１１からなる構成を、ゲート電極がクロック
信号を受け、一方の電流電極がグランドのノードＧ０に
接続され、他方の電流電極がノードＤ８及びノードＤ１
２に接続されたＮＴｒ７に置き換える。
一極性のＮＴｒ７，ＮＴｒ１１のゲート電極は、クロッ
ク信号を受け、それぞれの一方の電流電極は、グランド
のノードＧ０に接続されている。ＮＴｒ７の他方の電流
電極はノードＤ８に接続され、ＮＴｒ１１の他方の電流
電極はノードＤ１２に接続されている。これらＮＴｒ
７，ＮＴｒ１１からなる構成を、ゲート電極がクロック
信号を受け、一方の電流電極がグランドのノードＧ０に
接続され、他方の電流電極がノードＤ８及びノードＤ１
２に接続されたＮＴｒ７に置き換える。
【００４３】以上のように、図１９及び図２０中のＰＴ
ｒ２，ＰＴｒ６，ＰＴｒ１０，ＰＴｒ１２，ＮＴｒ５，
ＮＴｒ７，ＮＴｒ１１，ＮＴｒ１５のうち、ＰＴｒ１
０，ＰＴｒ１２，ＮＴｒ１１，ＮＴｒ１５を削除して、
図５及び図６に示すように、クロック信号により動作す
るトランジスタ数を、８ゲートから４ゲートに削除す
る。このような構成にしても、図５及び図６中のノード
Ｄ２，ノードＤ７，ノードＤ６，ノードＤ８のそれぞれ
の動作は図１９及び図２０のノードＤ２及びノードＤ１
６，ノードＤ７及びノードＤ１３，ノードＤ６及びノー
ドＤ１７，ノード８及びノード１２と同様である。すな
わち、状態を保持するという機能が損なわれることはな
い。
ｒ２，ＰＴｒ６，ＰＴｒ１０，ＰＴｒ１２，ＮＴｒ５，
ＮＴｒ７，ＮＴｒ１１，ＮＴｒ１５のうち、ＰＴｒ１
０，ＰＴｒ１２，ＮＴｒ１１，ＮＴｒ１５を削除して、
図５及び図６に示すように、クロック信号により動作す
るトランジスタ数を、８ゲートから４ゲートに削除す
る。このような構成にしても、図５及び図６中のノード
Ｄ２，ノードＤ７，ノードＤ６，ノードＤ８のそれぞれ
の動作は図１９及び図２０のノードＤ２及びノードＤ１
６，ノードＤ７及びノードＤ１３，ノードＤ６及びノー
ドＤ１７，ノード８及びノード１２と同様である。すな
わち、状態を保持するという機能が損なわれることはな
い。
【００４４】上述のように、クロック信号により動作す
るトランジスタ数を削除すれば、クロック信号により駆
動すべきトランジスタの容量が削除されることになる。
この結果、消費電力の削除が達成される。
るトランジスタ数を削除すれば、クロック信号により駆
動すべきトランジスタの容量が削除されることになる。
この結果、消費電力の削除が達成される。
【００４５】図７及び図８は本発明の実施の形態１にお
ける半導体集積回路に用いられているＦＦの構成の他の
例を示す図であって、ＦＦを線分Ａ−Ａ’で分割した図
である。図７はＦＦのマスター側、図８はＦＦのスレー
ブ側を示す。両図において、ＰＴｒX，ＮＴｒX，ＤX，
＊Ｑ，は図１９及び図２０中の各符号に対応している。
両図は、両図の線分Ａ−Ａ’において接続され、両図の
それぞれのノードＶ０，ノードＣ０，ノードＤ２，ノー
ドＤ３，ノードＤ５，ノードＤ６，ノードＧ０は電気的
に接続されている。ノードＶ０，Ｖ１はそれぞれ電源に
接続され、ノードＣ０はクロック信号を受け、ノードＧ
０，Ｇ１はそれぞれグランドに接続され、ノードＤ０は
データを受ける。
ける半導体集積回路に用いられているＦＦの構成の他の
例を示す図であって、ＦＦを線分Ａ−Ａ’で分割した図
である。図７はＦＦのマスター側、図８はＦＦのスレー
ブ側を示す。両図において、ＰＴｒX，ＮＴｒX，ＤX，
＊Ｑ，は図１９及び図２０中の各符号に対応している。
両図は、両図の線分Ａ−Ａ’において接続され、両図の
それぞれのノードＶ０，ノードＣ０，ノードＤ２，ノー
ドＤ３，ノードＤ５，ノードＤ６，ノードＧ０は電気的
に接続されている。ノードＶ０，Ｖ１はそれぞれ電源に
接続され、ノードＣ０はクロック信号を受け、ノードＧ
０，Ｇ１はそれぞれグランドに接続され、ノードＤ０は
データを受ける。
【００４６】次に構成について説明する。図７及び図８
に示すＦＦの構成は図１９及び図２０に示すＦＦの構成
と主として同様であり、以下に説明するように、図１９
及び図２０中の複数のトランジスタを１つに置き換えた
構成である。即ち、図１９及び図２０に示すＦＦにおい
て、同一極性のＰＴｒ２，ＰＴｒ６，ＰＴｒ１０のゲー
ト電極は、クロック信号を受け、それぞれの一方の電流
電極は、電源のノードＶ０に接続されている。ＰＴｒ２
の他方の電流電極はノードＤ２に接続され、ＰＴｒ６の
他方の電流電極はノードＤ７に接続され、ＰＴｒ１０の
他方の電流電極はノードＤ１３に接続されている。これ
らＰＴｒ２，ＰＴｒ６，ＰＴｒ１０からなる構成を、ゲ
ート電極がクロック信号を受け、一方の電流電極が電源
のノードＶ０に接続され、他方の電流電極がノードＤ
２，ノードＤ７及びノードＤ１３に接続されたＰＴｒ２
に置き換える。
に示すＦＦの構成は図１９及び図２０に示すＦＦの構成
と主として同様であり、以下に説明するように、図１９
及び図２０中の複数のトランジスタを１つに置き換えた
構成である。即ち、図１９及び図２０に示すＦＦにおい
て、同一極性のＰＴｒ２，ＰＴｒ６，ＰＴｒ１０のゲー
ト電極は、クロック信号を受け、それぞれの一方の電流
電極は、電源のノードＶ０に接続されている。ＰＴｒ２
の他方の電流電極はノードＤ２に接続され、ＰＴｒ６の
他方の電流電極はノードＤ７に接続され、ＰＴｒ１０の
他方の電流電極はノードＤ１３に接続されている。これ
らＰＴｒ２，ＰＴｒ６，ＰＴｒ１０からなる構成を、ゲ
ート電極がクロック信号を受け、一方の電流電極が電源
のノードＶ０に接続され、他方の電流電極がノードＤ
２，ノードＤ７及びノードＤ１３に接続されたＰＴｒ２
に置き換える。
【００４７】図１９及び図２０に示すＦＦにおいて、同
一極性のＮＴｒ５，ＮＴｒ７，ＮＴｒ１１のゲート電極
は、クロック信号を受け、それぞれの一方の電流電極
は、グランドのノードＧ０に接続されている。ＮＴｒ５
の他方の電流電極はノードＤ６に接続され、ＮＴｒ７の
他方の電流電極はノードＤ８に接続され、ＮＴｒ１１の
他方の電流電極はノードＤ１２に接続されている。これ
らＮＴｒ５，ＮＴｒ７，ＮＴｒ１１からなる構成を、ゲ
ート電極がクロック信号を受け、一方の電流電極がグラ
ンドのノードＧ０に接続され、他方の電流電極がノード
Ｄ６，ノードＤ８及びノードＤ１２に接続されたＮＴｒ
５に置き換える。
一極性のＮＴｒ５，ＮＴｒ７，ＮＴｒ１１のゲート電極
は、クロック信号を受け、それぞれの一方の電流電極
は、グランドのノードＧ０に接続されている。ＮＴｒ５
の他方の電流電極はノードＤ６に接続され、ＮＴｒ７の
他方の電流電極はノードＤ８に接続され、ＮＴｒ１１の
他方の電流電極はノードＤ１２に接続されている。これ
らＮＴｒ５，ＮＴｒ７，ＮＴｒ１１からなる構成を、ゲ
ート電極がクロック信号を受け、一方の電流電極がグラ
ンドのノードＧ０に接続され、他方の電流電極がノード
Ｄ６，ノードＤ８及びノードＤ１２に接続されたＮＴｒ
５に置き換える。
【００４８】以上のように、図１９及び図２０中のＰＴ
ｒ２，ＰＴｒ６，ＰＴｒ１０，ＰＴｒ１２，ＮＴｒ５，
ＮＴｒ７，ＮＴｒ１１，ＮＴｒ１５のうち、ＰＴｒ６，
ＰＴｒ１０，ＮＴｒ７，ＮＴｒ１１を削除して、図７及
び図８に示すように、クロック信号により動作するトラ
ンジスタ数を、８ゲートから４ゲートに削除する。この
ような構成にしても、図７及び図８中のノードＤ２，ノ
ードＤ６のそれぞれの動作は図１９及び図２０のノード
Ｄ２及びノードＤ７及びノードＤ１３，ノードＤ６及び
ノードＤ８及びノードＤ１２と同様である。すなわち、
状態を保持するという機能が損なわれることはない。
ｒ２，ＰＴｒ６，ＰＴｒ１０，ＰＴｒ１２，ＮＴｒ５，
ＮＴｒ７，ＮＴｒ１１，ＮＴｒ１５のうち、ＰＴｒ６，
ＰＴｒ１０，ＮＴｒ７，ＮＴｒ１１を削除して、図７及
び図８に示すように、クロック信号により動作するトラ
ンジスタ数を、８ゲートから４ゲートに削除する。この
ような構成にしても、図７及び図８中のノードＤ２，ノ
ードＤ６のそれぞれの動作は図１９及び図２０のノード
Ｄ２及びノードＤ７及びノードＤ１３，ノードＤ６及び
ノードＤ８及びノードＤ１２と同様である。すなわち、
状態を保持するという機能が損なわれることはない。
【００４９】上述のように、クロック信号により動作す
るトランジスタ数を削除すれば、クロック信号により駆
動すべきトランジスタの容量が削除されることになる。
この結果、消費電力の削除が達成される。
るトランジスタ数を削除すれば、クロック信号により駆
動すべきトランジスタの容量が削除されることになる。
この結果、消費電力の削除が達成される。
【００５０】図９及び図１０は本発明の実施の形態１に
おける半導体集積回路に用いられているＦＦの構成の他
の例を示す図であって、ＦＦを線分Ａ−Ａ’で分割した
図である。図９はＦＦのマスター側、図１０はＦＦのス
レーブ側を示す。両図において、ＰＴｒX，ＮＴｒX，Ｄ
X，＊Ｑ，は図１９及び図２０中の各符号に対応してい
る。両図は、両図の線分Ａ−Ａ’において接続され、両
図のそれぞれのノードＶ０，ノードＣ０，ノードＤ２，
ノードＤ３，ノードＤ５，ノードＤ６，ノードＧ０は電
気的に接続されている。ノードＶ０，Ｖ１はそれぞれ電
源に接続され、ノードＣ０はクロック信号を受け、ノー
ドＧ０，Ｇ１はそれぞれグランドに接続され、ノードＤ
０はデータを受ける。
おける半導体集積回路に用いられているＦＦの構成の他
の例を示す図であって、ＦＦを線分Ａ−Ａ’で分割した
図である。図９はＦＦのマスター側、図１０はＦＦのス
レーブ側を示す。両図において、ＰＴｒX，ＮＴｒX，Ｄ
X，＊Ｑ，は図１９及び図２０中の各符号に対応してい
る。両図は、両図の線分Ａ−Ａ’において接続され、両
図のそれぞれのノードＶ０，ノードＣ０，ノードＤ２，
ノードＤ３，ノードＤ５，ノードＤ６，ノードＧ０は電
気的に接続されている。ノードＶ０，Ｖ１はそれぞれ電
源に接続され、ノードＣ０はクロック信号を受け、ノー
ドＧ０，Ｇ１はそれぞれグランドに接続され、ノードＤ
０はデータを受ける。
【００５１】次に構成について説明する。図９及び図１
０に示すＦＦの構成は図１９及び図２０に示すＦＦの構
成と主として同様であり、以下に説明するように、図１
９及び図２０中の複数のトランジスタを１つに置き換え
た構成である。即ち、図１９及び図２０に示すＦＦにお
いて、同一極性のＰＴｒ２，ＰＴｒ６，ＰＴｒ１２のゲ
ート電極は、クロック信号を受け、それぞれの一方の電
流電極は、電源のノードＶ０に接続されている。ＰＴｒ
２の他方の電流電極はノードＤ２に接続され、ＰＴｒ６
の他方の電流電極はノードＤ７に接続され、ＰＴｒ１２
の他方の電流電極はノードＤ１６に接続されている。こ
れらＰＴｒ２，ＰＴｒ６，ＰＴｒ１２からなる構成を、
ゲート電極がクロック信号を受け、一方の電流電極が電
源のノードＶ０に接続され、他方の電流電極がノードＤ
２，ノードＤ７及びノードＤ１６に接続されたＰＴｒ２
に置き換える。
０に示すＦＦの構成は図１９及び図２０に示すＦＦの構
成と主として同様であり、以下に説明するように、図１
９及び図２０中の複数のトランジスタを１つに置き換え
た構成である。即ち、図１９及び図２０に示すＦＦにお
いて、同一極性のＰＴｒ２，ＰＴｒ６，ＰＴｒ１２のゲ
ート電極は、クロック信号を受け、それぞれの一方の電
流電極は、電源のノードＶ０に接続されている。ＰＴｒ
２の他方の電流電極はノードＤ２に接続され、ＰＴｒ６
の他方の電流電極はノードＤ７に接続され、ＰＴｒ１２
の他方の電流電極はノードＤ１６に接続されている。こ
れらＰＴｒ２，ＰＴｒ６，ＰＴｒ１２からなる構成を、
ゲート電極がクロック信号を受け、一方の電流電極が電
源のノードＶ０に接続され、他方の電流電極がノードＤ
２，ノードＤ７及びノードＤ１６に接続されたＰＴｒ２
に置き換える。
【００５２】図１９及び図２０に示すＦＦにおいて、同
一極性のＮＴｒ５，ＮＴｒ７，ＮＴｒ１５のゲート電極
は、クロック信号を受け、それぞれの一方の電流電極
は、グランドのノードＧ０に接続されている。ＮＴｒ５
の他方の電流電極はノードＤ６に接続され、ＮＴｒ７の
他方の電流電極はノードＤ８に接続され、ＮＴｒ１５の
他方の電流電極はノードＤ１７に接続されている。これ
らＮＴｒ５，ＮＴｒ７，ＮＴｒ１５からなる構成を、ゲ
ート電極がクロック信号を受け、一方の電流電極がグラ
ンドのノードＧ０に接続され、他方の電流電極がノード
Ｄ６，ノードＤ８及びノードＤ１７に接続されたＮＴｒ
５に置き換える。
一極性のＮＴｒ５，ＮＴｒ７，ＮＴｒ１５のゲート電極
は、クロック信号を受け、それぞれの一方の電流電極
は、グランドのノードＧ０に接続されている。ＮＴｒ５
の他方の電流電極はノードＤ６に接続され、ＮＴｒ７の
他方の電流電極はノードＤ８に接続され、ＮＴｒ１５の
他方の電流電極はノードＤ１７に接続されている。これ
らＮＴｒ５，ＮＴｒ７，ＮＴｒ１５からなる構成を、ゲ
ート電極がクロック信号を受け、一方の電流電極がグラ
ンドのノードＧ０に接続され、他方の電流電極がノード
Ｄ６，ノードＤ８及びノードＤ１７に接続されたＮＴｒ
５に置き換える。
【００５３】以上のように、図１９及び図２０中のＰＴ
ｒ２，ＰＴｒ６，ＰＴｒ１０，ＰＴｒ１２，ＮＴｒ５，
ＮＴｒ７，ＮＴｒ１１，ＮＴｒ１５のうち、ＰＴｒ６，
ＰＴｒ１２，ＮＴｒ７，ＮＴｒ１５を削除して、図９及
び図１０に示すように、クロック信号により動作するト
ランジスタ数を、８ゲートから４ゲートに削除する。こ
のような構成にしても、図９及び図１０中のノードＤ
２，ノードＤ６のそれぞれの動作は図１９及び図２０の
ノードＤ２及びノードＤ７及びノードＤ１６，ノードＤ
６及びノードＤ８及びノードＤ１７と同様である。すな
わち、状態を保持するという機能が損なわれることはな
い。
ｒ２，ＰＴｒ６，ＰＴｒ１０，ＰＴｒ１２，ＮＴｒ５，
ＮＴｒ７，ＮＴｒ１１，ＮＴｒ１５のうち、ＰＴｒ６，
ＰＴｒ１２，ＮＴｒ７，ＮＴｒ１５を削除して、図９及
び図１０に示すように、クロック信号により動作するト
ランジスタ数を、８ゲートから４ゲートに削除する。こ
のような構成にしても、図９及び図１０中のノードＤ
２，ノードＤ６のそれぞれの動作は図１９及び図２０の
ノードＤ２及びノードＤ７及びノードＤ１６，ノードＤ
６及びノードＤ８及びノードＤ１７と同様である。すな
わち、状態を保持するという機能が損なわれることはな
い。
【００５４】上述のように、クロック信号により動作す
るトランジスタ数を削除すれば、クロック信号により駆
動すべきトランジスタの容量が削除されることになる。
この結果、消費電力の削除が達成される。
るトランジスタ数を削除すれば、クロック信号により駆
動すべきトランジスタの容量が削除されることになる。
この結果、消費電力の削除が達成される。
【００５５】図１１及び図１２は本発明の実施の形態１
における半導体集積回路に用いられているＦＦの構成の
他の例を示す図であって、ＦＦを線分Ａ−Ａ’で分割し
た図である。図１１はＦＦのマスター側、図１２はＦＦ
のスレーブ側を示す。両図において、ＰＴｒX，ＮＴｒ
X，ＤX，＊Ｑ，は図１９及び図２０中の各符号に対応し
ている。両図は、両図の線分Ａ−Ａ’において接続さ
れ、両図のそれぞれのノードＶ０，ノードＤ２，ノード
Ｄ３，ノードＤ５，ノードＤ６，ノードＧ０は電気的に
接続されている。ノードＶ０，Ｖ１はそれぞれ電源に接
続され、ノードＣ０はクロック信号を受け、ノードＧ
０，Ｇ１はそれぞれグランドに接続され、ノードＤ０は
データを受ける。
における半導体集積回路に用いられているＦＦの構成の
他の例を示す図であって、ＦＦを線分Ａ−Ａ’で分割し
た図である。図１１はＦＦのマスター側、図１２はＦＦ
のスレーブ側を示す。両図において、ＰＴｒX，ＮＴｒ
X，ＤX，＊Ｑ，は図１９及び図２０中の各符号に対応し
ている。両図は、両図の線分Ａ−Ａ’において接続さ
れ、両図のそれぞれのノードＶ０，ノードＤ２，ノード
Ｄ３，ノードＤ５，ノードＤ６，ノードＧ０は電気的に
接続されている。ノードＶ０，Ｖ１はそれぞれ電源に接
続され、ノードＣ０はクロック信号を受け、ノードＧ
０，Ｇ１はそれぞれグランドに接続され、ノードＤ０は
データを受ける。
【００５６】次に構成について説明する。図１１及び図
１２に示すＦＦの構成は図１９及び図２０に示すＦＦの
構成と主として同様であり、以下に説明するように、図
１９及び図２０中の複数のトランジスタを１つに置き換
えた構成である。即ち、図１９及び図２０に示すＦＦに
おいて、同一極性のＰＴｒ２，ＰＴｒ１０，ＰＴｒ１２
のゲート電極は、クロック信号を受け、それぞれの一方
の電流電極は、電源のノードＶ０に接続されている。Ｐ
Ｔｒ２の他方の電流電極はノードＤ２に接続され、ＰＴ
ｒ１０の他方の電流電極はノードＤ１３に接続され、Ｐ
Ｔｒ１２の他方の電流電極はノードＤ１６に接続されて
いる。これらＰＴｒ２，ＰＴｒ１０，ＰＴｒ１２からな
る構成を、ゲート電極がクロック信号を受け、一方の電
流電極が電源のノードＶ０に接続され、他方の電流電極
がノードＤ２，ノードＤ１３及びノードＤ１６に接続さ
れたＰＴｒ２に置き換える。
１２に示すＦＦの構成は図１９及び図２０に示すＦＦの
構成と主として同様であり、以下に説明するように、図
１９及び図２０中の複数のトランジスタを１つに置き換
えた構成である。即ち、図１９及び図２０に示すＦＦに
おいて、同一極性のＰＴｒ２，ＰＴｒ１０，ＰＴｒ１２
のゲート電極は、クロック信号を受け、それぞれの一方
の電流電極は、電源のノードＶ０に接続されている。Ｐ
Ｔｒ２の他方の電流電極はノードＤ２に接続され、ＰＴ
ｒ１０の他方の電流電極はノードＤ１３に接続され、Ｐ
Ｔｒ１２の他方の電流電極はノードＤ１６に接続されて
いる。これらＰＴｒ２，ＰＴｒ１０，ＰＴｒ１２からな
る構成を、ゲート電極がクロック信号を受け、一方の電
流電極が電源のノードＶ０に接続され、他方の電流電極
がノードＤ２，ノードＤ１３及びノードＤ１６に接続さ
れたＰＴｒ２に置き換える。
【００５７】図１９及び図２０に示すＦＦにおいて、同
一極性のＮＴｒ５，ＮＴｒ１１，ＮＴｒ１５のゲート電
極は、クロック信号を受け、それぞれの一方の電流電極
は、グランドのノードＧ０に接続されている。ＮＴｒ５
の他方の電流電極はノードＤ６に接続され、ＮＴｒ１１
の他方の電流電極はノードＤ１２に接続され、ＮＴｒ１
５の他方の電流電極はノードＤ１７に接続されている。
これらＮＴｒ５，ＮＴｒ１１，ＮＴｒ１５からなる構成
を、ゲート電極がクロック信号を受け、一方の電流電極
がグランドのノードＧ０に接続され、他方の電流電極が
ノードＤ６，ノードＤ１２及びノードＤ１７に接続され
たＮＴｒ５に置き換える。
一極性のＮＴｒ５，ＮＴｒ１１，ＮＴｒ１５のゲート電
極は、クロック信号を受け、それぞれの一方の電流電極
は、グランドのノードＧ０に接続されている。ＮＴｒ５
の他方の電流電極はノードＤ６に接続され、ＮＴｒ１１
の他方の電流電極はノードＤ１２に接続され、ＮＴｒ１
５の他方の電流電極はノードＤ１７に接続されている。
これらＮＴｒ５，ＮＴｒ１１，ＮＴｒ１５からなる構成
を、ゲート電極がクロック信号を受け、一方の電流電極
がグランドのノードＧ０に接続され、他方の電流電極が
ノードＤ６，ノードＤ１２及びノードＤ１７に接続され
たＮＴｒ５に置き換える。
【００５８】以上のように、図１９及び図２０中のＰＴ
ｒ２，ＰＴｒ６，ＰＴｒ１０，ＰＴｒ１２，ＮＴｒ５，
ＮＴｒ７，ＮＴｒ１１，ＮＴｒ１５のうち、ＰＴｒ１
０，ＰＴｒ１２，ＮＴｒ１１，ＮＴｒ１５を削除して、
図１１及び図１２に示すように、クロック信号により動
作するトランジスタ数を、８ゲートから４ゲートに削除
する。このような構成にしても、図１１及び図１２中の
ノードＤ２，ノードＤ６のそれぞれの動作は図１９及び
図２０のノードＤ２及びノードＤ１３及びノードＤ１
６，ノードＤ６及びノードＤ１２及びノードＤ１７と同
様である。すなわち、状態を保持するという機能が損な
われることはない。
ｒ２，ＰＴｒ６，ＰＴｒ１０，ＰＴｒ１２，ＮＴｒ５，
ＮＴｒ７，ＮＴｒ１１，ＮＴｒ１５のうち、ＰＴｒ１
０，ＰＴｒ１２，ＮＴｒ１１，ＮＴｒ１５を削除して、
図１１及び図１２に示すように、クロック信号により動
作するトランジスタ数を、８ゲートから４ゲートに削除
する。このような構成にしても、図１１及び図１２中の
ノードＤ２，ノードＤ６のそれぞれの動作は図１９及び
図２０のノードＤ２及びノードＤ１３及びノードＤ１
６，ノードＤ６及びノードＤ１２及びノードＤ１７と同
様である。すなわち、状態を保持するという機能が損な
われることはない。
【００５９】上述のように、クロック信号により動作す
るトランジスタ数を削除すれば、クロック信号により駆
動すべきトランジスタの容量が削除されることになる。
この結果、消費電力の削除が達成される。
るトランジスタ数を削除すれば、クロック信号により駆
動すべきトランジスタの容量が削除されることになる。
この結果、消費電力の削除が達成される。
【００６０】図１３及び図１４は本発明の実施の形態１
における半導体集積回路に用いられているＦＦの構成の
他の例を示す図であって、ＦＦを線分Ａ−Ａ’で分割し
た図である。図１１はＦＦのマスター側、図１２はＦＦ
のスレーブ側を示す。両図において、ＰＴｒX，ＮＴｒ
X，ＤX，＊Ｑ，は図１９及び図２０中の各符号に対応し
ている。両図は、両図の線分Ａ−Ａ’において接続さ
れ、両図のそれぞれのノードＶ０，ノードＤ７，ノード
Ｄ３，ノードＤ５，ノードＤ８，ノードＧ０は電気的に
接続されている。ノードＶ０，Ｖ１はそれぞれ電源に接
続され、ノードＣ０はクロック信号を受け、ノードＧ
０，Ｇ１はそれぞれグランドに接続され、ノードＤ０は
データを受ける。
における半導体集積回路に用いられているＦＦの構成の
他の例を示す図であって、ＦＦを線分Ａ−Ａ’で分割し
た図である。図１１はＦＦのマスター側、図１２はＦＦ
のスレーブ側を示す。両図において、ＰＴｒX，ＮＴｒ
X，ＤX，＊Ｑ，は図１９及び図２０中の各符号に対応し
ている。両図は、両図の線分Ａ−Ａ’において接続さ
れ、両図のそれぞれのノードＶ０，ノードＤ７，ノード
Ｄ３，ノードＤ５，ノードＤ８，ノードＧ０は電気的に
接続されている。ノードＶ０，Ｖ１はそれぞれ電源に接
続され、ノードＣ０はクロック信号を受け、ノードＧ
０，Ｇ１はそれぞれグランドに接続され、ノードＤ０は
データを受ける。
【００６１】次に構成について説明する。図１１及び図
１２に示すＦＦの構成は図１９及び図２０に示すＦＦの
構成と主として同様であり、以下に説明するように、図
１９及び図２０中の複数のトランジスタを１つに置き換
えた構成である。即ち、図１９及び図２０に示すＦＦに
おいて、同一極性のＰＴｒ６，ＰＴｒ１０，ＰＴｒ１２
のゲート電極は、クロック信号を受け、それぞれの一方
の電流電極は、電源のノードＶ０に接続されている。Ｐ
Ｔｒ２の他方の電流電極はノードＤ７に接続され、ＰＴ
ｒ１０の他方の電流電極はノードＤ１３に接続され、Ｐ
Ｔｒ１２の他方の電流電極はノードＤ１６に接続されて
いる。これらＰＴｒ６，ＰＴｒ１０，ＰＴｒ１２からな
る構成を、ゲート電極がクロック信号を受け、一方の電
流電極が電源のノードＶ０に接続され、他方の電流電極
がノードＤ７，ノードＤ１３及びノードＤ１６に接続さ
れたＰＴｒ６に置き換える。
１２に示すＦＦの構成は図１９及び図２０に示すＦＦの
構成と主として同様であり、以下に説明するように、図
１９及び図２０中の複数のトランジスタを１つに置き換
えた構成である。即ち、図１９及び図２０に示すＦＦに
おいて、同一極性のＰＴｒ６，ＰＴｒ１０，ＰＴｒ１２
のゲート電極は、クロック信号を受け、それぞれの一方
の電流電極は、電源のノードＶ０に接続されている。Ｐ
Ｔｒ２の他方の電流電極はノードＤ７に接続され、ＰＴ
ｒ１０の他方の電流電極はノードＤ１３に接続され、Ｐ
Ｔｒ１２の他方の電流電極はノードＤ１６に接続されて
いる。これらＰＴｒ６，ＰＴｒ１０，ＰＴｒ１２からな
る構成を、ゲート電極がクロック信号を受け、一方の電
流電極が電源のノードＶ０に接続され、他方の電流電極
がノードＤ７，ノードＤ１３及びノードＤ１６に接続さ
れたＰＴｒ６に置き換える。
【００６２】図１９及び図２０に示すＦＦにおいて、同
一極性のＮＴｒ７，ＮＴｒ１１，ＮＴｒ１５のゲート電
極は、クロック信号を受け、それぞれの一方の電流電極
は、グランドのノードＧ０に接続されている。ＮＴｒ７
の他方の電流電極はノードＤ８に接続され、ＮＴｒ１１
の他方の電流電極はノードＤ１２に接続され、ＮＴｒ１
５の他方の電流電極はノードＤ１７に接続されている。
これらＮＴｒ７，ＮＴｒ１１，ＮＴｒ１５からなる構成
を、ゲート電極がクロック信号を受け、一方の電流電極
がグランドのノードＧ０に接続され、他方の電流電極が
ノードＤ８，ノードＤ１２及びノードＤ１７に接続され
たＮＴｒ７に置き換える。
一極性のＮＴｒ７，ＮＴｒ１１，ＮＴｒ１５のゲート電
極は、クロック信号を受け、それぞれの一方の電流電極
は、グランドのノードＧ０に接続されている。ＮＴｒ７
の他方の電流電極はノードＤ８に接続され、ＮＴｒ１１
の他方の電流電極はノードＤ１２に接続され、ＮＴｒ１
５の他方の電流電極はノードＤ１７に接続されている。
これらＮＴｒ７，ＮＴｒ１１，ＮＴｒ１５からなる構成
を、ゲート電極がクロック信号を受け、一方の電流電極
がグランドのノードＧ０に接続され、他方の電流電極が
ノードＤ８，ノードＤ１２及びノードＤ１７に接続され
たＮＴｒ７に置き換える。
【００６３】以上のように、図１９及び図２０中のＰＴ
ｒ２，ＰＴｒ６，ＰＴｒ１０，ＰＴｒ１２，ＮＴｒ５，
ＮＴｒ７，ＮＴｒ１１，ＮＴｒ１５のうち、ＰＴｒ１
０，ＰＴｒ１２，ＮＴｒ１１，ＮＴｒ１５を削除して、
図１３及び図１４に示すように、クロック信号により動
作するトランジスタ数を、８ゲートから４ゲートに削除
する。このような構成にしても、図１３及び図１４中の
ノードＤ７，ノードＤ８のそれぞれの動作は図１９及び
図２０のノードＤ７及びノードＤ１３及びノードＤ１
６，ノードＤ８及びノードＤ１２及びノードＤ１７と同
様である。すなわち、状態を保持するという機能が損な
われることはない。
ｒ２，ＰＴｒ６，ＰＴｒ１０，ＰＴｒ１２，ＮＴｒ５，
ＮＴｒ７，ＮＴｒ１１，ＮＴｒ１５のうち、ＰＴｒ１
０，ＰＴｒ１２，ＮＴｒ１１，ＮＴｒ１５を削除して、
図１３及び図１４に示すように、クロック信号により動
作するトランジスタ数を、８ゲートから４ゲートに削除
する。このような構成にしても、図１３及び図１４中の
ノードＤ７，ノードＤ８のそれぞれの動作は図１９及び
図２０のノードＤ７及びノードＤ１３及びノードＤ１
６，ノードＤ８及びノードＤ１２及びノードＤ１７と同
様である。すなわち、状態を保持するという機能が損な
われることはない。
【００６４】上述のように、クロック信号により動作す
るトランジスタ数を削除すれば、クロック信号により駆
動すべきトランジスタの容量が削除されることになる。
この結果、消費電力の削除が達成される。
るトランジスタ数を削除すれば、クロック信号により駆
動すべきトランジスタの容量が削除されることになる。
この結果、消費電力の削除が達成される。
【００６５】図１５及び図１６は本発明の実施の形態１
における半導体集積回路に用いられているＦＦの構成の
他の例を示す図であって、ＦＦを線分Ａ−Ａ’で分割し
た図である。図１５はＦＦのマスター側、図１６はＦＦ
のスレーブ側を示す。両図において、ＰＴｒX，ＮＴｒ
X，ＤX，＊Ｑ，は図１９及び図２０中の各符号に対応し
ている。両図は、両図の線分Ａ−Ａ’において接続さ
れ、両図のそれぞれのノードＶ０，ノードＤ２，ノード
Ｄ３，ノードＤ５，ノードＤ６，ノードＧ０は電気的に
接続されている。ノードＶ０，Ｖ１はそれぞれ電源に接
続され、ノードＣ０はクロック信号を受け、ノードＧ
０，Ｇ１はそれぞれグランドに接続され、ノードＤ０は
データを受ける。
における半導体集積回路に用いられているＦＦの構成の
他の例を示す図であって、ＦＦを線分Ａ−Ａ’で分割し
た図である。図１５はＦＦのマスター側、図１６はＦＦ
のスレーブ側を示す。両図において、ＰＴｒX，ＮＴｒ
X，ＤX，＊Ｑ，は図１９及び図２０中の各符号に対応し
ている。両図は、両図の線分Ａ−Ａ’において接続さ
れ、両図のそれぞれのノードＶ０，ノードＤ２，ノード
Ｄ３，ノードＤ５，ノードＤ６，ノードＧ０は電気的に
接続されている。ノードＶ０，Ｖ１はそれぞれ電源に接
続され、ノードＣ０はクロック信号を受け、ノードＧ
０，Ｇ１はそれぞれグランドに接続され、ノードＤ０は
データを受ける。
【００６６】次に構成について説明する。図１５及び図
１６に示すＦＦの構成は図１９及び図２０に示すＦＦの
構成と主として同様であり、以下に説明するように、図
１９及び図２０中の複数のトランジスタを１つに置き換
えた構成である。即ち、図１９及び図２０に示すＦＦに
おいて、同一極性のＰＴｒ２，ＰＴｒ６，ＰＴｒ１０，
ＰＴｒ１２のゲート電極は、クロック信号を受け、それ
ぞれの一方の電流電極は、電源のノードＶ０に接続され
ている。ＰＴｒ２の他方の電流電極はノードＤ２に接続
され、ＰＴｒ６の他方の電流電極はノードＤ７に接続さ
れ、ＰＴｒ１０の他方の電流電極はノードＤ１３に接続
され、ＰＴｒ１２の他方の電流電極はノードＤ１６に接
続されている。これらＰＴｒ２，ＰＴｒ６，ＰＴｒ１
０，ＰＴｒ１２からなる構成を、ゲート電極がクロック
信号を受け、一方の電流電極が電源のノードＶ０に接続
され、他方の電流電極がノードＤ２，ノードＤ７，ノー
ドＤ１３及びノードＤ１６に接続されたＰＴｒ２に置き
換える。
１６に示すＦＦの構成は図１９及び図２０に示すＦＦの
構成と主として同様であり、以下に説明するように、図
１９及び図２０中の複数のトランジスタを１つに置き換
えた構成である。即ち、図１９及び図２０に示すＦＦに
おいて、同一極性のＰＴｒ２，ＰＴｒ６，ＰＴｒ１０，
ＰＴｒ１２のゲート電極は、クロック信号を受け、それ
ぞれの一方の電流電極は、電源のノードＶ０に接続され
ている。ＰＴｒ２の他方の電流電極はノードＤ２に接続
され、ＰＴｒ６の他方の電流電極はノードＤ７に接続さ
れ、ＰＴｒ１０の他方の電流電極はノードＤ１３に接続
され、ＰＴｒ１２の他方の電流電極はノードＤ１６に接
続されている。これらＰＴｒ２，ＰＴｒ６，ＰＴｒ１
０，ＰＴｒ１２からなる構成を、ゲート電極がクロック
信号を受け、一方の電流電極が電源のノードＶ０に接続
され、他方の電流電極がノードＤ２，ノードＤ７，ノー
ドＤ１３及びノードＤ１６に接続されたＰＴｒ２に置き
換える。
【００６７】図１９及び図２０に示すＦＦにおいて、同
一極性のＮＴｒ５，ＮＴｒ７，ＮＴｒ１１，ＮＴｒ１５
のゲート電極は、クロック信号を受け、それぞれの一方
の電流電極は、グランドのノードＧ０に接続されてい
る。ＮＴｒ５の他方の電流電極はノードＤ６に接続さ
れ、ＮＴｒ７の他方の電流電極はノードＤ８に接続さ
れ、ＮＴｒ１１の他方の電流電極はノードＤ１２に接続
され、ＮＴｒ１５の他方の電流電極はノードＤ１７に接
続されている。これらＮＴｒ５，ＮＴｒ７，ＮＴｒ１
１，ＮＴｒ１５からなる構成を、ゲート電極がクロック
信号を受け、一方の電流電極がグランドのノードＧ０に
接続され、他方の電流電極がノードＤ６，ノードＤ８，
ノードＤ１２及びノードＤ１７に接続されたＮＴｒ５に
置き換える。
一極性のＮＴｒ５，ＮＴｒ７，ＮＴｒ１１，ＮＴｒ１５
のゲート電極は、クロック信号を受け、それぞれの一方
の電流電極は、グランドのノードＧ０に接続されてい
る。ＮＴｒ５の他方の電流電極はノードＤ６に接続さ
れ、ＮＴｒ７の他方の電流電極はノードＤ８に接続さ
れ、ＮＴｒ１１の他方の電流電極はノードＤ１２に接続
され、ＮＴｒ１５の他方の電流電極はノードＤ１７に接
続されている。これらＮＴｒ５，ＮＴｒ７，ＮＴｒ１
１，ＮＴｒ１５からなる構成を、ゲート電極がクロック
信号を受け、一方の電流電極がグランドのノードＧ０に
接続され、他方の電流電極がノードＤ６，ノードＤ８，
ノードＤ１２及びノードＤ１７に接続されたＮＴｒ５に
置き換える。
【００６８】以上のように、図１９及び図２０中のＰＴ
ｒ２，ＰＴｒ６，ＰＴｒ１０，ＰＴｒ１２，ＮＴｒ５，
ＮＴｒ７，ＮＴｒ１１，ＮＴｒ１５のうち、ＰＴｒ６，
ＰＴｒ１０，ＰＴｒ１２，ＮＴｒ７，ＮＴｒ１１，ＮＴ
ｒ１５を削除して、図１５及び図１６に示すように、ク
ロック信号により動作するトランジスタ数を、８ゲート
から２ゲートに削除する。このような構成にしても、図
１５及び図１６中のノードＤ２，ノードＤ６のそれぞれ
の動作は図１９及び図２０のノードＤ２，ノードＤ７，
ノードＤ１３及びノードＤ１６、ノードＤ６，ノードＤ
８，ノードＤ１２及びノードＤ１７と同様である。すな
わち、状態を保持するという機能が損なわれることはな
い。
ｒ２，ＰＴｒ６，ＰＴｒ１０，ＰＴｒ１２，ＮＴｒ５，
ＮＴｒ７，ＮＴｒ１１，ＮＴｒ１５のうち、ＰＴｒ６，
ＰＴｒ１０，ＰＴｒ１２，ＮＴｒ７，ＮＴｒ１１，ＮＴ
ｒ１５を削除して、図１５及び図１６に示すように、ク
ロック信号により動作するトランジスタ数を、８ゲート
から２ゲートに削除する。このような構成にしても、図
１５及び図１６中のノードＤ２，ノードＤ６のそれぞれ
の動作は図１９及び図２０のノードＤ２，ノードＤ７，
ノードＤ１３及びノードＤ１６、ノードＤ６，ノードＤ
８，ノードＤ１２及びノードＤ１７と同様である。すな
わち、状態を保持するという機能が損なわれることはな
い。
【００６９】上述のように、クロック信号により動作す
るトランジスタ数を削除すれば、クロック信号により駆
動すべきトランジスタの容量が削除されることになる。
この結果、消費電力の削除が達成される。
るトランジスタ数を削除すれば、クロック信号により駆
動すべきトランジスタの容量が削除されることになる。
この結果、消費電力の削除が達成される。
【００７０】なお、図１及び図２は図１９及び図２０に
おける４つの構成、即ち、ＰＴｒ２，ＰＴｒ６からなる
構成、ＰＴｒ１０，ＰＴｒ１２からなる構成、ＮＴｒ
５，ＮＴｒ７からなる構成、ＮＴｒ１１，ＮＴｒ１５か
らなる構成に対して１つのトランジスタに置き換えた場
合を示したが、図１９及び図２０における上記４つの構
成のうち、少なくとも１つの構成に対して１つのトラン
ジスタに置き換えた場合であってもよい（この場合を
「組合せ１」と称す）。
おける４つの構成、即ち、ＰＴｒ２，ＰＴｒ６からなる
構成、ＰＴｒ１０，ＰＴｒ１２からなる構成、ＮＴｒ
５，ＮＴｒ７からなる構成、ＮＴｒ１１，ＮＴｒ１５か
らなる構成に対して１つのトランジスタに置き換えた場
合を示したが、図１９及び図２０における上記４つの構
成のうち、少なくとも１つの構成に対して１つのトラン
ジスタに置き換えた場合であってもよい（この場合を
「組合せ１」と称す）。
【００７１】また、図３及び図４は図１９及び図２０に
おける４つの構成、即ち、ＰＴｒ２，ＰＴｒ１０からな
る構成、ＰＴｒ６，ＰＴｒ１２からなる構成、ＮＴｒ
５，ＮＴｒ１１からなる構成、ＮＴｒ７，ＮＴｒ１５か
らなる構成に対して１つのトランジスタに置き換えた場
合を示したが、図１９及び図２０における上記４つの構
成のうち、少なくとも１つの構成に対して１つのトラン
ジスタに置き換えた場合であってもよい（この場合を
「組合せ２」と称す）。
おける４つの構成、即ち、ＰＴｒ２，ＰＴｒ１０からな
る構成、ＰＴｒ６，ＰＴｒ１２からなる構成、ＮＴｒ
５，ＮＴｒ１１からなる構成、ＮＴｒ７，ＮＴｒ１５か
らなる構成に対して１つのトランジスタに置き換えた場
合を示したが、図１９及び図２０における上記４つの構
成のうち、少なくとも１つの構成に対して１つのトラン
ジスタに置き換えた場合であってもよい（この場合を
「組合せ２」と称す）。
【００７２】また、図５及び図６は図１９及び図２０に
おける４つの構成、即ち、ＰＴｒ２，ＰＴｒ１２からな
る構成、ＰＴｒ６，ＰＴｒ１０からなる構成、ＮＴｒ
５，ＮＴｒ１５からなる構成、ＮＴｒ７，ＮＴｒ１１か
らなる構成に対して１つのトランジスタに置き換えた場
合を示したが、図１９及び図２０における上記４つの構
成のうち、少なくとも１つの構成に対して１つのトラン
ジスタに置き換えた場合であってもよい（この場合を
「組合せ３」と称す）。
おける４つの構成、即ち、ＰＴｒ２，ＰＴｒ１２からな
る構成、ＰＴｒ６，ＰＴｒ１０からなる構成、ＮＴｒ
５，ＮＴｒ１５からなる構成、ＮＴｒ７，ＮＴｒ１１か
らなる構成に対して１つのトランジスタに置き換えた場
合を示したが、図１９及び図２０における上記４つの構
成のうち、少なくとも１つの構成に対して１つのトラン
ジスタに置き換えた場合であってもよい（この場合を
「組合せ３」と称す）。
【００７３】また、図７及び図８は図１９及び図２０に
おける２つの構成、即ち、ＰＴｒ２，ＰＴｒ６，ＰＴｒ
１０からなる構成、ＮＴｒ５，ＮＴｒ７，ＮＴｒ１１か
らなる構成に対して１つのトランジスタに置き換えた場
合を示したが、図１９及び図２０における上記２つの構
成のうち、少なくとも１つの構成に対して１つのトラン
ジスタに置き換えた場合であってもよい（この場合を
「組合せ４」と称す）。
おける２つの構成、即ち、ＰＴｒ２，ＰＴｒ６，ＰＴｒ
１０からなる構成、ＮＴｒ５，ＮＴｒ７，ＮＴｒ１１か
らなる構成に対して１つのトランジスタに置き換えた場
合を示したが、図１９及び図２０における上記２つの構
成のうち、少なくとも１つの構成に対して１つのトラン
ジスタに置き換えた場合であってもよい（この場合を
「組合せ４」と称す）。
【００７４】また、図９及び図１０は図１９及び図２０
における２つの構成、即ち、ＰＴｒ２，ＰＴｒ６，ＰＴ
ｒ１２からなる構成、ＮＴｒ５，ＮＴｒ７，ＮＴｒ１５
からなる構成に対して１つのトランジスタに置き換えた
場合を示したが、図１９及び図２０における上記２つの
構成のうち、少なくとも１つの構成に対して１つのトラ
ンジスタに置き換えた場合であってもよい（この場合を
「組合せ５」と称す）。
における２つの構成、即ち、ＰＴｒ２，ＰＴｒ６，ＰＴ
ｒ１２からなる構成、ＮＴｒ５，ＮＴｒ７，ＮＴｒ１５
からなる構成に対して１つのトランジスタに置き換えた
場合を示したが、図１９及び図２０における上記２つの
構成のうち、少なくとも１つの構成に対して１つのトラ
ンジスタに置き換えた場合であってもよい（この場合を
「組合せ５」と称す）。
【００７５】また、図１１及び図１２は図１９及び図２
０における２つの構成、即ち、ＰＴｒ２，ＰＴｒ１０，
ＰＴｒ１２からなる構成、ＮＴｒ５，ＮＴｒ１１，ＮＴ
ｒ１５からなる構成に対して１つのトランジスタに置き
換えた場合を示したが、図１９及び図２０における上記
２つの構成のうち、少なくとも１つの構成に対して１つ
のトランジスタに置き換えた場合であってもよい（この
場合を「組合せ６」と称す）。
０における２つの構成、即ち、ＰＴｒ２，ＰＴｒ１０，
ＰＴｒ１２からなる構成、ＮＴｒ５，ＮＴｒ１１，ＮＴ
ｒ１５からなる構成に対して１つのトランジスタに置き
換えた場合を示したが、図１９及び図２０における上記
２つの構成のうち、少なくとも１つの構成に対して１つ
のトランジスタに置き換えた場合であってもよい（この
場合を「組合せ６」と称す）。
【００７６】また、図１３及び図１４は図１９及び図２
０における２つの構成、即ち、ＰＴｒ６，ＰＴｒ１０，
ＰＴｒ１２からなる構成、ＮＴｒ７，ＮＴｒ１１，ＮＴ
ｒ１５からなる構成に対して１つのトランジスタに置き
換えた場合を示したが、図１９及び図２０における上記
２つの構成のうち、少なくとも１つの構成に対して１つ
のトランジスタに置き換えた場合であってもよい（この
場合を「組合せ７」と称す）。
０における２つの構成、即ち、ＰＴｒ６，ＰＴｒ１０，
ＰＴｒ１２からなる構成、ＮＴｒ７，ＮＴｒ１１，ＮＴ
ｒ１５からなる構成に対して１つのトランジスタに置き
換えた場合を示したが、図１９及び図２０における上記
２つの構成のうち、少なくとも１つの構成に対して１つ
のトランジスタに置き換えた場合であってもよい（この
場合を「組合せ７」と称す）。
【００７７】また、図１５及び図１６は図１９及び図２
０における２つの構成、即ち、ＰＴｒ２，ＰＴｒ６，Ｐ
Ｔｒ１０，ＰＴｒ１２からなる構成、ＮＴｒ５，ＮＴｒ
７，ＮＴｒ１１，ＮＴｒ１５からなる構成に対して１つ
のトランジスタに置き換えた場合を示したが、図１９及
び図２０における上記２つの構成のうち、少なくとも１
つの構成に対して１つのトランジスタに置き換えた場合
であってもよい。（この場合を「組合せ８」と称す）。
０における２つの構成、即ち、ＰＴｒ２，ＰＴｒ６，Ｐ
Ｔｒ１０，ＰＴｒ１２からなる構成、ＮＴｒ５，ＮＴｒ
７，ＮＴｒ１１，ＮＴｒ１５からなる構成に対して１つ
のトランジスタに置き換えた場合を示したが、図１９及
び図２０における上記２つの構成のうち、少なくとも１
つの構成に対して１つのトランジスタに置き換えた場合
であってもよい。（この場合を「組合せ８」と称す）。
【００７８】また、上記組合せ１〜８をさらに組み合わ
せてもよい。即ち、ＰＴｒ２，ＰＴｒ６，ＰＴｒ１０，
ＰＴｒ１２のいずれかに対して、上記組合せ１〜８のい
ずれかを適用し、ＮＴｒ５，ＮＴｒ７，ＮＴｒ１１，Ｎ
Ｔｒ１５のいずれかに対して、上記組合せ１〜８のいず
れかを適用してもよい。例えば、ＰＴｒ２，ＰＴｒ６，
ＰＴｒ１０，ＰＴｒ１２のいずれかに対して、上記組合
せ１を適用し、ＮＴｒ５，ＮＴｒ７，ＮＴｒ１１，ＮＴ
ｒ１５のいずれかに対して、上記組合８を適用する場合
のうちの一例を示すと、図１９及び図２０におけるＰＴ
ｒ２，ＰＴｒ６からなる構成と、ＮＴｒ５，ＮＴｒ７，
ＮＴｒ１１，ＮＴｒ１５からなる構成との２つの構成
を、それぞれ１つのトランジスタに置き換えた場合であ
ってもよい。
せてもよい。即ち、ＰＴｒ２，ＰＴｒ６，ＰＴｒ１０，
ＰＴｒ１２のいずれかに対して、上記組合せ１〜８のい
ずれかを適用し、ＮＴｒ５，ＮＴｒ７，ＮＴｒ１１，Ｎ
Ｔｒ１５のいずれかに対して、上記組合せ１〜８のいず
れかを適用してもよい。例えば、ＰＴｒ２，ＰＴｒ６，
ＰＴｒ１０，ＰＴｒ１２のいずれかに対して、上記組合
せ１を適用し、ＮＴｒ５，ＮＴｒ７，ＮＴｒ１１，ＮＴ
ｒ１５のいずれかに対して、上記組合８を適用する場合
のうちの一例を示すと、図１９及び図２０におけるＰＴ
ｒ２，ＰＴｒ６からなる構成と、ＮＴｒ５，ＮＴｒ７，
ＮＴｒ１１，ＮＴｒ１５からなる構成との２つの構成
を、それぞれ１つのトランジスタに置き換えた場合であ
ってもよい。
【００７９】また、複数のトランジスタからなる回路構
成を１つのトランジスタに置き換えると、その複数のト
ランジスタの電流電極における信号を制御電極が受ける
後段のトランジスタが正常に動作しない場合が生じ、そ
の結果、ＦＦが正常に動作しない場合がある。なお、ト
ランジスタが正常に動作するとは、従来の技術の説明と
同様である。
成を１つのトランジスタに置き換えると、その複数のト
ランジスタの電流電極における信号を制御電極が受ける
後段のトランジスタが正常に動作しない場合が生じ、そ
の結果、ＦＦが正常に動作しない場合がある。なお、ト
ランジスタが正常に動作するとは、従来の技術の説明と
同様である。
【００８０】具体的に図１９及び図２０におけるＰＴｒ
２，ＰＴｒ６，ＰＴｒ１０及びＰＴｒ１２からなる回路
構成を１つのトランジスタに置き換える場合を考える。
ＰＴｒ２の電流電極における信号を制御電極が受ける後
段のトランジスタとは、ＰＴｒ５，ＰＴｒ９，ＮＴｒ
６，ＮＴｒ９，ＮＴｒ１０である。ＰＴｒ６の電流電極
における信号を制御電極が受ける後段のトランジスタと
は、ＰＴｒ４，ＰＴｒ１５，ＮＴｒ３，ＮＴｒ４，ＮＴ
ｒ１４である。ＰＴｒ１０の電流電極における信号を制
御電極が受ける後段のトランジスタとは、ＰＴｒ１３，
ＰＴｒ１４，ＰＴｒ１６，ＮＴｒ１３，ＮＴｒ１６であ
る。ＰＴｒ１２の電流電極における信号を制御電極が受
ける後段のトランジスタとは、ＰＴｒ８，ＰＴｒ１１，
ＰＴｒ１７，ＮＴｒ１２，ＮＴｒ１７である。従って、
ＰＴｒ２，ＰＴｒ６，ＰＴｒ１０及びＰＴｒ１２からな
る回路構成を１つのトランジスタに置き換えた場合、置
き換えた１つのトランジスタの電流電極における信号に
よって、上記の多数の後段のトランジスタをオン，オフ
させなければならない。このため、ＦＦを構成する各ト
ランジスタの性能によっては、上記多数の後段のトラン
ジスタのうち、正常に動作しないトランジスタが生じ、
その結果、ＦＦが正常に動作しない。
２，ＰＴｒ６，ＰＴｒ１０及びＰＴｒ１２からなる回路
構成を１つのトランジスタに置き換える場合を考える。
ＰＴｒ２の電流電極における信号を制御電極が受ける後
段のトランジスタとは、ＰＴｒ５，ＰＴｒ９，ＮＴｒ
６，ＮＴｒ９，ＮＴｒ１０である。ＰＴｒ６の電流電極
における信号を制御電極が受ける後段のトランジスタと
は、ＰＴｒ４，ＰＴｒ１５，ＮＴｒ３，ＮＴｒ４，ＮＴ
ｒ１４である。ＰＴｒ１０の電流電極における信号を制
御電極が受ける後段のトランジスタとは、ＰＴｒ１３，
ＰＴｒ１４，ＰＴｒ１６，ＮＴｒ１３，ＮＴｒ１６であ
る。ＰＴｒ１２の電流電極における信号を制御電極が受
ける後段のトランジスタとは、ＰＴｒ８，ＰＴｒ１１，
ＰＴｒ１７，ＮＴｒ１２，ＮＴｒ１７である。従って、
ＰＴｒ２，ＰＴｒ６，ＰＴｒ１０及びＰＴｒ１２からな
る回路構成を１つのトランジスタに置き換えた場合、置
き換えた１つのトランジスタの電流電極における信号に
よって、上記の多数の後段のトランジスタをオン，オフ
させなければならない。このため、ＦＦを構成する各ト
ランジスタの性能によっては、上記多数の後段のトラン
ジスタのうち、正常に動作しないトランジスタが生じ、
その結果、ＦＦが正常に動作しない。
【００８１】従って、正常に動作しないトランジスタが
生じないように、即ち、後段のトランジスタが正常に動
作する限りで、複数のトランジスタを１つに置き換える
ことで、ＦＦが正常に動作する。
生じないように、即ち、後段のトランジスタが正常に動
作する限りで、複数のトランジスタを１つに置き換える
ことで、ＦＦが正常に動作する。
【００８２】実施の形態２．ＦＦの他にラッチ回路にも
適用できる。図２１は従来の半導体集積回路に用いられ
ているラッチ回路の構成の例を示す図である。同図にお
いて、ＰＴｒX，ＮＴｒX，ＤX，＊Ｑ，は図１９及び図
２０中の各符号に対応している。ノードＶ０はそれぞれ
電源に接続され、ノードＣ０はクロック信号を受け、ノ
ードＧ０はそれぞれグランドに接続され、ノードＤ０は
データを受ける。図１７は本発明の実施の形態２におけ
る半導体集積回路に用いられているラッチ回路の構成の
例を示す図である。同図において、ＰＴｒX，ＮＴｒX，
ＤX，＊Ｑ，は図２１中の各符号に対応している。ノー
ドＶ０はそれぞれ電源に接続され、ノードＣ０はクロッ
ク信号を受け、ノードＧ０はグランドに接続され、ノー
ドＤ０はデータを受ける。
適用できる。図２１は従来の半導体集積回路に用いられ
ているラッチ回路の構成の例を示す図である。同図にお
いて、ＰＴｒX，ＮＴｒX，ＤX，＊Ｑ，は図１９及び図
２０中の各符号に対応している。ノードＶ０はそれぞれ
電源に接続され、ノードＣ０はクロック信号を受け、ノ
ードＧ０はそれぞれグランドに接続され、ノードＤ０は
データを受ける。図１７は本発明の実施の形態２におけ
る半導体集積回路に用いられているラッチ回路の構成の
例を示す図である。同図において、ＰＴｒX，ＮＴｒX，
ＤX，＊Ｑ，は図２１中の各符号に対応している。ノー
ドＶ０はそれぞれ電源に接続され、ノードＣ０はクロッ
ク信号を受け、ノードＧ０はグランドに接続され、ノー
ドＤ０はデータを受ける。
【００８３】次に構成について説明する。図１７に示す
ラッチ回路の構成は図２１に示すラッチ回路の構成と主
として同様であり、以下に説明するように、図２１中の
複数のトランジスタを１つに置き換えた構成である。即
ち、図２１に示すラッチ回路において、同一極性のＰＴ
ｒ２，ＰＴｒ６のゲート電極は、クロック信号を受け、
それぞれの一方の電流電極は、電源のノードＶ０に接続
されている。ＰＴｒ２の他方の電流電極はノードＤ２に
接続され、ＰＴｒ６の他方の電流電極はノードＤ７に接
続されている。これらＰＴｒ２，ＰＴｒ６からなる構成
を、ゲート電極がクロック信号を受け、一方の電流電極
が電源のノードＶ０に接続され、他方の電流電極がノー
ドＤ２及びノードＤ７に接続されたＰＴｒ２に置き換え
る。
ラッチ回路の構成は図２１に示すラッチ回路の構成と主
として同様であり、以下に説明するように、図２１中の
複数のトランジスタを１つに置き換えた構成である。即
ち、図２１に示すラッチ回路において、同一極性のＰＴ
ｒ２，ＰＴｒ６のゲート電極は、クロック信号を受け、
それぞれの一方の電流電極は、電源のノードＶ０に接続
されている。ＰＴｒ２の他方の電流電極はノードＤ２に
接続され、ＰＴｒ６の他方の電流電極はノードＤ７に接
続されている。これらＰＴｒ２，ＰＴｒ６からなる構成
を、ゲート電極がクロック信号を受け、一方の電流電極
が電源のノードＶ０に接続され、他方の電流電極がノー
ドＤ２及びノードＤ７に接続されたＰＴｒ２に置き換え
る。
【００８４】図２１に示すラッチ回路において、同一極
性のＮＴｒ５，ＮＴｒ７のゲート電極は、クロック信号
を受け、それぞれの一方の電流電極は、グランドのノー
ドＧ０に接続されている。ＮＴｒ５の他方の電流電極は
ノードＤ６に接続され、ＮＴｒ７の他方の電流電極はノ
ードＤ８に接続されている。これらＮＴｒ５，ＮＴｒ７
からなる構成を、ゲート電極がクロック信号を受け、一
方の電流電極がグランドのノードＧ０に接続され、他方
の電流電極がノードＤ６及びノードＤ８に接続されたＮ
Ｔｒ５に置き換える。
性のＮＴｒ５，ＮＴｒ７のゲート電極は、クロック信号
を受け、それぞれの一方の電流電極は、グランドのノー
ドＧ０に接続されている。ＮＴｒ５の他方の電流電極は
ノードＤ６に接続され、ＮＴｒ７の他方の電流電極はノ
ードＤ８に接続されている。これらＮＴｒ５，ＮＴｒ７
からなる構成を、ゲート電極がクロック信号を受け、一
方の電流電極がグランドのノードＧ０に接続され、他方
の電流電極がノードＤ６及びノードＤ８に接続されたＮ
Ｔｒ５に置き換える。
【００８５】以上のように、図２１中のＰＴｒ２，ＰＴ
ｒ６，ＮＴｒ５，ＮＴｒ７のうち、ＰＴｒ６，ＮＴｒ７
を削除して、図１７に示すように、クロック信号により
動作するトランジスタ数を、４ゲートから２ゲートに削
除する。このような構成にしても、図１７中のノードＤ
２，ノードＤ６のそれぞれの動作は図２１のノードＤ２
及びノードＤ７，ノードＤ６及びノードＤ８と同様であ
る。すなわち、状態を保持するという機能が損なわれる
ことはない。
ｒ６，ＮＴｒ５，ＮＴｒ７のうち、ＰＴｒ６，ＮＴｒ７
を削除して、図１７に示すように、クロック信号により
動作するトランジスタ数を、４ゲートから２ゲートに削
除する。このような構成にしても、図１７中のノードＤ
２，ノードＤ６のそれぞれの動作は図２１のノードＤ２
及びノードＤ７，ノードＤ６及びノードＤ８と同様であ
る。すなわち、状態を保持するという機能が損なわれる
ことはない。
【００８６】上述のように、クロック信号により動作す
るトランジスタ数を削除すれば、クロック信号により駆
動すべきトランジスタの容量が削除されることになる。
この結果、消費電力の削除が達成される。
るトランジスタ数を削除すれば、クロック信号により駆
動すべきトランジスタの容量が削除されることになる。
この結果、消費電力の削除が達成される。
【００８７】なお、図１７は図２１における２つの構
成、即ち、ＰＴｒ２，ＰＴｒ６からなる構成、ＮＴｒ
５，ＮＴｒ７からなる構成に対して１つのトランジスタ
に置き換えた場合を示したが、図２１における上記２つ
の構成のうち、少なくとも１つの構成に対して１つのト
ランジスタに置き換えた場合であってもよい。
成、即ち、ＰＴｒ２，ＰＴｒ６からなる構成、ＮＴｒ
５，ＮＴｒ７からなる構成に対して１つのトランジスタ
に置き換えた場合を示したが、図２１における上記２つ
の構成のうち、少なくとも１つの構成に対して１つのト
ランジスタに置き換えた場合であってもよい。
【００８８】実施の形態３．図１８は本発明の実施の形
態３における半導体集積回路に含まれるＦＦあるいはラ
ッチ回路にテスト回路を適用した図である。図１８にお
いて、１００は半導体集積回路に含まれる実施の形態
１，２におけるＦＦあるいはラッチ回路、２は半導体集
積回路に含まれるテスト用回路である。
態３における半導体集積回路に含まれるＦＦあるいはラ
ッチ回路にテスト回路を適用した図である。図１８にお
いて、１００は半導体集積回路に含まれる実施の形態
１，２におけるＦＦあるいはラッチ回路、２は半導体集
積回路に含まれるテスト用回路である。
【００８９】完成した半導体集積回路の出荷する前等
に、半導体集積回路の動作をテストする量産テストが行
われる。半導体集積回路の通常の使用時の場合は、ノー
ド１ｂに”Ｈ”レベルの信号ＳＭを与え、ノード１に与
えられた通常の使用時の信号であるデータをテスト用回
路２を介してノードＤ０に与える。一方、量産テストの
場合は、ノード１ｂに”Ｌ”レベルの信号ＳＭを与え、
ノード１ａに与えられたテスト用の信号ＳＩをテスト用
回路２を介してノードＤ０に与える。なお、図１８に示
すテスト用回路２は一例であり、テスト時の信号と通常
の使用時の信号とを選択して、ＦＦあるいはラッチ回路
１００に出力できる構成であればよい。
に、半導体集積回路の動作をテストする量産テストが行
われる。半導体集積回路の通常の使用時の場合は、ノー
ド１ｂに”Ｈ”レベルの信号ＳＭを与え、ノード１に与
えられた通常の使用時の信号であるデータをテスト用回
路２を介してノードＤ０に与える。一方、量産テストの
場合は、ノード１ｂに”Ｌ”レベルの信号ＳＭを与え、
ノード１ａに与えられたテスト用の信号ＳＩをテスト用
回路２を介してノードＤ０に与える。なお、図１８に示
すテスト用回路２は一例であり、テスト時の信号と通常
の使用時の信号とを選択して、ＦＦあるいはラッチ回路
１００に出力できる構成であればよい。
【００９０】このように、半導体集積回路の量産テスト
等のテスト時においても消費電力の削減が可能となる。
それによりテストコスト削減の効果も得られる。
等のテスト時においても消費電力の削減が可能となる。
それによりテストコスト削減の効果も得られる。
【００９１】
【発明の効果】本発明請求項１によると、同一極性の複
数のトランジスタを１つのトランジスタに置き換えた構
成にすることで、クロック信号により駆動すべきトラン
ジスタの容量が削除され、消費電力の削除が達成される
という効果を奏す。
数のトランジスタを１つのトランジスタに置き換えた構
成にすることで、クロック信号により駆動すべきトラン
ジスタの容量が削除され、消費電力の削除が達成される
という効果を奏す。
【００９２】本発明請求項２によると、各々の制御電極
が同一のクロック信号を受けて動作するトランジスタを
含むフリップフロップ回路やラッチ回路に適用できると
いう効果を奏す。
が同一のクロック信号を受けて動作するトランジスタを
含むフリップフロップ回路やラッチ回路に適用できると
いう効果を奏す。
【００９３】本発明請求項３によると、後段のトランジ
スタが正常に動作することで、半導体集積回路が正常に
動作できるという効果を奏す。
スタが正常に動作することで、半導体集積回路が正常に
動作できるという効果を奏す。
【００９４】本発明請求項４によると、マスター側の
み、あるいはスレーブ側のみに含まれるトランジスタを
１つのトランジスタに置き換えたフリップフロップ回路
は、正常に動作できるという効果を奏す。
み、あるいはスレーブ側のみに含まれるトランジスタを
１つのトランジスタに置き換えたフリップフロップ回路
は、正常に動作できるという効果を奏す。
【００９５】本発明請求項５によると、半導体集積回路
のテスト時においても消費電力の削減が可能となり、テ
ストコストの削減が可能となるという効果を奏す。
のテスト時においても消費電力の削減が可能となり、テ
ストコストの削減が可能となるという効果を奏す。
【図１】 本発明の実施の形態１における半導体集積回
路に用いられているＦＦの構成の一例を示す図である。
路に用いられているＦＦの構成の一例を示す図である。
【図２】 本発明の実施の形態１における半導体集積回
路に用いられているＦＦの構成の一例を示す図である。
路に用いられているＦＦの構成の一例を示す図である。
【図３】 本発明の実施の形態１における半導体集積回
路に用いられているＦＦの構成の他の例を示す図であ
る。
路に用いられているＦＦの構成の他の例を示す図であ
る。
【図４】 本発明の実施の形態１における半導体集積回
路に用いられているＦＦの構成の他の例を示す図であ
る。
路に用いられているＦＦの構成の他の例を示す図であ
る。
【図５】 本発明の実施の形態１における半導体集積回
路に用いられているＦＦの構成の他の例を示す図であ
る。
路に用いられているＦＦの構成の他の例を示す図であ
る。
【図６】 本発明の実施の形態１における半導体集積回
路に用いられているＦＦの構成の他の例を示す図であ
る。
路に用いられているＦＦの構成の他の例を示す図であ
る。
【図７】 本発明の実施の形態１における半導体集積回
路に用いられているＦＦの構成の他の例を示す図であ
る。
路に用いられているＦＦの構成の他の例を示す図であ
る。
【図８】 本発明の実施の形態１における半導体集積回
路に用いられているＦＦの構成の他の例を示す図であ
る。
路に用いられているＦＦの構成の他の例を示す図であ
る。
【図９】 本発明の実施の形態１における半導体集積回
路に用いられているＦＦの構成の他の例を示す図であ
る。
路に用いられているＦＦの構成の他の例を示す図であ
る。
【図１０】 本発明の実施の形態１における半導体集積
回路に用いられているＦＦの構成の他の例を示す図であ
る。
回路に用いられているＦＦの構成の他の例を示す図であ
る。
【図１１】 本発明の実施の形態１における半導体集積
回路に用いられているＦＦの構成の他の例を示す図であ
る。
回路に用いられているＦＦの構成の他の例を示す図であ
る。
【図１２】 本発明の実施の形態１における半導体集積
回路に用いられているＦＦの構成の他の例を示す図であ
る。
回路に用いられているＦＦの構成の他の例を示す図であ
る。
【図１３】 本発明の実施の形態１における半導体集積
回路に用いられているＦＦの構成の他の例を示す図であ
る。
回路に用いられているＦＦの構成の他の例を示す図であ
る。
【図１４】 本発明の実施の形態１における半導体集積
回路に用いられているＦＦの構成の他の例を示す図であ
る。
回路に用いられているＦＦの構成の他の例を示す図であ
る。
【図１５】 本発明の実施の形態１における半導体集積
回路に用いられているＦＦの構成の他の例を示す図であ
る。
回路に用いられているＦＦの構成の他の例を示す図であ
る。
【図１６】 本発明の実施の形態１における半導体集積
回路に用いられているＦＦの構成の他の例を示す図であ
る。
回路に用いられているＦＦの構成の他の例を示す図であ
る。
【図１７】 本発明の実施の形態２における半導体集積
回路に用いられているラッチ回路の構成の例を示す図で
ある。
回路に用いられているラッチ回路の構成の例を示す図で
ある。
【図１８】 本発明の実施の形態３におけるＦＦあるい
はラッチ回路にテスト用回路を適用した場合を示す図で
ある。
はラッチ回路にテスト用回路を適用した場合を示す図で
ある。
【図１９】 従来の半導体集積回路に用いられているＦ
Ｆの構成の例を示す図である。
Ｆの構成の例を示す図である。
【図２０】 従来の半導体集積回路に用いられているＦ
Ｆの構成の例を示す図である。
Ｆの構成の例を示す図である。
【図２１】 従来の半導体集積回路に用いられているラ
ッチ回路の構成の例を示す図である。
ッチ回路の構成の例を示す図である。
１，１ａ，１ｂ，Ｖ０，Ｖ１，Ｇ０，Ｇ１，Ｃ０ ノー
ド、２ テスト用回路、１００ ＦＦあるいはラッチ回
路、ＰＴｒX（Xは整数） ＰＭＯＳトランジスタ、ＮＴ
ｒX（Xはの整数） ＮＭＯＳトランジスタ、ＤX（Xは整
数） ノード、Ｑ 出力。
ド、２ テスト用回路、１００ ＦＦあるいはラッチ回
路、ＰＴｒX（Xは整数） ＰＭＯＳトランジスタ、ＮＴ
ｒX（Xはの整数） ＮＭＯＳトランジスタ、ＤX（Xは整
数） ノード、Ｑ 出力。
Claims (5)
- 【請求項１】 各々の制御電極が同一のクロック信号を
受け、各々の第１電流電極が同一ノードに接続され、各
々の第２電流電極がそれぞれ別々のノードに接続された
同一極性の複数のトランジスタからなる回路構成を有す
る半導体集積回路において、 前記回路構成を、制御電極が前記クロック信号を受け、
第１電流電極が前記同一ノードに接続され、第２電流電
極が別々のノードに共通に接続された、前記複数のトラ
ンジスタと同一極性の１つのトランジスタに置き換えた
ことを特徴とする半導体集積回路。 - 【請求項２】 前記回路構成は、フリップフロップ回路
あるいはラッチ回路に含まれており、当該回路構成を前
記１つのトランジスタに置き換えたことを特徴とする請
求項１記載の半導体集積回路。 - 【請求項３】 前記複数のトランジスタのそれぞれの第
２電流電極における信号を制御電極が受ける後段のトラ
ンジスタをさらに備え、 前記後段のトランジスタが正常に動作する限りで、前記
回路構成を前記一つのトランジスタに置き換えたことを
特徴とする請求項１記載の半導体集積回路。 - 【請求項４】 前記複数のトランジスタは、前記フリッ
プフロップ回路のマスター側のみ又はスレーブ側のみに
含まれることを特徴とする請求項２記載の半導体集積回
路。 - 【請求項５】 半導体集積回路のテスト時の信号と、通
常の使用時の信号とを選択して前記前記フリップフロッ
プ回路あるいはラッチ回路に出力するテスト用回路をさ
らに備えた請求項４記載の半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8105590A JPH09294056A (ja) | 1996-04-25 | 1996-04-25 | 半導体集積回路 |
| US08/729,296 US5889422A (en) | 1996-04-25 | 1996-10-10 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8105590A JPH09294056A (ja) | 1996-04-25 | 1996-04-25 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09294056A true JPH09294056A (ja) | 1997-11-11 |
Family
ID=14411723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8105590A Pending JPH09294056A (ja) | 1996-04-25 | 1996-04-25 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5889422A (ja) |
| JP (1) | JPH09294056A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6714060B2 (en) | 2002-08-06 | 2004-03-30 | Renesas Technology Corp. | Master slave flip-flop circuit functioning as edge trigger flip-flop |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11186506A (ja) * | 1997-12-24 | 1999-07-09 | Mitsubishi Electric Corp | 集積回路 |
| US6563356B2 (en) | 1999-10-19 | 2003-05-13 | Honeywell International Inc. | Flip-flop with transmission gate in master latch |
| US6417711B2 (en) * | 1999-10-19 | 2002-07-09 | Honeywell Inc. | High speed latch and flip-flop |
| EP1558595B1 (en) * | 2002-10-23 | 2009-11-25 | Janssen Pharmaceutica N.V. | Piperazinyl and diazapanyl benzamides and benzthioamides |
| US8373483B2 (en) | 2011-02-15 | 2013-02-12 | Nvidia Corporation | Low-clock-energy, fully-static latch circuit |
| US10651850B2 (en) * | 2018-08-23 | 2020-05-12 | Samsung Electronics Co., Ltd. | Low voltage tolerant ultra-low power edge triggered flip-flop for standard cell library |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5546036A (en) * | 1992-08-27 | 1996-08-13 | Siemens Aktiengesellschaft | Circuit array for amplifying and holding data with different supply |
| US5552737A (en) * | 1994-07-11 | 1996-09-03 | International Business Machines Corporation | Scannable master slave latch actuated by single phase clock |
| US5508648A (en) * | 1994-08-01 | 1996-04-16 | Intel Corporation | Differential latch circuit |
| GB9417591D0 (en) * | 1994-09-01 | 1994-10-19 | Inmos Ltd | Scan testable double edge triggered scan cell |
-
1996
- 1996-04-25 JP JP8105590A patent/JPH09294056A/ja active Pending
- 1996-10-10 US US08/729,296 patent/US5889422A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6714060B2 (en) | 2002-08-06 | 2004-03-30 | Renesas Technology Corp. | Master slave flip-flop circuit functioning as edge trigger flip-flop |
Also Published As
| Publication number | Publication date |
|---|---|
| US5889422A (en) | 1999-03-30 |
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