JPH0832436A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0832436A JPH0832436A JP6161816A JP16181694A JPH0832436A JP H0832436 A JPH0832436 A JP H0832436A JP 6161816 A JP6161816 A JP 6161816A JP 16181694 A JP16181694 A JP 16181694A JP H0832436 A JPH0832436 A JP H0832436A
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- JP
- Japan
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- current
- circuit
- signal
- type mosfet
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Abstract
(57)【要約】
【構成】ＥＣＬ回路の負荷回路にカレントミラー接続し
たＰ型ＭＯＳＦＥＴを用い、出力の信号振幅を制限する
クランプ回路、および、電流を変化させる回路を備え、
入力信号が変化している期間には電流を多く流し、信号
が変化しない期間には少ない電流を流すことで、論理回
路の消費電力を低減する。 【効果】信号の切り替わる期間に電流を集中的に流すこ
とでＥＣＬ回路のもつ高速動作は損なわれない。また、
信号の変化のない期間にはわずかな電流を流すのみであ
るので消費電力が低減される。
たＰ型ＭＯＳＦＥＴを用い、出力の信号振幅を制限する
クランプ回路、および、電流を変化させる回路を備え、
入力信号が変化している期間には電流を多く流し、信号
が変化しない期間には少ない電流を流すことで、論理回
路の消費電力を低減する。 【効果】信号の切り替わる期間に電流を集中的に流すこ
とでＥＣＬ回路のもつ高速動作は損なわれない。また、
信号の変化のない期間にはわずかな電流を流すのみであ
るので消費電力が低減される。
Description
【０００１】
【産業上の利用分野】本発明は高速に情報処理を行う半
導体集積回路に関する。
導体集積回路に関する。
【０００２】
【従来の技術】高速動作の求められる半導体集積回路で
はエミッタカップル論理回路（以下ＥＣＬ回路という）
が用いられている。ＥＣＬ回路は半導体回路の中で最も
高速の動作をする。しかし、この回路は一定の電流を流
し続け、この一定電流を入力信号で切り替えて信号を検
出したり論理をとる回路である。このように一定の電流
を流し続けることが不可欠の動作はＥＣＬ回路では負荷
に抵抗を用いていることによる。
はエミッタカップル論理回路（以下ＥＣＬ回路という）
が用いられている。ＥＣＬ回路は半導体回路の中で最も
高速の動作をする。しかし、この回路は一定の電流を流
し続け、この一定電流を入力信号で切り替えて信号を検
出したり論理をとる回路である。このように一定の電流
を流し続けることが不可欠の動作はＥＣＬ回路では負荷
に抵抗を用いていることによる。
【０００３】すなわち、電流値を変えるとその値に対応
する信号振幅を発生するように負荷の抵抗値を設定する
ので、電流値と負荷抵抗との積が一定であることが必要
である。消費電力は信号の処理を必要とするか否かにか
かわらず一定である。このため、高集積の回路では消費
電力を下げるためにこの一定電流の電流値を小さくする
ことが行われている。電流値が小さくなると負荷の充放
電時間が増して、高速動作の特徴が失われる。すでに、
負荷の大きい回路には電流を多く配分して負荷の充放電
に要する時間を軽減することが行われている。しかし、
この方法では、電流値を大きくした回路には大きい電流
が流れ続けることになり、大幅な消費電力の低減は達成
されない。
する信号振幅を発生するように負荷の抵抗値を設定する
ので、電流値と負荷抵抗との積が一定であることが必要
である。消費電力は信号の処理を必要とするか否かにか
かわらず一定である。このため、高集積の回路では消費
電力を下げるためにこの一定電流の電流値を小さくする
ことが行われている。電流値が小さくなると負荷の充放
電時間が増して、高速動作の特徴が失われる。すでに、
負荷の大きい回路には電流を多く配分して負荷の充放電
に要する時間を軽減することが行われている。しかし、
この方法では、電流値を大きくした回路には大きい電流
が流れ続けることになり、大幅な消費電力の低減は達成
されない。
【０００４】バイポーラ差動増幅器にＰ型ＭＯＳＦＥＴ
のカレントミラー回路を用いた回路は、すでに、報告さ
れている（ＮＴＴ Ｒ＆Ｄ Ｖｏｌ.４１ ｐｐ.１０５
７−１０５６）。しかし、この回路には本発明の主要構
成要素である信号を制限するクランプ機能や回路動作中
に電流を変化させる機能はない。
のカレントミラー回路を用いた回路は、すでに、報告さ
れている（ＮＴＴ Ｒ＆Ｄ Ｖｏｌ.４１ ｐｐ.１０５
７−１０５６）。しかし、この回路には本発明の主要構
成要素である信号を制限するクランプ機能や回路動作中
に電流を変化させる機能はない。
【０００５】また、ＣＭＯＳ回路では信号の検出にＰ型
ＭＯＳＦＥＴをカレントミラー接続したソースカップル
型の差動増幅器が用いられている。この回路には信号を
処理する必要のないときには電流を遮断する機能を備え
たものもある。しかし、本発明の主要な構成要素である
信号の振幅を制限する機能や信号処理を行わないときに
もわずかに電流を流しつづける機能は含まれていない。
ＭＯＳＦＥＴをカレントミラー接続したソースカップル
型の差動増幅器が用いられている。この回路には信号を
処理する必要のないときには電流を遮断する機能を備え
たものもある。しかし、本発明の主要な構成要素である
信号の振幅を制限する機能や信号処理を行わないときに
もわずかに電流を流しつづける機能は含まれていない。
【０００６】
【発明が解決しようとする課題】上述のように一定の電
流を流し続けることが不可欠の動作はＥＣＬ回路では負
荷に抵抗を用いていることによっている。電流値を変え
るとその値に対応する信号振幅を発生するように負荷の
抵抗値を設定するので、電流値と負荷抵抗との積が一定
であることが必要である。すなわち、信号振幅を一定に
保持するためにはＥＣＬ回路に流す電流値と抵抗値とを
精度よく製作することが求められ、製作が難しいと考え
られている。
流を流し続けることが不可欠の動作はＥＣＬ回路では負
荷に抵抗を用いていることによっている。電流値を変え
るとその値に対応する信号振幅を発生するように負荷の
抵抗値を設定するので、電流値と負荷抵抗との積が一定
であることが必要である。すなわち、信号振幅を一定に
保持するためにはＥＣＬ回路に流す電流値と抵抗値とを
精度よく製作することが求められ、製作が難しいと考え
られている。
【０００７】また、従来のＥＣＬ回路で抵抗値を可変と
して電流を切り替えることも可能であるが、この方法で
は抵抗値の切り替え時刻と電流の切り替え時刻を一致さ
せるタイミング設計が必要となる。
して電流を切り替えることも可能であるが、この方法で
は抵抗値の切り替え時刻と電流の切り替え時刻を一致さ
せるタイミング設計が必要となる。
【０００８】また、出力の信号振幅を制限しない従来の
カレントミラー負荷回路を備えた差動増幅器を論理回路
に適用しようとするとコレクタ電位が下がりすぎてバイ
ポーラトランジスタが飽和動作領域に入り、動作速度が
低下すること、また、信号振幅が大きくなって負荷容量
の充放電に要する時間が増加する。
カレントミラー負荷回路を備えた差動増幅器を論理回路
に適用しようとするとコレクタ電位が下がりすぎてバイ
ポーラトランジスタが飽和動作領域に入り、動作速度が
低下すること、また、信号振幅が大きくなって負荷容量
の充放電に要する時間が増加する。
【０００９】また、ＥＣＬ回路は回路の占有面積が大き
い欠点もある。ＣＭＯ論理回路に匹敵する占有面積を実
現することも課題の一つである。
い欠点もある。ＣＭＯ論理回路に匹敵する占有面積を実
現することも課題の一つである。
【００１０】
【課題を解決するための手段】本発明はこのようなＥＣ
Ｌ回路の欠点を負荷回路にカレントミラー型の回路を用
い、かつクランプ回路を設け、動作中に電流を変化させ
ても出力信号振幅を一定に保持することでタイミング設
計を不要とした。
Ｌ回路の欠点を負荷回路にカレントミラー型の回路を用
い、かつクランプ回路を設け、動作中に電流を変化させ
ても出力信号振幅を一定に保持することでタイミング設
計を不要とした。
【００１１】回路の占有面積の低減はデバイスの分離領
域を削減するＳＯＩ技術を用いて削減する。
域を削減するＳＯＩ技術を用いて削減する。
【００１２】
【作用】本発明の回路によれば、信号処理をしている期
間は大きい電流を流し、信号処理に直接関与していない
期間や動作速度が遅くてもよい回路には小さい電流を流
すことが可能となり、低消費電力で、かつ、高速動作を
する論理回路を実現できた。
間は大きい電流を流し、信号処理に直接関与していない
期間や動作速度が遅くてもよい回路には小さい電流を流
すことが可能となり、低消費電力で、かつ、高速動作を
する論理回路を実現できた。
【００１３】
【実施例】図１には本発明の回路図を示す。Ｑ１〜Ｑ３
はバイポーラトランジスタで、Ｑ１〜Ｑ３のエミッタは
電圧Ｖｃｓが供給されるＮ型ＭＯＳＦＥＴ ＭＮ１のド
レイン端子３３に接続され所定の電流Ｉｃｓ(図示せず)
が供給される。ＩＮ１，ＩＮ２は信号入力端子でＶＲＥ
Ｆは入力信号の参照電圧である。ＩＮ１，ＩＮ２のいず
れかがＶＲＥＦの電圧を超えると電流Ｉｃｓは端子３１
に流れるようになる。
はバイポーラトランジスタで、Ｑ１〜Ｑ３のエミッタは
電圧Ｖｃｓが供給されるＮ型ＭＯＳＦＥＴ ＭＮ１のド
レイン端子３３に接続され所定の電流Ｉｃｓ(図示せず)
が供給される。ＩＮ１，ＩＮ２は信号入力端子でＶＲＥ
Ｆは入力信号の参照電圧である。ＩＮ１，ＩＮ２のいず
れかがＶＲＥＦの電圧を超えると電流Ｉｃｓは端子３１
に流れるようになる。
【００１４】端子３１にはダイオード接続されたＰ型Ｍ
ＯＳＦＥＴ ＭＰ１があり、電流Ｉｃｓを流す。このと
き、端子３１の電位は電流Ｉｃｓを流すに必要なゲート
電位となっている。Ｐ型ＭＯＳＦＥＴ ＭＰ２にも電流
Ｉｃｓと等しい電流が流れる。しかし、Ｑ３は遮断状態
にあるのでＭＰ２から供給される電流は端子ＯＵＴの電
位を引き上げるためにあてられ、端子ＯＵＴの電位は接
地電位まで引き上げられる。すなわち、この入力状態で
は出力電位は接地電位となる。
ＯＳＦＥＴ ＭＰ１があり、電流Ｉｃｓを流す。このと
き、端子３１の電位は電流Ｉｃｓを流すに必要なゲート
電位となっている。Ｐ型ＭＯＳＦＥＴ ＭＰ２にも電流
Ｉｃｓと等しい電流が流れる。しかし、Ｑ３は遮断状態
にあるのでＭＰ２から供給される電流は端子ＯＵＴの電
位を引き上げるためにあてられ、端子ＯＵＴの電位は接
地電位まで引き上げられる。すなわち、この入力状態で
は出力電位は接地電位となる。
【００１５】Ｑ３が遮断状態にあり、出力端子ＯＵＴか
ら電流が引き抜かれなければ、この出力電位はＭＮ１に
よって供給される電流に依存しない。この状態からＩＮ
１，ＩＮ２の両電位ともに参照電位ＶＲＥＦより低くな
るとＱ１，Ｑ２は遮断状態となり、ＭＰ１には電流が流
れなくなる。このため、ゲート電圧も小さくなって、Ｍ
Ｐ２も遮断状態となる。一方、Ｑ３は導通して出力端子
ＯＵＴから電流を引き抜き電位を引き下げる。
ら電流が引き抜かれなければ、この出力電位はＭＮ１に
よって供給される電流に依存しない。この状態からＩＮ
１，ＩＮ２の両電位ともに参照電位ＶＲＥＦより低くな
るとＱ１，Ｑ２は遮断状態となり、ＭＰ１には電流が流
れなくなる。このため、ゲート電圧も小さくなって、Ｍ
Ｐ２も遮断状態となる。一方、Ｑ３は導通して出力端子
ＯＵＴから電流を引き抜き電位を引き下げる。
【００１６】端子ＯＵＴの電位はダイオードＤ１によっ
てクランプされ出力信号の低レベルが決まる。この状態
でも出力の低レベルはダイオードの順方向電圧で決まっ
ていて、ＭＮ１の電流には依存しない。
てクランプされ出力信号の低レベルが決まる。この状態
でも出力の低レベルはダイオードの順方向電圧で決まっ
ていて、ＭＮ１の電流には依存しない。
【００１７】以上の動作から明らかなように図１の回路
はＭＮ１によって供給される電流では信号振幅は変化し
ないことがわかる。すなわち、供給電流は出力信号が切
り替わったときに出力端子の寄生容量を充放電するため
のもので、この動作が終了した後には大量の電流を流す
必要のないことがわかる。また、電流によって信号の低
レベルが変化した従来のＥＣＬ回路にくらべ電流が変化
しても信号の低レベルは変化しないので電流の設定を厳
密に行う必要はない。むしろ、この特徴を活かして、信
号が変化する期間にはやや多い電流を供給することで動
作速度の向上を達成できる。
はＭＮ１によって供給される電流では信号振幅は変化し
ないことがわかる。すなわち、供給電流は出力信号が切
り替わったときに出力端子の寄生容量を充放電するため
のもので、この動作が終了した後には大量の電流を流す
必要のないことがわかる。また、電流によって信号の低
レベルが変化した従来のＥＣＬ回路にくらべ電流が変化
しても信号の低レベルは変化しないので電流の設定を厳
密に行う必要はない。むしろ、この特徴を活かして、信
号が変化する期間にはやや多い電流を供給することで動
作速度の向上を達成できる。
【００１８】負荷が大きいときには、図２の回路図に示
すように、エミッタフォロワのトランジスタＱ４をつけ
加えると動作速度が改善される。この回路のＭＮ２はＱ
４に所定の電流を供給するためのデバイスであってＭＮ
１と同様に電流が切り替えられる。
すように、エミッタフォロワのトランジスタＱ４をつけ
加えると動作速度が改善される。この回路のＭＮ２はＱ
４に所定の電流を供給するためのデバイスであってＭＮ
１と同様に電流が切り替えられる。
【００１９】ＥＣＬ回路はＮＯＲ，ＯＲの論理出力が得
られるためにＣＭＯＳ回路のNAND回路やＮＯＲ回路に比
べて実効的に高速動作であるといわれている。図１，図
２の回路ではＯＲ出力しか得られない。これに対して
は、図３の回路を用いることでＮＯＲ出力の回路を構成
することができる。このようにするとＥＣＬ回路に比べ
２倍のデバイスが必要となるが信号は並列に処理される
のでＥＣＬ回路と同等の動作速度が得られる。また、図
２の回路ではエミッタフォロワ回路を備えているのでワ
イヤードＯＲ論理機能も備えており、論理能力はＥＣＬ
回路と同等である。
られるためにＣＭＯＳ回路のNAND回路やＮＯＲ回路に比
べて実効的に高速動作であるといわれている。図１，図
２の回路ではＯＲ出力しか得られない。これに対して
は、図３の回路を用いることでＮＯＲ出力の回路を構成
することができる。このようにするとＥＣＬ回路に比べ
２倍のデバイスが必要となるが信号は並列に処理される
のでＥＣＬ回路と同等の動作速度が得られる。また、図
２の回路ではエミッタフォロワ回路を備えているのでワ
イヤードＯＲ論理機能も備えており、論理能力はＥＣＬ
回路と同等である。
【００２０】この回路を従来のＥＣＬ回路に適用するこ
とで消費電力は約１／４になった。デバイス数は約３０
％増加したが信号の配線領域が大きいために全体の増加
は１０％程度にとどまった。
とで消費電力は約１／４になった。デバイス数は約３０
％増加したが信号の配線領域が大きいために全体の増加
は１０％程度にとどまった。
【００２１】図４は本発明の回路を製作するに好適なデ
バイスの構造とその配置を示す図である。バイポーラト
ランジスタは左半分にＰ型ＭＯＳＦＥＴは右半分に、ま
た、断面構造を上部に、平面構造を下部に示している。
バイポーラトランジスタ間やＰ型ＭＯＳＦＥＴとの間の
分離領域１２を削減するために酸化膜２上に設けたシリ
コン膜３（ＳＯＩ：Silicon on Insulator）にデバイス
を製作している。これによって素子間の分離領域１２が
削減され、かつ、コレクタ３および１５やドレイン２１
に付く寄生容量が減って一層の高速化が達成された。以
下、図５に示す製作工程に従った断面図を用いて説明す
る。
バイスの構造とその配置を示す図である。バイポーラト
ランジスタは左半分にＰ型ＭＯＳＦＥＴは右半分に、ま
た、断面構造を上部に、平面構造を下部に示している。
バイポーラトランジスタ間やＰ型ＭＯＳＦＥＴとの間の
分離領域１２を削減するために酸化膜２上に設けたシリ
コン膜３（ＳＯＩ：Silicon on Insulator）にデバイス
を製作している。これによって素子間の分離領域１２が
削減され、かつ、コレクタ３および１５やドレイン２１
に付く寄生容量が減って一層の高速化が達成された。以
下、図５に示す製作工程に従った断面図を用いて説明す
る。
【００２２】図５（ａ）はＳＯＩ基板を示す。１はシリ
コン基板で、その上に酸化膜２が約４００ｎｍの厚さで
形成されている。さらに、その上にシリコン単結晶の膜
３が約２００ｎｍの厚さに形成されている。この構造の
ＳＯＩ基板は貼りあわせ法やイオン打ち込み法で作られ
ていて入手できる。
コン基板で、その上に酸化膜２が約４００ｎｍの厚さで
形成されている。さらに、その上にシリコン単結晶の膜
３が約２００ｎｍの厚さに形成されている。この構造の
ＳＯＩ基板は貼りあわせ法やイオン打ち込み法で作られ
ていて入手できる。
【００２３】図５（ｂ）はデバイス間の分離溝１２を形
成したのち、Ｐ型ＭＯＳＦＥＴ領域には約５ｎｍの酸化
膜４を形成し、全面に多結晶シリコン膜（波ハッチング
で表示）および酸化膜（白抜きで表示）を被着し、ゲー
ト領域５，ベース領域６の両膜を残す加工を行ったとき
の断面構造を示している。
成したのち、Ｐ型ＭＯＳＦＥＴ領域には約５ｎｍの酸化
膜４を形成し、全面に多結晶シリコン膜（波ハッチング
で表示）および酸化膜（白抜きで表示）を被着し、ゲー
ト領域５，ベース領域６の両膜を残す加工を行ったとき
の断面構造を示している。
【００２４】図５（ｃ）は多結晶シリコン膜の側壁に酸
化膜を自己整合法で形成し、バイポーラトランジスタ領
域には選択的にコレクタ９およびベース５，エミッタ７
を形成し、Ｐ型ＭＯＳＦＥＴ領域にはドレイン２１，ソ
ース２４の両領域を形成したときの構造を示している。
いずれの領域も多結晶シリコン膜５，６およびその側壁
酸化膜をイオン打ち込みのマスクにした自己整合で形成
されている。また、Ｐ型ＭＯＳＦＥＴのソース２４には
拡散自己整合で形成したＮ型領域２７が設けられてい
る。これらの自己整合法は集積回路の製作に用いられて
いる技術であるので説明を省略する。
化膜を自己整合法で形成し、バイポーラトランジスタ領
域には選択的にコレクタ９およびベース５，エミッタ７
を形成し、Ｐ型ＭＯＳＦＥＴ領域にはドレイン２１，ソ
ース２４の両領域を形成したときの構造を示している。
いずれの領域も多結晶シリコン膜５，６およびその側壁
酸化膜をイオン打ち込みのマスクにした自己整合で形成
されている。また、Ｐ型ＭＯＳＦＥＴのソース２４には
拡散自己整合で形成したＮ型領域２７が設けられてい
る。これらの自己整合法は集積回路の製作に用いられて
いる技術であるので説明を省略する。
【００２５】図５（ｃ）の構造に電極取付け孔を設け、
電極４，８，２２，２６を形成して図４のデバイス構造
ができあがる。
電極４，８，２２，２６を形成して図４のデバイス構造
ができあがる。
【００２６】図４の構造のデバイスは次の特徴を持って
いる。
いる。
【００２７】(1）バイポーラトランジスタのコレクタが
ベースと自己整合で形成され、また、最近の微細加工で
は多結晶シリコン膜の幅は０.２ ミクロン以下に加工で
きるのでエミッタ領域からコレクタの高濃度領域までの
距離を０.３ ミクロン以下といった極めて小さい値に精
度よく形成でき、コレクタ抵抗を小さくできる。また、
薄いＳＯＩ基板上に形成しているのでコレクタの寄生容
量が小さくなる。さらには、ベースの領域が最小加工寸
法で形成されるため、ベースの寄生容量も小さくでき
る。ベース電極となる多結晶シリコンの幅が狭いために
増加するベース抵抗は多結晶シリコン膜をシリサイド化
したり、多結晶シリコン膜とシリサイド膜の多層構造と
することで下げることができる。最善の構造はこの多結
晶シリコン膜とシリサイド膜の多層構造膜といえる。
ベースと自己整合で形成され、また、最近の微細加工で
は多結晶シリコン膜の幅は０.２ ミクロン以下に加工で
きるのでエミッタ領域からコレクタの高濃度領域までの
距離を０.３ ミクロン以下といった極めて小さい値に精
度よく形成でき、コレクタ抵抗を小さくできる。また、
薄いＳＯＩ基板上に形成しているのでコレクタの寄生容
量が小さくなる。さらには、ベースの領域が最小加工寸
法で形成されるため、ベースの寄生容量も小さくでき
る。ベース電極となる多結晶シリコンの幅が狭いために
増加するベース抵抗は多結晶シリコン膜をシリサイド化
したり、多結晶シリコン膜とシリサイド膜の多層構造と
することで下げることができる。最善の構造はこの多結
晶シリコン膜とシリサイド膜の多層構造膜といえる。
【００２８】(2）Ｐ型ＭＯＳＦＥＴのソース領域が拡散
自己整合で作られ基板がソース電極に接続されているの
でＳＯＩ構造においても従来のＭＯＳＦＥＴと変わらぬ
電気的特性の制御性が得られる。また、この構造ではド
レイン，ソースの寄生容量が減少してＰ型ＭＯＳＦＥＴ
の高周波特性が改善される。
自己整合で作られ基板がソース電極に接続されているの
でＳＯＩ構造においても従来のＭＯＳＦＥＴと変わらぬ
電気的特性の制御性が得られる。また、この構造ではド
レイン，ソースの寄生容量が減少してＰ型ＭＯＳＦＥＴ
の高周波特性が改善される。
【００２９】(3）薄いＳＯＩ基板上にデバイスを形成し
ているためにデバイス間の分離が完全となり、電源配線
等の電位の影響を受けなくなり、また、α線等の外部雑
音の影響も軽減されより安定に動作するようになった。
また、分離領域を狭くすることで分離に要する面積が削
減され、集積度の向上，占有面積を削減できた。
ているためにデバイス間の分離が完全となり、電源配線
等の電位の影響を受けなくなり、また、α線等の外部雑
音の影響も軽減されより安定に動作するようになった。
また、分離領域を狭くすることで分離に要する面積が削
減され、集積度の向上，占有面積を削減できた。
【００３０】図６は図４に示した構造のバイポーラトラ
ンジスタのベースおよびエミッタ両領域の深さを増して
酸化膜２に到達させた構造を示す。この構造にデバイス
を製作するとベース領域とエミッタ領域とが接触する面
積がエミッタ領域の側壁のみとなるのでエミッタ・ベー
ス間の容量が極めて小さくなる。また、コレクタ・ベー
ス間の容量も削減できた。
ンジスタのベースおよびエミッタ両領域の深さを増して
酸化膜２に到達させた構造を示す。この構造にデバイス
を製作するとベース領域とエミッタ領域とが接触する面
積がエミッタ領域の側壁のみとなるのでエミッタ・ベー
ス間の容量が極めて小さくなる。また、コレクタ・ベー
ス間の容量も削減できた。
【００３１】以上の実施例ではＮＰＮバイポーラトラン
ジスタとＰ型ＭＯＳＦＥＴとの組合せ回路について述べ
たが、ＰＮＰバイポーラトランジスタとＮ型ＭＯＳＦＥ
Ｔとの組合せ回路も同様の特性を示す。また、バイポー
ラトランジスタをMOSFETで置き換えても同様の効果が得
られる。バイポーラトランジスタをＮ型ＭＯＳＦＥＴで
置き換えると、さらに、デバイスの分離が容易となるの
でＳＯＩ技術を適用しなくても面積の増加を軽減でき
る。
ジスタとＰ型ＭＯＳＦＥＴとの組合せ回路について述べ
たが、ＰＮＰバイポーラトランジスタとＮ型ＭＯＳＦＥ
Ｔとの組合せ回路も同様の特性を示す。また、バイポー
ラトランジスタをMOSFETで置き換えても同様の効果が得
られる。バイポーラトランジスタをＮ型ＭＯＳＦＥＴで
置き換えると、さらに、デバイスの分離が容易となるの
でＳＯＩ技術を適用しなくても面積の増加を軽減でき
る。
【００３２】
【発明の効果】高速動作の要求される回路にはカレント
ミラー回路を負荷にもつＥＣＬ回路を用い、かつ、高速
動作に必要な期間は電流値を大きくすることで高速動作
を達成し、回路動作に影響しない期間は電流値を下げる
ことでその分消費電力は低減された。
ミラー回路を負荷にもつＥＣＬ回路を用い、かつ、高速
動作に必要な期間は電流値を大きくすることで高速動作
を達成し、回路動作に影響しない期間は電流値を下げる
ことでその分消費電力は低減された。
【図１】本発明の一実施例を示す回路図。
【図２】本発明の第二の実施例を示す回路図。
【図３】本発明の第三の実施例を示す回路図。
【図４】本発明の論理回路に好適なバイポーラトランジ
スタおよびＰ型ＭＯＳＦＥＴの構造を示す説明図。
スタおよびＰ型ＭＯＳＦＥＴの構造を示す説明図。
【図５】本発明の論理回路に好適なバイポーラトランジ
スタおよびＰ型ＭＯＳＦＥＴを主要製作工程の断面図。
スタおよびＰ型ＭＯＳＦＥＴを主要製作工程の断面図。
【図６】本発明の論理回路に好適なバイポーラトランジ
スタおよびＰ型ＭＯＳＦＥＴの他の構造を示す説明図。
スタおよびＰ型ＭＯＳＦＥＴの他の構造を示す説明図。
Ｑ１〜Ｑ３…バイポーラトランジスタ、Ｄ１…ダイオー
ド、ＭＰ１，ＭＰ２…Ｐ型ＭＯＳＦＥＴ、ＭＮ１…Ｎ型
ＭＯＳＦＥＴ。
ド、ＭＰ１，ＭＰ２…Ｐ型ＭＯＳＦＥＴ、ＭＮ１…Ｎ型
ＭＯＳＦＥＴ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/567 19/086
Claims (2)
- 【請求項１】入力信号電圧で電流を切り替えて信号を処
理する論理回路の負荷にカレントミラー接続されたＰ型
ＭＯＳＦＥＴが設けられており、かつ、切り替える電流
の値が回路動作中に複数値の電流値に切り替えることを
特徴とする半導体集積回路。 - 【請求項２】入力信号電圧で電流を切り替えて信号を処
理する論理回路の負荷にカレントミラー接続されたＰ型
ＭＯＳＦＥＴが設けられており、かつ、出力の信号振幅
を制限する機能を備え、かつ、切り替える電流の値が回
路動作中に複数値の電流値に切り替えることを特徴とす
る半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6161816A JPH0832436A (ja) | 1994-07-14 | 1994-07-14 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6161816A JPH0832436A (ja) | 1994-07-14 | 1994-07-14 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0832436A true JPH0832436A (ja) | 1996-02-02 |
Family
ID=15742461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6161816A Pending JPH0832436A (ja) | 1994-07-14 | 1994-07-14 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0832436A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6104530A (en) * | 1996-05-28 | 2000-08-15 | Mitsui Chemicals, Inc. | Transparent laminates and optical filters for displays using same |
| US7740946B2 (en) | 2005-02-17 | 2010-06-22 | Asahi Glass Company, Limited | Electroconductive laminate, and electromagnetic wave shielding film for plasma display and protective plate for plasma display |
| US8040062B2 (en) | 2004-11-30 | 2011-10-18 | Asahi Glass Company, Limited | Electroconductive laminate, and electromagnetic wave shielding film and protective plate for plasma display |
-
1994
- 1994-07-14 JP JP6161816A patent/JPH0832436A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6104530A (en) * | 1996-05-28 | 2000-08-15 | Mitsui Chemicals, Inc. | Transparent laminates and optical filters for displays using same |
| US8040062B2 (en) | 2004-11-30 | 2011-10-18 | Asahi Glass Company, Limited | Electroconductive laminate, and electromagnetic wave shielding film and protective plate for plasma display |
| US7740946B2 (en) | 2005-02-17 | 2010-06-22 | Asahi Glass Company, Limited | Electroconductive laminate, and electromagnetic wave shielding film for plasma display and protective plate for plasma display |
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