JPH08330329A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08330329A JPH08330329A JP13513295A JP13513295A JPH08330329A JP H08330329 A JPH08330329 A JP H08330329A JP 13513295 A JP13513295 A JP 13513295A JP 13513295 A JP13513295 A JP 13513295A JP H08330329 A JPH08330329 A JP H08330329A
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Abstract
(57)【要約】
【目的】 電界効果トランジスタにおいて、ゲート電極
の下側にリセスエッチングの不均一が発生しないように
すると共に、ソース・ゲート間のリーク電流を低減す
る。 【構成】 半絶縁性基板１０に、チャネル層１１、真性
半導体層１２及び表面高濃度コンタクト層１３を順次形
成した後、第１の開口部１４ａを有する絶縁膜１４を形
成する。絶縁膜１４の上に第２の開口部１５ａを有する
フォトレジスト１５を形成した後、絶縁膜１４をマスク
として半絶縁性基板１０に対して第１回目のエッチング
を行なって第１の凹部１３ａを形成する。フォトレジス
ト１５をマスクとして絶縁膜１４に対してエッチングを
行なって、第１の開口部１４ａの径を拡大した後、フォ
トレジスト１５をマスクとして半絶縁性基板１０に対し
て第２回目のエッチングを行なって、半絶縁性基板１０
の表面部にリセス領域となる第２の凹部を形成する。半
絶縁性基板１０の第２の凹部にゲート電極を形成する。
の下側にリセスエッチングの不均一が発生しないように
すると共に、ソース・ゲート間のリーク電流を低減す
る。 【構成】 半絶縁性基板１０に、チャネル層１１、真性
半導体層１２及び表面高濃度コンタクト層１３を順次形
成した後、第１の開口部１４ａを有する絶縁膜１４を形
成する。絶縁膜１４の上に第２の開口部１５ａを有する
フォトレジスト１５を形成した後、絶縁膜１４をマスク
として半絶縁性基板１０に対して第１回目のエッチング
を行なって第１の凹部１３ａを形成する。フォトレジス
ト１５をマスクとして絶縁膜１４に対してエッチングを
行なって、第１の開口部１４ａの径を拡大した後、フォ
トレジスト１５をマスクとして半絶縁性基板１０に対し
て第２回目のエッチングを行なって、半絶縁性基板１０
の表面部にリセス領域となる第２の凹部を形成する。半
絶縁性基板１０の第２の凹部にゲート電極を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板上における
電極の下側に形成された凹部に堆積されるショットキー
接合金属を電極として用いる半導体装置の製造方法に関
するものである。
電極の下側に形成された凹部に堆積されるショットキー
接合金属を電極として用いる半導体装置の製造方法に関
するものである。
【０００２】
【従来の技術】近年、携帯電話等に代表される移動体通
信機器の普及はめざましいものがある。一般に、これら
の移動体通信機器の送信用増幅器としては、８００ＭＨ
ｚ以上の高周波において低電圧動作及び低消費電力が実
現できるＧａＡｓショットキー接合型の電界効果トラン
ジスタが用いられている。このような送信用増幅器にお
いて用いられる電界効果トランジスタのゲート電極には
大振幅の電圧が入力され、大振幅の電圧の入力に伴って
ゲート電極下の空乏層の幅が変化する。
信機器の普及はめざましいものがある。一般に、これら
の移動体通信機器の送信用増幅器としては、８００ＭＨ
ｚ以上の高周波において低電圧動作及び低消費電力が実
現できるＧａＡｓショットキー接合型の電界効果トラン
ジスタが用いられている。このような送信用増幅器にお
いて用いられる電界効果トランジスタのゲート電極には
大振幅の電圧が入力され、大振幅の電圧の入力に伴って
ゲート電極下の空乏層の幅が変化する。
【０００３】ところが、ＧａＡｓ基板の表面におけるソ
ース電極又はドレイン電極とゲート電極との間にトラッ
プ準位が存在する場合には、トラップ準位における電荷
のやりとりの時定数がゲート電極への入力の周期よりも
大きいために、空乏層の幅の変化は入力電圧の変化に追
従できない。この結果、高周波におけるドレイン電流は
ある一定値で飽和し、高周波出力が飽和したり又は出力
波形が歪むという問題がある。
ース電極又はドレイン電極とゲート電極との間にトラッ
プ準位が存在する場合には、トラップ準位における電荷
のやりとりの時定数がゲート電極への入力の周期よりも
大きいために、空乏層の幅の変化は入力電圧の変化に追
従できない。この結果、高周波におけるドレイン電流は
ある一定値で飽和し、高周波出力が飽和したり又は出力
波形が歪むという問題がある。
【０００４】そこで、ＧａＡｓショットキー接合型の電
界効果型トランジスタにおいては、ショットキー接合で
あるゲート電極の下側のＧａＡｓ基板に凹部を設け、ゲ
ート電極の凹部から空乏層の先端までの距離をゲート電
極側部のＧａＡｓ基板表面から空乏層の先端までの距離
よりも大きくして、高周波入力による空乏層の幅の変化
がＧａＡｓ基板表面のトラップ準位の影響を受けないよ
うにすることにより、空乏層の幅の変化を高周波入力に
追従させ、これにより、高出力且つ低歪みを実現してい
る。
界効果型トランジスタにおいては、ショットキー接合で
あるゲート電極の下側のＧａＡｓ基板に凹部を設け、ゲ
ート電極の凹部から空乏層の先端までの距離をゲート電
極側部のＧａＡｓ基板表面から空乏層の先端までの距離
よりも大きくして、高周波入力による空乏層の幅の変化
がＧａＡｓ基板表面のトラップ準位の影響を受けないよ
うにすることにより、空乏層の幅の変化を高周波入力に
追従させ、これにより、高出力且つ低歪みを実現してい
る。
【０００５】以下、ＧａＡｓ基板におけるゲート電極の
下側に凹部を有する電界効果トランジスタの従来の製造
方法について図５を参照しながら説明する。
下側に凹部を有する電界効果トランジスタの従来の製造
方法について図５を参照しながら説明する。
【０００６】まず、図５（ａ）に示すように、例えばＧ
ａＡｓよりなる半導体基板５０の上に、ゲート電極形成
領域の中央部に開口部５１ａを有する第１のフォトレジ
スト５１を形成した後、該第１のフォトレジスト５１を
マスクとして半導体基板５０に対してエッチングを行な
うことにより、図５（ｂ）に示すように、半導体基板５
０に第１の凹部５０ａを形成し、その後、第１のフォト
レジスト５１を除去する。
ａＡｓよりなる半導体基板５０の上に、ゲート電極形成
領域の中央部に開口部５１ａを有する第１のフォトレジ
スト５１を形成した後、該第１のフォトレジスト５１を
マスクとして半導体基板５０に対してエッチングを行な
うことにより、図５（ｂ）に示すように、半導体基板５
０に第１の凹部５０ａを形成し、その後、第１のフォト
レジスト５１を除去する。
【０００７】次に、図５（ｃ）に示すように、半導体基
板５０の上に例えばＳｉＯ2 よりなる絶縁膜５２を形成
した後、該絶縁膜５２の上に、ゲート電極形成領域に開
口部５３ａを有する第２のフォトレジスト５３を形成す
る。その後、図５（ｄ）に示すように、第２のフォトレ
ジスト５３をマスクとして、絶縁膜５２にエッチングを
行なって第２の開口部５２ａを形成した後、半導体基板
５０に対してリセスエッチングを行なう。
板５０の上に例えばＳｉＯ2 よりなる絶縁膜５２を形成
した後、該絶縁膜５２の上に、ゲート電極形成領域に開
口部５３ａを有する第２のフォトレジスト５３を形成す
る。その後、図５（ｄ）に示すように、第２のフォトレ
ジスト５３をマスクとして、絶縁膜５２にエッチングを
行なって第２の開口部５２ａを形成した後、半導体基板
５０に対してリセスエッチングを行なう。
【０００８】次に、図５（ｅ）に示すように、半導体基
板５０上に全面に亘って例えばＴｉ／Ａｌよりなる金属
膜を堆積して、半導体基板５０におけるリセスエッチン
グされた領域にゲート電極５４を形成した後、第２のフ
ォトレジスト５３をリフトオフして該第２のフォトレジ
スト５３の上に堆積された金属膜５５を除去する。
板５０上に全面に亘って例えばＴｉ／Ａｌよりなる金属
膜を堆積して、半導体基板５０におけるリセスエッチン
グされた領域にゲート電極５４を形成した後、第２のフ
ォトレジスト５３をリフトオフして該第２のフォトレジ
スト５３の上に堆積された金属膜５５を除去する。
【０００９】
【発明が解決しようとする課題】しかしながら、前記従
来の電界効果トランジスタの従来の製造方法において
は、半導体基板５０に第１の凹部５０ａを形成するため
の第１のエッチングを行なった後に、第１のフォトレジ
スト５１の除去工程、第２のフォトレジスト５３の形成
工程及び半導体基板５０に対する第２のエッチング工程
を行なう必要がある。このため、第１のフォトレジスト
５２の除去工程及び第２のフォトレジスト５３の形成工
程において半導体基板５０の表面に酸化膜が形成され、
該酸化膜によって、リセスエッチングの不均一が発生す
るという問題、及びゲート電極５４と半導体基板５０と
の界面の酸化層の影響によるソース・ゲート間のリーク
電流の増加が生じるという問題がある。
来の電界効果トランジスタの従来の製造方法において
は、半導体基板５０に第１の凹部５０ａを形成するため
の第１のエッチングを行なった後に、第１のフォトレジ
スト５１の除去工程、第２のフォトレジスト５３の形成
工程及び半導体基板５０に対する第２のエッチング工程
を行なう必要がある。このため、第１のフォトレジスト
５２の除去工程及び第２のフォトレジスト５３の形成工
程において半導体基板５０の表面に酸化膜が形成され、
該酸化膜によって、リセスエッチングの不均一が発生す
るという問題、及びゲート電極５４と半導体基板５０と
の界面の酸化層の影響によるソース・ゲート間のリーク
電流の増加が生じるという問題がある。
【００１０】前記に鑑み、本発明は、半導体基板の表面
に酸化膜が形成されないようにすることにより、リセス
エッチングの不均一を防止することを目的とする。
に酸化膜が形成されないようにすることにより、リセス
エッチングの不均一を防止することを目的とする。
【００１１】
【課題を解決するための手段】前記の目的を達成するた
め、本発明は、半導体基板に対する２回のエッチング工
程を、第１のフォトレジストの除去工程及び第２のフォ
トレジストの形成工程を経ることなく行なうことによ
り、半導体基板に表面酸化膜が形成されないようにする
ものである。
め、本発明は、半導体基板に対する２回のエッチング工
程を、第１のフォトレジストの除去工程及び第２のフォ
トレジストの形成工程を経ることなく行なうことによ
り、半導体基板に表面酸化膜が形成されないようにする
ものである。
【００１２】具体的に請求項１の発明が講じた解決手段
は、半導体装置の製造方法を、真性半導体層が形成され
た半絶縁性基板の上に、電極形成領域内に第１の開口部
を有する絶縁膜を形成する第１の工程と、前記絶縁膜の
上に、前記第１の開口部と連通し且つ前記第１の開口部
よりも径が大きい第２の開口部を有するフォトレジスト
を形成する第２の工程と、前記絶縁膜をマスクとして前
記半絶縁性基板に対して第１のエッチングを行なって、
前記半絶縁性基板に底部が前記真性半導体層内に位置す
る第１の凹部を形成する第３の工程と、前記フォトレジ
ストをマスクとして前記絶縁膜に対してエッチングを行
なって、前記第１の開口部の径を拡大する第４の工程
と、前記フォトレジストをマスクとして前記半絶縁性基
板に対して第２のエッチングを行なって、前記半絶縁性
基板に底部が前記真性半導体層内に位置する第２の凹部
を形成する第５の工程と、前記第２の凹部に前記真性半
導体層とショットキー接合する金属を堆積することによ
り、前記第２の凹部内に電極を形成する第６の工程とを
備えている構成とするものである。
は、半導体装置の製造方法を、真性半導体層が形成され
た半絶縁性基板の上に、電極形成領域内に第１の開口部
を有する絶縁膜を形成する第１の工程と、前記絶縁膜の
上に、前記第１の開口部と連通し且つ前記第１の開口部
よりも径が大きい第２の開口部を有するフォトレジスト
を形成する第２の工程と、前記絶縁膜をマスクとして前
記半絶縁性基板に対して第１のエッチングを行なって、
前記半絶縁性基板に底部が前記真性半導体層内に位置す
る第１の凹部を形成する第３の工程と、前記フォトレジ
ストをマスクとして前記絶縁膜に対してエッチングを行
なって、前記第１の開口部の径を拡大する第４の工程
と、前記フォトレジストをマスクとして前記半絶縁性基
板に対して第２のエッチングを行なって、前記半絶縁性
基板に底部が前記真性半導体層内に位置する第２の凹部
を形成する第５の工程と、前記第２の凹部に前記真性半
導体層とショットキー接合する金属を堆積することによ
り、前記第２の凹部内に電極を形成する第６の工程とを
備えている構成とするものである。
【００１３】請求項２の発明は、請求項１の発明をダイ
オードに適用するため、請求項１の構成に、前記第６の
工程における電極は、ダイオードの２つの電極のうちの
少なくとも一方の電極であるという構成を付加するもの
である。
オードに適用するため、請求項１の構成に、前記第６の
工程における電極は、ダイオードの２つの電極のうちの
少なくとも一方の電極であるという構成を付加するもの
である。
【００１４】請求項３の発明は、請求項１の発明を電界
効果トランジスタに適用するため、請求項１の構成に、
前記第６の工程における電極は、電界効果トランジスタ
のゲート電極であるという構成を付加するものである。
効果トランジスタに適用するため、請求項１の構成に、
前記第６の工程における電極は、電界効果トランジスタ
のゲート電極であるという構成を付加するものである。
【００１５】また、具体的に請求項４の発明が講じた解
決手段は、半導体装置の製造方法を、真性半導体層が順
次形成された半絶縁性基板の上に、電極形成領域内に第
１の開口部を有する第１の絶縁膜を形成する第１の工程
と、前記第１の絶縁膜の第１の開口部の側壁に第２の絶
縁膜を形成して前記第１の開口部の径を縮小する第２の
工程と、前記第１の絶縁膜の上に、前記第１の開口部と
連通し且つ前記第１の開口部よりも径が大きい第２の開
口部を有するフォトレジストを形成する第３の工程と、
前記第１の絶縁膜及び第２の絶縁膜をマスクとして前記
半絶縁性基板に対して第１のエッチングを行なって、前
記半絶縁性基板に底部が前記真性半導体層内に位置する
第１の凹部を形成する第４の工程と、前記第２の絶縁膜
を除去した後、前記フォトレジストをマスクとして前記
第１の絶縁膜に対してエッチングを行なって、前記第１
の開口部の径を拡大する第５の工程と、前記フォトレジ
ストをマスクとして前記半絶縁性基板に対して第２のエ
ッチングを行なって、前記半絶縁性基板に底部が前記真
性半導体層内に位置する第２の凹部を形成する第６の工
程と、前記第２の凹部に前記真性半導体層とショットキ
ー接合する金属を堆積することにより、前記第２の凹部
内に電極を形成する第７の工程とを備えている構成とす
るものである。
決手段は、半導体装置の製造方法を、真性半導体層が順
次形成された半絶縁性基板の上に、電極形成領域内に第
１の開口部を有する第１の絶縁膜を形成する第１の工程
と、前記第１の絶縁膜の第１の開口部の側壁に第２の絶
縁膜を形成して前記第１の開口部の径を縮小する第２の
工程と、前記第１の絶縁膜の上に、前記第１の開口部と
連通し且つ前記第１の開口部よりも径が大きい第２の開
口部を有するフォトレジストを形成する第３の工程と、
前記第１の絶縁膜及び第２の絶縁膜をマスクとして前記
半絶縁性基板に対して第１のエッチングを行なって、前
記半絶縁性基板に底部が前記真性半導体層内に位置する
第１の凹部を形成する第４の工程と、前記第２の絶縁膜
を除去した後、前記フォトレジストをマスクとして前記
第１の絶縁膜に対してエッチングを行なって、前記第１
の開口部の径を拡大する第５の工程と、前記フォトレジ
ストをマスクとして前記半絶縁性基板に対して第２のエ
ッチングを行なって、前記半絶縁性基板に底部が前記真
性半導体層内に位置する第２の凹部を形成する第６の工
程と、前記第２の凹部に前記真性半導体層とショットキ
ー接合する金属を堆積することにより、前記第２の凹部
内に電極を形成する第７の工程とを備えている構成とす
るものである。
【００１６】請求項５の発明は、請求項４の発明をダイ
オードに適用するため、請求項４の構成に、前記第７の
工程における電極は、ダイオードの２つの電極のうちの
少なくとも一方の電極であるという構成を付加するもの
である。
オードに適用するため、請求項４の構成に、前記第７の
工程における電極は、ダイオードの２つの電極のうちの
少なくとも一方の電極であるという構成を付加するもの
である。
【００１７】請求項６の発明は、請求項４の発明を電界
効果トランジスタに適用するため、請求項４の構成に、
前記第７の工程における電極は、電界効果トランジスタ
のゲート電極であるという構成を付加するものである。
効果トランジスタに適用するため、請求項４の構成に、
前記第７の工程における電極は、電界効果トランジスタ
のゲート電極であるという構成を付加するものである。
【００１８】
【作用】請求項１又は４の構成により、第２のエッチン
グを行なうためのフォトレジストを第１のエッチング工
程よりも前に形成しておくと共に、第１のエッチング
は、フォトレジストの第２の開口部よりも径が小さい第
１の開口部を有する絶縁膜（第１の絶縁膜及び第２の絶
縁膜）を用いて行なうため、第１のエッチングを行なう
ためのフォトレジストは不要になると共に、第１のエッ
チング工程と第２のエッチング工程との間に、第１のエ
ッチング用のフォトレジストの除去工程及び第２のエッ
チング用のフォトレジストの形成工程を行なう必要がな
い。
グを行なうためのフォトレジストを第１のエッチング工
程よりも前に形成しておくと共に、第１のエッチング
は、フォトレジストの第２の開口部よりも径が小さい第
１の開口部を有する絶縁膜（第１の絶縁膜及び第２の絶
縁膜）を用いて行なうため、第１のエッチングを行なう
ためのフォトレジストは不要になると共に、第１のエッ
チング工程と第２のエッチング工程との間に、第１のエ
ッチング用のフォトレジストの除去工程及び第２のエッ
チング用のフォトレジストの形成工程を行なう必要がな
い。
【００１９】また、第２の凹部の底部が真性半導体層内
に位置しているため、第２の凹部に形成される電極と半
絶縁性基板との界面が真性半導体層の内部に位置するの
で、半導体装置が電界効果トランジスタであり、電極が
ゲート電極である場合には、ソース・ゲート間のリーク
電流が低減する。
に位置しているため、第２の凹部に形成される電極と半
絶縁性基板との界面が真性半導体層の内部に位置するの
で、半導体装置が電界効果トランジスタであり、電極が
ゲート電極である場合には、ソース・ゲート間のリーク
電流が低減する。
【００２０】さらに、請求項４の構成によると、第１の
絶縁膜の第１の開口部の側壁に第２の絶縁膜を形成して
第１の開口部の径を縮小した後に、第１の絶縁膜及び第
２の絶縁膜をマスクとして第１のエッチングを行なって
第１の凹部を形成するため、第１の凹部の幅、ひいては
第２の凹部の幅を小さくすることができる。
絶縁膜の第１の開口部の側壁に第２の絶縁膜を形成して
第１の開口部の径を縮小した後に、第１の絶縁膜及び第
２の絶縁膜をマスクとして第１のエッチングを行なって
第１の凹部を形成するため、第１の凹部の幅、ひいては
第２の凹部の幅を小さくすることができる。
【００２１】
【実施例】以下、本発明の一実施例について図面を参照
しながら説明する。
しながら説明する。
【００２２】図１及び図２は本発明の第１実施例に係る
電界効果トランジスタの製造方法の各工程を示す断面図
である。
電界効果トランジスタの製造方法の各工程を示す断面図
である。
【００２３】まず、図１（ａ）に示すように、例えばＧ
ａＡｓよりなる半絶縁性基板１０の表面部に、チャネル
層１１、真性半導体層１２及び表面高濃度コンタクト層
１３を順次形成した後、半絶縁性基板１０の上に、例え
ばＳｉＯ2 等よりなり、ゲート電極形成領域に第１の開
口部１４ａを有する絶縁膜１４を形成する。
ａＡｓよりなる半絶縁性基板１０の表面部に、チャネル
層１１、真性半導体層１２及び表面高濃度コンタクト層
１３を順次形成した後、半絶縁性基板１０の上に、例え
ばＳｉＯ2 等よりなり、ゲート電極形成領域に第１の開
口部１４ａを有する絶縁膜１４を形成する。
【００２４】次に、図１（ｂ）に示すように、絶縁膜１
４の上に、ゲート電極形成領域に第２の開口部１５ａを
有するフォトレジスト１５を形成した後、絶縁膜１４を
マスクとして半絶縁性基板１０に対して第１回目のエッ
チングを行なうことにより、図１（ｃ）に示すように、
表面高濃度コンタクト層１３に第１の凹部１３ａを形成
する。
４の上に、ゲート電極形成領域に第２の開口部１５ａを
有するフォトレジスト１５を形成した後、絶縁膜１４を
マスクとして半絶縁性基板１０に対して第１回目のエッ
チングを行なうことにより、図１（ｃ）に示すように、
表面高濃度コンタクト層１３に第１の凹部１３ａを形成
する。
【００２５】次に、図２（ａ）に示すように、フォトレ
ジスト１５をマスクとして絶縁膜１４に対してエッチン
グを行なって、第１の開口部１４ａの径を拡大する。そ
の後、フォトレジスト１５をマスクとして半絶縁性基板
１０に対して第２回目のエッチングを行なうことによ
り、図２（ｂ）に示すように、半絶縁性基板１０の表面
部にリセス領域となる第２の凹部１０ａを形成する。こ
の際、表面高濃度コンタクト層１３に第１の凹部１３ａ
が形成されていたため、真性半導体層１２には凹部１２
ａが形成され、第２の凹部１０ａの底部は真性半導体層
１２の内部に位置する。
ジスト１５をマスクとして絶縁膜１４に対してエッチン
グを行なって、第１の開口部１４ａの径を拡大する。そ
の後、フォトレジスト１５をマスクとして半絶縁性基板
１０に対して第２回目のエッチングを行なうことによ
り、図２（ｂ）に示すように、半絶縁性基板１０の表面
部にリセス領域となる第２の凹部１０ａを形成する。こ
の際、表面高濃度コンタクト層１３に第１の凹部１３ａ
が形成されていたため、真性半導体層１２には凹部１２
ａが形成され、第２の凹部１０ａの底部は真性半導体層
１２の内部に位置する。
【００２６】次に、半絶縁性基板１０の上に全面に亘っ
て例えばＴｉ／Ａｌよりなる金属膜を堆積して、図２
（ｃ）に示すように、半絶縁性基板１０の第２の凹部１
０ａにゲート電極１６を形成した後、フォトレジスト１
５をリフトオフして該フォトレジスト１５の上に堆積さ
れた金属膜を除去すると、ゲート電極１６の直下に凹部
を有する電界効果トランジスタが形成される。
て例えばＴｉ／Ａｌよりなる金属膜を堆積して、図２
（ｃ）に示すように、半絶縁性基板１０の第２の凹部１
０ａにゲート電極１６を形成した後、フォトレジスト１
５をリフトオフして該フォトレジスト１５の上に堆積さ
れた金属膜を除去すると、ゲート電極１６の直下に凹部
を有する電界効果トランジスタが形成される。
【００２７】尚、半絶縁性基板１０に対する第１回目及
び第２回目のエッチングは、その間にフォトレジスト１
５の除去及びその後のフォトレジストの形成工程を経る
ことなく連続的に水溶液中において大気にさらすことな
く行なう。
び第２回目のエッチングは、その間にフォトレジスト１
５の除去及びその後のフォトレジストの形成工程を経る
ことなく連続的に水溶液中において大気にさらすことな
く行なう。
【００２８】以上説明したように、第１実施例による
と、フォトレジストの除去工程及びその後のフォトレジ
ストの形成工程により半絶縁性基板１０の表面に酸化膜
を形成させることなく、半絶縁性基板１０に対する２回
のエッチングを行なうことができる。
と、フォトレジストの除去工程及びその後のフォトレジ
ストの形成工程により半絶縁性基板１０の表面に酸化膜
を形成させることなく、半絶縁性基板１０に対する２回
のエッチングを行なうことができる。
【００２９】また、ゲート電極１６と半絶縁性基板１０
との界面が真性半導体層１２の内部に位置するので、ソ
ース・ゲート間のリーク電流が低減する。
との界面が真性半導体層１２の内部に位置するので、ソ
ース・ゲート間のリーク電流が低減する。
【００３０】図３及び図４は本発明の第２実施例に係る
電界効果トランジスタの製造方法の各工程を示す断面図
である。
電界効果トランジスタの製造方法の各工程を示す断面図
である。
【００３１】まず、図３（ａ）に示すように、例えばＧ
ａＡｓよりなる半絶縁性基板２０の表面部に、チャネル
層２１、真性半導体層２２及び表面高濃度コンタクト層
２３を順次形成した後、半絶縁性基板２０の上に、例え
ばＳｉＯ2 等よりなりゲート電極形成領域に第１の開口
部２４ａを有する第１の絶縁膜２４を形成する。
ａＡｓよりなる半絶縁性基板２０の表面部に、チャネル
層２１、真性半導体層２２及び表面高濃度コンタクト層
２３を順次形成した後、半絶縁性基板２０の上に、例え
ばＳｉＯ2 等よりなりゲート電極形成領域に第１の開口
部２４ａを有する第１の絶縁膜２４を形成する。
【００３２】次に、図３（ｂ）に示すように、第１の絶
縁膜２４及び真性半導体層２２における露出している領
域の上に、例えばＳｉＮよりなる第２の絶縁膜２５を堆
積した後、該第２の絶縁膜２５に対してプラズマ中にお
ける反応性イオンエッチングを行なうことにより、図３
（ｃ）に示すように、第１の絶縁膜２４の第１の開口部
２４ａの壁部にのみ第２の絶縁膜２５を残して、第１の
開口部２４ａの径を縮小する。
縁膜２４及び真性半導体層２２における露出している領
域の上に、例えばＳｉＮよりなる第２の絶縁膜２５を堆
積した後、該第２の絶縁膜２５に対してプラズマ中にお
ける反応性イオンエッチングを行なうことにより、図３
（ｃ）に示すように、第１の絶縁膜２４の第１の開口部
２４ａの壁部にのみ第２の絶縁膜２５を残して、第１の
開口部２４ａの径を縮小する。
【００３３】次に、図３（ｄ）に示すように、第１の絶
縁膜２４の上に、ゲート電極形成領域に第２の開口部２
６ａを有するフォトレジスト２６を形成した後、第１の
絶縁膜２４及び第２の絶縁膜２５をマスクとして半絶縁
性基板２０に対して第１回目のエッチングを行なうこと
により、図４（ａ）に示すように、表面高濃度コンタク
ト層２３に第１の凹部２３ａを形成する。
縁膜２４の上に、ゲート電極形成領域に第２の開口部２
６ａを有するフォトレジスト２６を形成した後、第１の
絶縁膜２４及び第２の絶縁膜２５をマスクとして半絶縁
性基板２０に対して第１回目のエッチングを行なうこと
により、図４（ａ）に示すように、表面高濃度コンタク
ト層２３に第１の凹部２３ａを形成する。
【００３４】次に、フォトレジスト２６をマスクとして
半絶縁性基板２０に対してエッチングを行なうことによ
り、第２の絶縁膜２５を除去すると共に第１の絶縁膜２
４の第１の開口部２４ａの径を拡大する。
半絶縁性基板２０に対してエッチングを行なうことによ
り、第２の絶縁膜２５を除去すると共に第１の絶縁膜２
４の第１の開口部２４ａの径を拡大する。
【００３５】次に、フォトレジスト２６をマスクとして
半絶縁性基板２０に対して第２回目のエッチングを行な
うことにより、図４（ｃ）に示すように、半絶縁性基板
２０の表面部にリセス構造となる第２の凹部２０ａを形
成する。この際、表面高濃度コンタクト層２３に第１の
凹部２３ａが形成されていたため、真性半導体層２２に
は凹部２２ａが形成され、第２の凹部２０ａの底部は真
性半導体層１２の内部に位置する。
半絶縁性基板２０に対して第２回目のエッチングを行な
うことにより、図４（ｃ）に示すように、半絶縁性基板
２０の表面部にリセス構造となる第２の凹部２０ａを形
成する。この際、表面高濃度コンタクト層２３に第１の
凹部２３ａが形成されていたため、真性半導体層２２に
は凹部２２ａが形成され、第２の凹部２０ａの底部は真
性半導体層１２の内部に位置する。
【００３６】次に、半絶縁性基板２０の上に全面に亘っ
て例えばＴｉ／Ａｌよりなる金属膜を堆積して、図４
（ｄ）に示すように、半絶縁性基板２０の第２の凹部２
０ａにゲート電極２７を形成した後、フォトレジスト２
６をリフトオフして該フォトレジスト２６の上に堆積さ
れた金属膜を除去すると、ゲート電極２７の直下に凹部
を有する電界効果トランジスタが形成される。
て例えばＴｉ／Ａｌよりなる金属膜を堆積して、図４
（ｄ）に示すように、半絶縁性基板２０の第２の凹部２
０ａにゲート電極２７を形成した後、フォトレジスト２
６をリフトオフして該フォトレジスト２６の上に堆積さ
れた金属膜を除去すると、ゲート電極２７の直下に凹部
を有する電界効果トランジスタが形成される。
【００３７】尚、半絶縁性基板２０に対する第１回目及
び第２回目のエッチングにおいては、前述したように、
各凹部の底面を真性半導体層２２の内部に残す。
び第２回目のエッチングにおいては、前述したように、
各凹部の底面を真性半導体層２２の内部に残す。
【００３８】以上説明したように、第２実施例による
と、フォトレジストの除去工程及びその後のフォトレジ
ストの形成工程により半絶縁性基板２０の表面に酸化膜
を形成させることなく、半絶縁性基板２０に対する２回
のエッチングを行なうことができる。
と、フォトレジストの除去工程及びその後のフォトレジ
ストの形成工程により半絶縁性基板２０の表面に酸化膜
を形成させることなく、半絶縁性基板２０に対する２回
のエッチングを行なうことができる。
【００３９】また、第２実施例においては、第１回目の
エッチング工程を、第１の絶縁膜２４の第１の開口部２
４ａの壁部にのみ第２の絶縁膜２５を残して第１の絶縁
膜２４の第１の開口部２４ａの径を縮小してから行なう
ので、表面高濃度コンタクト層２３に形成される第１の
凹部２３ａの底面のゲート長方向の幅を第１実施例に比
べて小さくできるので、ゲート長を短縮することができ
る。このため、電解効果トランジスタのドレイン電流が
飽和するドレイン電圧を小さくでき、これにより、ゲー
ト電極に入力する電圧の振幅を大きくできるので、送信
用増幅器に用いられる電界効果トランジスタの高効率動
作を実現できる。
エッチング工程を、第１の絶縁膜２４の第１の開口部２
４ａの壁部にのみ第２の絶縁膜２５を残して第１の絶縁
膜２４の第１の開口部２４ａの径を縮小してから行なう
ので、表面高濃度コンタクト層２３に形成される第１の
凹部２３ａの底面のゲート長方向の幅を第１実施例に比
べて小さくできるので、ゲート長を短縮することができ
る。このため、電解効果トランジスタのドレイン電流が
飽和するドレイン電圧を小さくでき、これにより、ゲー
ト電極に入力する電圧の振幅を大きくできるので、送信
用増幅器に用いられる電界効果トランジスタの高効率動
作を実現できる。
【００４０】
【発明の効果】請求項１又は４の発明に係る半導体装置
の製造方法によると、第１のエッチング工程と第２のエ
ッチング工程との間に、第１のエッチング用のフォトレ
ジストの除去工程及び第２のエッチング用のフォトレジ
ストの形成工程を行なう必要がないため、第２のエッチ
ング工程よりも前に半絶縁性基板の表面に酸化膜が形成
されないので、表面酸化膜に起因するリセスエッチング
の不均一の問題を回避することができる。
の製造方法によると、第１のエッチング工程と第２のエ
ッチング工程との間に、第１のエッチング用のフォトレ
ジストの除去工程及び第２のエッチング用のフォトレジ
ストの形成工程を行なう必要がないため、第２のエッチ
ング工程よりも前に半絶縁性基板の表面に酸化膜が形成
されないので、表面酸化膜に起因するリセスエッチング
の不均一の問題を回避することができる。
【００４１】また、第２の凹部の底部が真性半導体層内
に位置しているため、第２の凹部に形成される電極と半
絶縁性基板との界面が真性半導体層の内部に位置してい
るので、半導体装置が電界効果トランジスタであり、電
極がゲート電極である場合には、ソース・ゲート間のリ
ーク電流が低減する。
に位置しているため、第２の凹部に形成される電極と半
絶縁性基板との界面が真性半導体層の内部に位置してい
るので、半導体装置が電界効果トランジスタであり、電
極がゲート電極である場合には、ソース・ゲート間のリ
ーク電流が低減する。
【００４２】また、第１の凹部を有する半絶縁性基板に
対して第２のエッチングを行なって第２の凹部を形成す
るため、第２の凹部の底部には凹部が形成されるので、
電界効果トランジスタにおいては、ゲート電極の凹部か
ら空乏層の先端までの距離がゲート電極側部の半絶縁性
基板表面から空乏層の先端までの距離よりも大きくな
り、高周波入力による空乏層の幅の変化が半絶縁性基板
表面のトラップ準位の影響を受けないため、空乏層の幅
の変化は高周波入力に追従するので、高出力且つ低歪み
を実現できる。
対して第２のエッチングを行なって第２の凹部を形成す
るため、第２の凹部の底部には凹部が形成されるので、
電界効果トランジスタにおいては、ゲート電極の凹部か
ら空乏層の先端までの距離がゲート電極側部の半絶縁性
基板表面から空乏層の先端までの距離よりも大きくな
り、高周波入力による空乏層の幅の変化が半絶縁性基板
表面のトラップ準位の影響を受けないため、空乏層の幅
の変化は高周波入力に追従するので、高出力且つ低歪み
を実現できる。
【００４３】また、請求項４の発明によると、第２の凹
部の幅を小さくできるため、電界効果トランジスタにお
いては、ゲート長を短縮することができるので、電解効
果トランジスタのドレイン電流が飽和するドレイン電圧
を小さくでき、これにより、ゲート電極に入力する電圧
の振幅を大きくでき、送信用増幅器に用いられる電界効
果トランジスタの高効率動作を実現できる。
部の幅を小さくできるため、電界効果トランジスタにお
いては、ゲート長を短縮することができるので、電解効
果トランジスタのドレイン電流が飽和するドレイン電圧
を小さくでき、これにより、ゲート電極に入力する電圧
の振幅を大きくでき、送信用増幅器に用いられる電界効
果トランジスタの高効率動作を実現できる。
【図１】本発明の第１実施例に係る半導体装置の製造方
法の各工程を示す断面図である。
法の各工程を示す断面図である。
【図２】本発明の第１実施例に係る半導体装置の製造方
法の各工程を示す断面図である。
法の各工程を示す断面図である。
【図３】本発明の第２実施例に係る半導体装置の製造方
法の各工程を示す断面図である。
法の各工程を示す断面図である。
【図４】本発明の第２実施例に係る半導体装置の製造方
法の各工程を示す断面図である。
法の各工程を示す断面図である。
【図５】従来の半導体装置の製造方法の各工程を示す断
面図である。
面図である。
１０ 半絶縁性基板 １０ａ 第２の凹部 １１ チャネル層 １２ 真性半導体層 １３ 表面高濃度コンタクト層 １３ａ 第１の凹部 １４ 絶縁膜 １４ａ 第１の開口部 １５ フォトレジスト １５ａ 第２の開口部 １６ ゲート電極 ２０ 半絶縁性基板 ２０ａ 第２の凹部 ２１ チャネル層 ２２ 真性半導体層 ２３ 表面高濃度コンタクト層 ２３ａ 第１の凹部 ２４ 第１の絶縁膜 ２４ａ 第１の開口部 ２５ 第２の絶縁膜 ２６ フォトレジスト ２６ａ 第２の開口部 ２７ ゲート電極
Claims (6)
- 【請求項１】 真性半導体層が形成された半絶縁性基板
の上に、電極形成領域内に第１の開口部を有する絶縁膜
を形成する第１の工程と、 前記絶縁膜の上に、前記第１の開口部と連通し且つ前記
第１の開口部よりも径が大きい第２の開口部を有するフ
ォトレジストを形成する第２の工程と、 前記絶縁膜をマスクとして前記半絶縁性基板に対して第
１のエッチングを行なって、前記半絶縁性基板に底部が
前記真性半導体層内に位置する第１の凹部を形成する第
３の工程と、 前記フォトレジストをマスクとして前記絶縁膜に対して
エッチングを行なって、前記第１の開口部の径を拡大す
る第４の工程と、 前記フォトレジストをマスクとして前記半絶縁性基板に
対して第２のエッチングを行なって、前記半絶縁性基板
に底部が前記真性半導体層内に位置する第２の凹部を形
成する第５の工程と、 前記第２の凹部に前記真性半導体層とショットキー接合
する金属を堆積することにより、前記第２の凹部内に電
極を形成する第６の工程とを備えていることを特徴とす
る半導体装置の製造方法。 - 【請求項２】 前記第６の工程における電極は、ダイオ
ードの２つの電極のうちの少なくとも一方の電極である
ことを特徴とする請求項１に記載の半導体装置の製造方
法。 - 【請求項３】 前記第６の工程における電極は、電界効
果トランジスタのゲート電極であることを特徴とする請
求項１に記載の半導体装置の製造方法。 - 【請求項４】 真性半導体層が形成された半絶縁性基板
の上に、電極形成領域内に第１の開口部を有する第１の
絶縁膜を形成する第１の工程と、 前記第１の絶縁膜の第１の開口部の側壁に第２の絶縁膜
を形成して前記第１の開口部の径を縮小する第２の工程
と、 前記第１の絶縁膜の上に、前記第１の開口部と連通し且
つ前記第１の開口部よりも径が大きい第２の開口部を有
するフォトレジストを形成する第３の工程と、 前記第１の絶縁膜及び第２の絶縁膜をマスクとして前記
半絶縁性基板に対して第１のエッチングを行なって、前
記半絶縁性基板に底部が前記真性半導体層内に位置する
第１の凹部を形成する第４の工程と、 前記第２の絶縁膜を除去した後、前記フォトレジストを
マスクとして前記第１の絶縁膜に対してエッチングを行
なって、前記第１の開口部の径を拡大する第５の工程
と、 前記フォトレジストをマスクとして前記半絶縁性基板に
対して第２のエッチングを行なって、前記半絶縁性基板
に底部が前記真性半導体層内に位置する第２の凹部を形
成する第６の工程と、 前記第２の凹部に前記真性半導体層とショットキー接合
する金属を堆積することにより、前記第２の凹部内に電
極を形成する第７の工程とを備えていることを特徴とす
る半導体装置の製造方法。 - 【請求項５】 前記第７の工程における電極は、ダイオ
ードの２つの電極のうちの少なくとも一方の電極である
ことを特徴とする請求項４に記載の半導体装置の製造方
法。 - 【請求項６】 前記第７の工程における電極は、電界効
果トランジスタのゲート電極であることを特徴とする請
求項４に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13513295A JP3206708B2 (ja) | 1995-06-01 | 1995-06-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13513295A JP3206708B2 (ja) | 1995-06-01 | 1995-06-01 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08330329A true JPH08330329A (ja) | 1996-12-13 |
| JP3206708B2 JP3206708B2 (ja) | 2001-09-10 |
Family
ID=15144563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13513295A Expired - Fee Related JP3206708B2 (ja) | 1995-06-01 | 1995-06-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3206708B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109545686A (zh) * | 2017-09-21 | 2019-03-29 | 住友电气工业株式会社 | 形成具有栅极的电子器件的方法 |
-
1995
- 1995-06-01 JP JP13513295A patent/JP3206708B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109545686A (zh) * | 2017-09-21 | 2019-03-29 | 住友电气工业株式会社 | 形成具有栅极的电子器件的方法 |
| CN109545686B (zh) * | 2017-09-21 | 2023-08-29 | 住友电气工业株式会社 | 形成具有栅极的电子器件的方法 |
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| Publication number | Publication date |
|---|---|
| JP3206708B2 (ja) | 2001-09-10 |
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