JPS62190773A - 電界効果トランジスタとその製造方法 - Google Patents
電界効果トランジスタとその製造方法Info
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- JPS62190773A JPS62190773A JP3339886A JP3339886A JPS62190773A JP S62190773 A JPS62190773 A JP S62190773A JP 3339886 A JP3339886 A JP 3339886A JP 3339886 A JP3339886 A JP 3339886A JP S62190773 A JPS62190773 A JP S62190773A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は電界効果トランジスタ及びその製造方法に関す
る。
る。
［従来の技術］
第２図は従来例を示すショットキーゲート型電界効果ト
ランジスタの縦断面図である。第２図において、ＧａＡ
ｓ等の半絶縁性半導体基板ｌｌ内の上表面層に、エピタ
キシャル成長法またはイオン注入法によって一様な厚さ
のｎ型動作層１２を形成した後、上記ｎ型動作層１２上
にゲート電極１３、ソース電極Ｉ４及びゲート電極Ｉ５
を蒸着法等の公知の方法により形成し、電界効果トラン
ジスタが製造される。
ランジスタの縦断面図である。第２図において、ＧａＡ
ｓ等の半絶縁性半導体基板ｌｌ内の上表面層に、エピタ
キシャル成長法またはイオン注入法によって一様な厚さ
のｎ型動作層１２を形成した後、上記ｎ型動作層１２上
にゲート電極１３、ソース電極Ｉ４及びゲート電極Ｉ５
を蒸着法等の公知の方法により形成し、電界効果トラン
ジスタが製造される。
しかしながら、第２図の電界効果トランジスタにおいて
は、電極の蒸着における製造上の制約のため、ゲート・
ソース電極間距離Ｑ、及びゲート・ドレイン電極間距離
σ、は、位置合わせ誤差±０．３μｍより短くすること
ができず、通常上記距離ρ１゜ρ、は０５〜１μｍとな
っている。このため、ゲート・ソース電極間及びゲート
・ドレイン電極間に大きい抵抗が形成されることにより
、該電界効果トランジスタの高周波特性を劣化させる原
因となる。
は、電極の蒸着における製造上の制約のため、ゲート・
ソース電極間距離Ｑ、及びゲート・ドレイン電極間距離
σ、は、位置合わせ誤差±０．３μｍより短くすること
ができず、通常上記距離ρ１゜ρ、は０５〜１μｍとな
っている。このため、ゲート・ソース電極間及びゲート
・ドレイン電極間に大きい抵抗が形成されることにより
、該電界効果トランジスタの高周波特性を劣化させる原
因となる。
第３図（ａ）及び（ｂ）は、第２図の電界効果トランジ
スタの上述の問題点を解決するため形成された第２の従
来例のショットキーゲート型電界効果トランジスタの製
造工程を示す電界効果トランジスタの縦断面図である。
スタの上述の問題点を解決するため形成された第２の従
来例のショットキーゲート型電界効果トランジスタの製
造工程を示す電界効果トランジスタの縦断面図である。
第３図（ａ）及び（ｂ）において第２図と同一のものに
ついては同一の符号を付している。
ついては同一の符号を付している。
第３図（ａ）において、第２図と同様に半絶縁性半導体
基板１１内の上表面層に形成したｎ型動作層２２上の概
略中央部にゲート電極１３を蒸着法、等の公知の方法で
形成した後、ゲート電極１３及び半導体基板１１の上表
面上に例えばプラズマＣＶＤ法を用いてＳｉＮ絶縁膜１
６を被着させる。
基板１１内の上表面層に形成したｎ型動作層２２上の概
略中央部にゲート電極１３を蒸着法、等の公知の方法で
形成した後、ゲート電極１３及び半導体基板１１の上表
面上に例えばプラズマＣＶＤ法を用いてＳｉＮ絶縁膜１
６を被着させる。
次いで、リアクティブエツチング法等により例えばＣＦ
４及びＯ７の混合ガスを用いて圧力２ Ｘ １０−’Ｔ
ｏｒｒのもとで、異方性エツチングを行い、ゲート電極
１３の側面から所定距離内の部分を除いた基板１１の上
表面上及びゲート電極１３上のＳｉＮ絶縁膜１６を除去
する。これにより、第３図（ｂ）に示すように、ゲート
電極１３の側面から所定距離内のゲート電極１３の側壁
にＳｉＮ絶縁膜１６ａが形成される。さらに、ソース電
極及びドレイン電極が設けられる所望の位置に開口部を
有するレジストを上記基板１１の上表面上に被着した後
、レジストが被着された基板１１の上表面上にオーム性
電極を形成するため、例えばＡｕ−Ｇｅを蒸着させる。
４及びＯ７の混合ガスを用いて圧力２ Ｘ １０−’Ｔ
ｏｒｒのもとで、異方性エツチングを行い、ゲート電極
１３の側面から所定距離内の部分を除いた基板１１の上
表面上及びゲート電極１３上のＳｉＮ絶縁膜１６を除去
する。これにより、第３図（ｂ）に示すように、ゲート
電極１３の側面から所定距離内のゲート電極１３の側壁
にＳｉＮ絶縁膜１６ａが形成される。さらに、ソース電
極及びドレイン電極が設けられる所望の位置に開口部を
有するレジストを上記基板１１の上表面上に被着した後
、レジストが被着された基板１１の上表面上にオーム性
電極を形成するため、例えばＡｕ−Ｇｅを蒸着させる。
最後にエッチバック法により平担化を行い、上記レジス
ト及びゲート電極上のＡｕ−Ｇｅを除去する。
ト及びゲート電極上のＡｕ−Ｇｅを除去する。
以上の工程を経ることにより、ゲート・ソース電極間距
離ｅ、及びゲート・ドレイン電極間距離１２２が短い、
すなわちゲート・ソース電極間並びにゲート・ドレイン
電極間の抵抗が小さく高周波特性が良好な電界効果トラ
ンジスタを形成することができる。
離ｅ、及びゲート・ドレイン電極間距離１２２が短い、
すなわちゲート・ソース電極間並びにゲート・ドレイン
電極間の抵抗が小さく高周波特性が良好な電界効果トラ
ンジスタを形成することができる。
［発明が解決しようとする問題点］
しかしながら、前述の第３図の電界効果トランジスタの
製造工程においては、ゲート・ソース電極間及びゲート
・ドレイン電極間のゲート電極の側壁にＳｉＮ絶縁膜１
６ａを形成するために、リアクティブイオンエツチング
法等を用いて異方性エツチングを行う必要があり、この
異方性エツチングによって半絶縁性半導体基板１１内の
動作層１２へ電界効果トランジスタの動作特性の劣化等
の電気的ダメージを与えるという問題点があった。
製造工程においては、ゲート・ソース電極間及びゲート
・ドレイン電極間のゲート電極の側壁にＳｉＮ絶縁膜１
６ａを形成するために、リアクティブイオンエツチング
法等を用いて異方性エツチングを行う必要があり、この
異方性エツチングによって半絶縁性半導体基板１１内の
動作層１２へ電界効果トランジスタの動作特性の劣化等
の電気的ダメージを与えるという問題点があった。
この動作層１２への電気的ダメージを軽減するために上
述の異方性エツチングにおけるエツチングエネルギーを
下げた場合、ＳｉＮ絶縁膜Ｉ６のエツチングが等方的に
行なわれるため、第３図（ｂ）に示す構造のＳｉＮ絶縁
膜１６ａを得ることができない。
述の異方性エツチングにおけるエツチングエネルギーを
下げた場合、ＳｉＮ絶縁膜Ｉ６のエツチングが等方的に
行なわれるため、第３図（ｂ）に示す構造のＳｉＮ絶縁
膜１６ａを得ることができない。
［発明の目的］
本発明の目的は以上の問題点を解決し、上述の異方性エ
ツチングによって動作層１２へ電気的ダメージを与えず
、しかもゲート・ソース電極間及びゲート・ドレイン電
極間の抵抗が小さく高周波特性が良好な電界効果トラン
ジスタ及びその製造方法を提供することにある。
ツチングによって動作層１２へ電気的ダメージを与えず
、しかもゲート・ソース電極間及びゲート・ドレイン電
極間の抵抗が小さく高周波特性が良好な電界効果トラン
ジスタ及びその製造方法を提供することにある。
［発明の構成］
本発明は、半導体基板の主表面層に形成された動作層を
有し、上記動作層の同−主表面上にソース電極、ゲート
電極及びドレイン電極が並置される電界効果トランジス
タにおいて、ゲート電極の側壁に形成された第１の絶縁
膜と、ゲート電極の側壁に形成されかつ上記第１の絶縁
膜の上表面上に形成される第２の絶縁膜とを備えている
ことを特徴とする。
有し、上記動作層の同−主表面上にソース電極、ゲート
電極及びドレイン電極が並置される電界効果トランジス
タにおいて、ゲート電極の側壁に形成された第１の絶縁
膜と、ゲート電極の側壁に形成されかつ上記第１の絶縁
膜の上表面上に形成される第２の絶縁膜とを備えている
ことを特徴とする。
また、本発明は、半導体基板の主表面層に形成された動
作層を有し、上記動作層の同−主表面上にソース電極、
ゲート電極及びドレイン電極が並置される電界効果トラ
ンジスタの製造方法において、上記半導体基板の主表面
に動作層を形成した後上記半導体基板の主表面上に第１
の絶縁膜を被着する工程と、上記第１の絶縁膜を被着す
る工程の後上記ゲート電極を形成し上記ゲート電極を含
む上記第１の絶縁膜の上表面上に第２の絶縁膜を被着す
る工程と、上記第２の絶縁膜を被着する工程の後上記ゲ
ート電極の側壁に上記第２の絶縁膜を残存させそれ以外
の上記第２の絶縁膜をエツチングする工程と、上記第２
の絶縁膜をエツチングする工程の後上記ゲート電極の側
壁に上記第１の絶縁膜を残存させそれ以外の上記第１の
絶縁膜をエツチングする工程とを含むことを特徴とする
。
作層を有し、上記動作層の同−主表面上にソース電極、
ゲート電極及びドレイン電極が並置される電界効果トラ
ンジスタの製造方法において、上記半導体基板の主表面
に動作層を形成した後上記半導体基板の主表面上に第１
の絶縁膜を被着する工程と、上記第１の絶縁膜を被着す
る工程の後上記ゲート電極を形成し上記ゲート電極を含
む上記第１の絶縁膜の上表面上に第２の絶縁膜を被着す
る工程と、上記第２の絶縁膜を被着する工程の後上記ゲ
ート電極の側壁に上記第２の絶縁膜を残存させそれ以外
の上記第２の絶縁膜をエツチングする工程と、上記第２
の絶縁膜をエツチングする工程の後上記ゲート電極の側
壁に上記第１の絶縁膜を残存させそれ以外の上記第１の
絶縁膜をエツチングする工程とを含むことを特徴とする
。
［実施例コ
第１図（ａ）ないしくＤは、本発明の一実施例であるシ
ョットキーゲート型電界効果トランジスタの製造工程を
示す電界効果トランジスタの縦断面図である。
ョットキーゲート型電界効果トランジスタの製造工程を
示す電界効果トランジスタの縦断面図である。
本実施例においては、半導体基板上に５ｉＯｚ等の絶縁
性薄膜を被着することにより、上記絶縁膜１６ａの異方
性エツチング時に半絶縁性半導体基板内の動作層に電気
的ダメージを与えることなく高周波特性の良好な電界効
果トランジスタを実現する。なお、以下の第１図（ａ）
ないしくｊ）において、第２図並びに第３図（ａ）及び
（ｂ）と同一の部分においては同一の符号を付している
。
性薄膜を被着することにより、上記絶縁膜１６ａの異方
性エツチング時に半絶縁性半導体基板内の動作層に電気
的ダメージを与えることなく高周波特性の良好な電界効
果トランジスタを実現する。なお、以下の第１図（ａ）
ないしくｊ）において、第２図並びに第３図（ａ）及び
（ｂ）と同一の部分においては同一の符号を付している
。
まず、第１図（ａ）において、ＧａＡｓ等の半絶縁性半
導体基板１１内の上表面層にエピタキシャル成長法又は
イオン注入法によって一様な厚さのｎ型半導体の動作層
１２を形成した後、上記ｎ型動作層１２が形成された基
板１１の上表面上に、熱ＣＶＤ法により例えば厚さ５０
０人の５ｉＯｙ絶縁膜２０を被着させる。上記の動作層
１２の形成においては、例えばピンチオフ電圧０．２ｖ
を実現するために、−例としてイオン注入法により、注
入エネルギー１２０ ＫｅＶ、注入量２Ｘ１０” ドー
ズ／ａｍ’の条件でイオンの注入を行いキャリア濃度約
１０ Ｉ７ａｍ−”、厚み０．１μｍを実現した。
導体基板１１内の上表面層にエピタキシャル成長法又は
イオン注入法によって一様な厚さのｎ型半導体の動作層
１２を形成した後、上記ｎ型動作層１２が形成された基
板１１の上表面上に、熱ＣＶＤ法により例えば厚さ５０
０人の５ｉＯｙ絶縁膜２０を被着させる。上記の動作層
１２の形成においては、例えばピンチオフ電圧０．２ｖ
を実現するために、−例としてイオン注入法により、注
入エネルギー１２０ ＫｅＶ、注入量２Ｘ１０” ドー
ズ／ａｍ’の条件でイオンの注入を行いキャリア濃度約
１０ Ｉ７ａｍ−”、厚み０．１μｍを実現した。
次に、第１図（ｂ） ＋：おイテ、５ｉｆｔ絶縁膜２゜
上であって、概略中央部のゲート電極形成の所望位置に
所望の大きさを有する開口部２２を除いた部分にレジス
ト２１を形成する。
上であって、概略中央部のゲート電極形成の所望位置に
所望の大きさを有する開口部２２を除いた部分にレジス
ト２１を形成する。
次いで、第１図（Ｃ）において、上記レジスト２１のパ
ターンをマスクにして、基板１１の上表面側より、Ｎ
Ｈ、Ｆ及びＨＦの混合液を用いてウェットエツチング法
により露出しているＳｉｎ、絶縁膜２０の一部を除去し
、上記開口部２２の半径と同一か又はそれより小さい半
径を有するゲート電極の開口部２２ａを設け、動作層１
２の一部を露出させる。さらに、基板１１の上表面側よ
り基板１１に向かって、例えばチタン／金等の金属を蒸
着させた後、上記レジスト２１を除去しリフトオフして
ゲート電極１３を形成させる。このときの電界効果トラ
ンジスタの縦断面図を第１図（ｄ）に示す。
ターンをマスクにして、基板１１の上表面側より、Ｎ
Ｈ、Ｆ及びＨＦの混合液を用いてウェットエツチング法
により露出しているＳｉｎ、絶縁膜２０の一部を除去し
、上記開口部２２の半径と同一か又はそれより小さい半
径を有するゲート電極の開口部２２ａを設け、動作層１
２の一部を露出させる。さらに、基板１１の上表面側よ
り基板１１に向かって、例えばチタン／金等の金属を蒸
着させた後、上記レジスト２１を除去しリフトオフして
ゲート電極１３を形成させる。このときの電界効果トラ
ンジスタの縦断面図を第１図（ｄ）に示す。
ゲート電極１３の形成の後、第１図（ｅ）において、ゲ
ート電極１３及び基板１１上に被着されたＳｉｎ、絶縁
膜２０の上表面上に、さらに例えばプラズマＣＶＤ法に
より例えば２０００人のＳｉＮ絶縁膜２３を被着させる
。
ート電極１３及び基板１１上に被着されたＳｉｎ、絶縁
膜２０の上表面上に、さらに例えばプラズマＣＶＤ法に
より例えば２０００人のＳｉＮ絶縁膜２３を被着させる
。
次いで、第１図（ｆ）において、例えばＣＦ４及び０、
の混合ガスによりリアクティブイオンエツチング法を用
いて、異方性エツチングを行い、ゲート電極１３の側面
からゲート・ソース電極間及びゲート・ドルイン電極間
の距離となる所定距離内の部分のＳｉＮ絶縁膜２３ａを
除いた、５ｉｆ２絶縁膜２０の上表面上及びゲート電極
１３上のＳｉＮ絶縁膜２３を除去する。このリアクティ
ブイオンエツチング法による異方性エツチングにおいて
は、５ｉＯｚ絶縁膜２０を介して動作層１２に電気的ダ
メージを与えないようにするために、ＳｉＮ絶縁膜２３
に対するエツチング速度を、５ｉＯｐ絶縁膜２０に対す
るエツチング速度に比較し速くする必要があり、本実施
例においては、２倍以上のエツチング速度比が得られた
。
の混合ガスによりリアクティブイオンエツチング法を用
いて、異方性エツチングを行い、ゲート電極１３の側面
からゲート・ソース電極間及びゲート・ドルイン電極間
の距離となる所定距離内の部分のＳｉＮ絶縁膜２３ａを
除いた、５ｉｆ２絶縁膜２０の上表面上及びゲート電極
１３上のＳｉＮ絶縁膜２３を除去する。このリアクティ
ブイオンエツチング法による異方性エツチングにおいて
は、５ｉＯｚ絶縁膜２０を介して動作層１２に電気的ダ
メージを与えないようにするために、ＳｉＮ絶縁膜２３
に対するエツチング速度を、５ｉＯｐ絶縁膜２０に対す
るエツチング速度に比較し速くする必要があり、本実施
例においては、２倍以上のエツチング速度比が得られた
。
上述の異方性エツチングによって第１図（ｆ）に示すよ
うに、ＳｉＯ３絶縁膜２０の上表面上であって、ゲート
電極１３の側面から所定距離内のゲート電極１３の側壁
にＳｉＮ絶縁膜２３ａが形成される。このＳｉＮ絶縁膜
２３ａの形成においては、動作層１２の上表面上に形成
された５ｉ０２絶縁膜２０によって動作層１２へ電気的
ダメージを与えずに異方性エツチングを行うことができ
る。
うに、ＳｉＯ３絶縁膜２０の上表面上であって、ゲート
電極１３の側面から所定距離内のゲート電極１３の側壁
にＳｉＮ絶縁膜２３ａが形成される。このＳｉＮ絶縁膜
２３ａの形成においては、動作層１２の上表面上に形成
された５ｉ０２絶縁膜２０によって動作層１２へ電気的
ダメージを与えずに異方性エツチングを行うことができ
る。
この後、第１図（ｇ）において、基板１１の上表面上の
５ｉｎ２絶縁膜２０が、ゲート電極１３の側壁に形成さ
れたＳｉＮ絶縁膜２３ａの下側のＳｉｆ。
５ｉｎ２絶縁膜２０が、ゲート電極１３の側壁に形成さ
れたＳｉＮ絶縁膜２３ａの下側のＳｉｆ。
絶縁膜２０ａを除いて、例えばＮＨ４Ｆ及びＨＦ混合液
を用いてウェットエツチング法により化学的にエツチン
グされ除去される。
を用いてウェットエツチング法により化学的にエツチン
グされ除去される。
このウェットエツチング法においては、ゲート電極１３
の側壁に形成されたＳｉＮ絶縁膜２３ａを除去させない
ようにするため、５ｉｎ２絶縁膜２０に対するエツチン
グ速度を、ＳｉＮ絶縁膜２３ａに対するエツチング速度
に比較し速くする必要があり、本実施例においては約５
倍のエツチング速度比が得られた。これにより、第１図
（ｇ）に示すように、動作層１２が形成された基板１１
の上表面上には、ゲート電極１３、該ゲート電極１３の
側壁に形成されたＳｉｎ、絶縁膜２０ａ及びＳｉＮ絶縁
膜２３ａが形成される。
の側壁に形成されたＳｉＮ絶縁膜２３ａを除去させない
ようにするため、５ｉｎ２絶縁膜２０に対するエツチン
グ速度を、ＳｉＮ絶縁膜２３ａに対するエツチング速度
に比較し速くする必要があり、本実施例においては約５
倍のエツチング速度比が得られた。これにより、第１図
（ｇ）に示すように、動作層１２が形成された基板１１
の上表面上には、ゲート電極１３、該ゲート電極１３の
側壁に形成されたＳｉｎ、絶縁膜２０ａ及びＳｉＮ絶縁
膜２３ａが形成される。
さらに、第１図（ｈ）において、ゲート電極Ｉ３の上表
面及びＳｉＮ絶縁膜２３ａの上表面並びにソース電極及
びドレイン電極が設けられる所望の位置の基板１１の上
表面上の部分を除いた、基板１１の上表面上であって動
作層１２上でない部分にレジスト２４を形成する。この
レジスト２４の形成によって、レジスト２４とゲート電
極１３の側壁に形成されたＳｉＮ絶縁膜２３ａ及び５ｉ
Ｏｔ絶縁膜２０ａとの間に、ソース電極及びドレイン電
極を形成するための開口部２５ａ及び２５ｂが形成され
る。
面及びＳｉＮ絶縁膜２３ａの上表面並びにソース電極及
びドレイン電極が設けられる所望の位置の基板１１の上
表面上の部分を除いた、基板１１の上表面上であって動
作層１２上でない部分にレジスト２４を形成する。この
レジスト２４の形成によって、レジスト２４とゲート電
極１３の側壁に形成されたＳｉＮ絶縁膜２３ａ及び５ｉ
Ｏｔ絶縁膜２０ａとの間に、ソース電極及びドレイン電
極を形成するための開口部２５ａ及び２５ｂが形成され
る。
このレジスト２４の形成の後、第１図（ｉ）においてレ
ジスト２４のパターンをマスクにして、基板１１の上表
面側より基板１１に向かってオーム性接触を実現するた
めの金属、例えばＡｕ−Ｇｅ１４．１５及び２６をゲー
ト電極１３の厚さよりも薄い厚さだけ蒸着させた後、第
１図（ｊ）において、例えばＡｒガスを用いてイオンミ
リング により、基板１１に対して斜め方向からエツチ
ングを行い、これにより、上記レジスト２４及びＳｉＮ
絶縁膜２３ａの上表面上の側面に形成された不要なＡｕ
−Ｇｅ２６を除去する。
ジスト２４のパターンをマスクにして、基板１１の上表
面側より基板１１に向かってオーム性接触を実現するた
めの金属、例えばＡｕ−Ｇｅ１４．１５及び２６をゲー
ト電極１３の厚さよりも薄い厚さだけ蒸着させた後、第
１図（ｊ）において、例えばＡｒガスを用いてイオンミ
リング により、基板１１に対して斜め方向からエツチ
ングを行い、これにより、上記レジスト２４及びＳｉＮ
絶縁膜２３ａの上表面上の側面に形成された不要なＡｕ
−Ｇｅ２６を除去する。
以上の工程を経ることにより、動作層１２上であって、
上記開口部２５ａ及び２５ｂにそれぞれソース電極１４
及びドレイン電極１５を形成することができるとともに
、動作層１２に電気的ダメ−ジを与えることなく、ゲー
ト・ソース電極間及びゲート・ドレイン電極間の低い抵
抗値を有し良好な高周波特性を有するショットキーゲー
ト型電界効果トランジスタを実現することができる。
上記開口部２５ａ及び２５ｂにそれぞれソース電極１４
及びドレイン電極１５を形成することができるとともに
、動作層１２に電気的ダメ−ジを与えることなく、ゲー
ト・ソース電極間及びゲート・ドレイン電極間の低い抵
抗値を有し良好な高周波特性を有するショットキーゲー
ト型電界効果トランジスタを実現することができる。
なお、第１の絶縁膜を構成する５ｉｆｔ絶縁膜２０゜２
０ａ及び第２の絶縁膜を構成するＳｉＮ絶縁膜２３゜２
３ａは、下記の条件を有する絶縁膜であってもよい。す
なわち、第１図（ｆ）に示す第２の絶縁膜２３を異方的
にエツチングするとき第２の絶縁膜２３に対するエツチ
ング速度が第１の絶縁膜２０に対するエツチング速度に
比較し速く、かつ第１図（ｇ）に示す第１の絶縁膜２０
をエツチングするとき、第１の絶縁膜２０に対するエツ
チング速度が第２の絶縁膜２３に対するエツチング速度
に比較し速いという条件が必要である。
０ａ及び第２の絶縁膜を構成するＳｉＮ絶縁膜２３゜２
３ａは、下記の条件を有する絶縁膜であってもよい。す
なわち、第１図（ｆ）に示す第２の絶縁膜２３を異方的
にエツチングするとき第２の絶縁膜２３に対するエツチ
ング速度が第１の絶縁膜２０に対するエツチング速度に
比較し速く、かつ第１図（ｇ）に示す第１の絶縁膜２０
をエツチングするとき、第１の絶縁膜２０に対するエツ
チング速度が第２の絶縁膜２３に対するエツチング速度
に比較し速いという条件が必要である。
以上の実施例においては、ショットキーゲート型電界効
果トランジスタの製造工程について述べたが、本発明は
他の型の電界効果トランジスタにも適用することができ
る。
果トランジスタの製造工程について述べたが、本発明は
他の型の電界効果トランジスタにも適用することができ
る。
［発明の効果］
以」二詳述したように、本発明によれば電界効果トラン
ジスタの基板の主表面上に上下に２層の絶縁膜を形成し
、上記各層を順次エツチングしてゲート電極の側壁に第
１と第２の絶縁層を形成したものであり、製造時にはゲ
ート電極の側壁に所定の絶縁膜を残すために異方性エツ
チングする間は、下側の第１の絶縁膜が基板の主表面を
保護するので、上述の異方性エツチングによっても動作
層に電気的ダメージを与えることなくゲート電極の側壁
に所定の絶縁膜を形成することができる。従って、ゲー
ト・ソース電極間及びゲート・ドレイン電極間の抵抗が
小さく高周波特性が良好な電界効果トランジスタを実現
することができる。
ジスタの基板の主表面上に上下に２層の絶縁膜を形成し
、上記各層を順次エツチングしてゲート電極の側壁に第
１と第２の絶縁層を形成したものであり、製造時にはゲ
ート電極の側壁に所定の絶縁膜を残すために異方性エツ
チングする間は、下側の第１の絶縁膜が基板の主表面を
保護するので、上述の異方性エツチングによっても動作
層に電気的ダメージを与えることなくゲート電極の側壁
に所定の絶縁膜を形成することができる。従って、ゲー
ト・ソース電極間及びゲート・ドレイン電極間の抵抗が
小さく高周波特性が良好な電界効果トランジスタを実現
することができる。
第１図（ａ） 、 （ｂ） 、 （ｃ） 、 （ｄ）
、 （ｅ） 、 （ｆ） 、 （ｇ） 、 （ｈ） 、
（ｉ）及び（ｊ）は本発明の一実施例であるショット
キーゲート型電界効果トランジスタの製造工程を示す縦
断面図、 第２図は第１の従来例を示すショットキーゲート型電界
効果トランジスタの縦断面図、第３図（ａ）及び（ｂ）
は第２の従来例であるショットキーゲート型電界効果ト
ランジスタの製造工程を示す縦断面図である。 １１・・・半絶縁性半導体基板、 １２・・・動作層、 １３・・・ゲート電極、 １４・・・ソース電極、 Ｉ５・・・ドレイン電極、 ２０・・・Ｓ ｓ Ｏ２絶縁膜、 ２１・・・レジスト、 ２２．２２ａ・・・ゲート電極の開口部、２３ ・Ｓｉ
Ｎ絶縁膜、 ２４・・・レジスト、 ２５ａ・・・ソース電極の開口部、 ２５ｂ・・・ドレイン電極の開口部。
、 （ｅ） 、 （ｆ） 、 （ｇ） 、 （ｈ） 、
（ｉ）及び（ｊ）は本発明の一実施例であるショット
キーゲート型電界効果トランジスタの製造工程を示す縦
断面図、 第２図は第１の従来例を示すショットキーゲート型電界
効果トランジスタの縦断面図、第３図（ａ）及び（ｂ）
は第２の従来例であるショットキーゲート型電界効果ト
ランジスタの製造工程を示す縦断面図である。 １１・・・半絶縁性半導体基板、 １２・・・動作層、 １３・・・ゲート電極、 １４・・・ソース電極、 Ｉ５・・・ドレイン電極、 ２０・・・Ｓ ｓ Ｏ２絶縁膜、 ２１・・・レジスト、 ２２．２２ａ・・・ゲート電極の開口部、２３ ・Ｓｉ
Ｎ絶縁膜、 ２４・・・レジスト、 ２５ａ・・・ソース電極の開口部、 ２５ｂ・・・ドレイン電極の開口部。
Claims (4)
- （１）半導体基板の主表面層に形成された動作層を有し
、上記動作層の同一主表面上にソース電極、ゲート電極
及びドレイン電極が並置される電界効果トランジスタに
おいて、 ゲート電極の側壁に形成された第１の絶縁膜と、ゲート
電極の側壁に形成されかつ上記第１の絶縁膜の上表面上
に形成される第２の絶縁膜とを備えていることを特徴と
する電界効果トランジスタ。 - （２）上記ゲート電極の厚さが上記ソース電極及びドレ
イン電極の厚さに比較し厚いことを特徴とする特許請求
の範囲第１項記載の電界効果トランジスタ。 - （３）半導体基板の主表面層に形成された動作層を有し
、上記動作層の同一主表面上にソース電極、ゲート電極
及びドレイン電極が並置される電界効果トランジスタの
製造方法において、 上記半導体基板の主表面に動作層を形成した後上記半導
体基板の主表面上に第１の絶縁膜を被着する工程と、 上記第１の絶縁膜を被着する工程の後上記ゲート電極を
形成し上記ゲート電極を含む上記第１の絶縁膜の上表面
上に第２の絶縁膜を被着する工程と、 上記第２の絶縁膜を被着する工程の後上記ゲート電極の
側壁に上記第２の絶縁膜を残存させそれ以外の上記第２
の絶縁膜をエッチングする工程と、上記第２の絶縁膜を
エッチングする工程の後上記ゲート電極の側壁に上記第
１の絶縁膜を残存させそれ以外の上記第１の絶縁膜をエ
ッチングする工程とを含むことを特徴とする電界効果ト
ランジスタの製造方法。 - （４）上記第２の絶縁膜をエッチングする工程において
、上記第２の絶縁膜に対するエッチング速度が上記第１
の絶縁膜に対するエッチング速度に比較し速いことを特
徴とする特許請求の範囲第３項記載の電界効果トランジ
スタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3339886A JPS62190773A (ja) | 1986-02-17 | 1986-02-17 | 電界効果トランジスタとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3339886A JPS62190773A (ja) | 1986-02-17 | 1986-02-17 | 電界効果トランジスタとその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62190773A true JPS62190773A (ja) | 1987-08-20 |
Family
ID=12385491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3339886A Pending JPS62190773A (ja) | 1986-02-17 | 1986-02-17 | 電界効果トランジスタとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62190773A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03185739A (ja) * | 1989-12-01 | 1991-08-13 | Hughes Aircraft Co | 自己整列ｔゲートｈｅｍｔ |
| US5237192A (en) * | 1988-10-12 | 1993-08-17 | Mitsubishi Denki Kabushiki Kaisha | MESFET semiconductor device having a T-shaped gate electrode |
-
1986
- 1986-02-17 JP JP3339886A patent/JPS62190773A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5237192A (en) * | 1988-10-12 | 1993-08-17 | Mitsubishi Denki Kabushiki Kaisha | MESFET semiconductor device having a T-shaped gate electrode |
| JPH03185739A (ja) * | 1989-12-01 | 1991-08-13 | Hughes Aircraft Co | 自己整列ｔゲートｈｅｍｔ |
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