JPH08330425A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08330425A JPH08330425A JP15696095A JP15696095A JPH08330425A JP H08330425 A JPH08330425 A JP H08330425A JP 15696095 A JP15696095 A JP 15696095A JP 15696095 A JP15696095 A JP 15696095A JP H08330425 A JPH08330425 A JP H08330425A
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Links
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Landscapes
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- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【目的】 コンタクト孔をエッチングする際のマスク材
としてのレジスト膜の開口径のサイズのバラツキに関わ
らず、ゲート電極等の第１導電膜とコンタクト孔との短
絡やコンタクト孔の開孔不良を防止し、完全なコンタク
ト孔の形成を可能にする。 【構成】 半導体基板１上に所要パターンの第１の導電
膜（ゲート電極）４を形成し、かつこの第１の導電膜を
絶縁膜１４，１７で覆い、この絶縁膜に前記半導体基板
の表面に設けられた素子６に達するコンタクト孔２０を
開設し、このコンタクト内に第２の導電膜２１，２３を
形成して前記素子への電気接続を行うに際し、第１の導
電膜４の側面に絶縁材からなる側壁７を形成し、かつこ
の側壁上の領域に高融点金属膜８を形成し、かつ高融点
金属のエッチングレートよりもエッチングレートが速い
条件で絶縁膜１４，１７のエッチングを行ってコンタク
ト孔を開設する。
としてのレジスト膜の開口径のサイズのバラツキに関わ
らず、ゲート電極等の第１導電膜とコンタクト孔との短
絡やコンタクト孔の開孔不良を防止し、完全なコンタク
ト孔の形成を可能にする。 【構成】 半導体基板１上に所要パターンの第１の導電
膜（ゲート電極）４を形成し、かつこの第１の導電膜を
絶縁膜１４，１７で覆い、この絶縁膜に前記半導体基板
の表面に設けられた素子６に達するコンタクト孔２０を
開設し、このコンタクト内に第２の導電膜２１，２３を
形成して前記素子への電気接続を行うに際し、第１の導
電膜４の側面に絶縁材からなる側壁７を形成し、かつこ
の側壁上の領域に高融点金属膜８を形成し、かつ高融点
金属のエッチングレートよりもエッチングレートが速い
条件で絶縁膜１４，１７のエッチングを行ってコンタク
ト孔を開設する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にシリコン基板に形成した素子と配線層とを接
続するためのコンタクト孔を有する半導体装置の製造方
法に関する。
関し、特にシリコン基板に形成した素子と配線層とを接
続するためのコンタクト孔を有する半導体装置の製造方
法に関する。
【０００２】
【従来の技術】図５は半導体装置の一例としてスタック
型メモリセルを有する半導体装置の製造方法を工程順に
示す断面図である。まず、図５（ａ）のように、ｐ型半
導体基板１上にフィールド酸化膜２、ゲート酸化膜３を
形成した後に、第一の多結晶シリコン層を形成し、フォ
トエッチング法により選択エッチングして多結晶シリコ
ン層のゲート電極４を形成する。その後、イオン注入に
よりソース・ドレイン領域となるｎ型低濃度不純物領域
６を形成する。次に、酸化膜７を形成し、異方性エッチ
ングしてゲート電極４の側面にのみ残存させる。続い
て、図示は省略するがメモリセル部以外の周辺回路部の
所定箇所に高濃度不純物領域を形成する。
型メモリセルを有する半導体装置の製造方法を工程順に
示す断面図である。まず、図５（ａ）のように、ｐ型半
導体基板１上にフィールド酸化膜２、ゲート酸化膜３を
形成した後に、第一の多結晶シリコン層を形成し、フォ
トエッチング法により選択エッチングして多結晶シリコ
ン層のゲート電極４を形成する。その後、イオン注入に
よりソース・ドレイン領域となるｎ型低濃度不純物領域
６を形成する。次に、酸化膜７を形成し、異方性エッチ
ングしてゲート電極４の側面にのみ残存させる。続い
て、図示は省略するがメモリセル部以外の周辺回路部の
所定箇所に高濃度不純物領域を形成する。
【０００３】次に、図５（ｂ）のように、全面に第一の
絶縁膜１４を形成した後、図示は省略するが一方のｎ型
不純物領域に至る第一のコンタクト孔を形成し、かつ導
電層を全面に形成し所定のパターンにエッチングしてビ
ット線とした後、全面に第二の絶縁膜１７を形成する。
続いて、全面に第二の多結晶シリコン層１８を３０００
Å程度形成した後、一方の低濃度不純物領域６上に開口
部が存在するようにフォトレジスト膜１９を形成する。
絶縁膜１４を形成した後、図示は省略するが一方のｎ型
不純物領域に至る第一のコンタクト孔を形成し、かつ導
電層を全面に形成し所定のパターンにエッチングしてビ
ット線とした後、全面に第二の絶縁膜１７を形成する。
続いて、全面に第二の多結晶シリコン層１８を３０００
Å程度形成した後、一方の低濃度不純物領域６上に開口
部が存在するようにフォトレジスト膜１９を形成する。
【０００４】そして、図５（ｃ）に示すように、多結晶
シリコン層１８及び第一の絶縁膜１４、第二の絶縁膜１
７を順次エッチング除去し、低濃度不純物領域６に至る
第二のコンタクト孔２０を形成する。しかる後、図５
（ｄ）のように、第二の多結晶シリコン層１８上に第三
の多結晶シリコン層２１を１０００Å程度積層した後、
第二，第三の多結晶シリコン層１８，２１を所定のパタ
ーンにエッチング除去する。その後第二，第三の多結晶
シリコン層１８，２１の表面に誘電膜２２を形成した
後、全面に第四の多結晶シリコン膜２３を積層する。
シリコン層１８及び第一の絶縁膜１４、第二の絶縁膜１
７を順次エッチング除去し、低濃度不純物領域６に至る
第二のコンタクト孔２０を形成する。しかる後、図５
（ｄ）のように、第二の多結晶シリコン層１８上に第三
の多結晶シリコン層２１を１０００Å程度積層した後、
第二，第三の多結晶シリコン層１８，２１を所定のパタ
ーンにエッチング除去する。その後第二，第三の多結晶
シリコン層１８，２１の表面に誘電膜２２を形成した
後、全面に第四の多結晶シリコン膜２３を積層する。
【０００５】以上により、第二及び第三の多結晶シリコ
ン１８，２１がメモリセルの容量の蓄積電極に、また第
四の多結晶シリコン層２３が対極を構成する。この様に
蓄積電極を二層にすることにより、第二の多結晶シリコ
ン層１８を厚く形成することにより側面の高さを大きく
し、また第三の多結晶シリコン層２１を薄く形成するこ
とによりコンタクト孔内に沿った側壁を容量として利用
することにより容量値を増大させることができる。
ン１８，２１がメモリセルの容量の蓄積電極に、また第
四の多結晶シリコン層２３が対極を構成する。この様に
蓄積電極を二層にすることにより、第二の多結晶シリコ
ン層１８を厚く形成することにより側面の高さを大きく
し、また第三の多結晶シリコン層２１を薄く形成するこ
とによりコンタクト孔内に沿った側壁を容量として利用
することにより容量値を増大させることができる。
【０００６】
【発明が解決しようとする課題】しかしながら、前記し
た従来のメモリセルの製造方法では、多結晶シリコン層
１８を選択エッチングするためにその直上にレジスト膜
１９を形成した際に、レジスト膜１９は直下に存在する
多結晶シリコン層１８の影響を受けて、レジスト膜厚の
異なる場所、例えばメモリセル内部とメモリセル部端部
によっては光の多重干渉効果が異なり、それにより開口
部の径が異なって形成される場合がある。この様な状態
が生じると、開口径が小さい側に合わせた条件でエッチ
ングを行った場合には開口径の大きい側ではオーバーエ
ッチングとなり易く、図６（ａ）のように、コンタクト
孔２０がゲート電極４の存在する領域にまで拡大され、
このコンタクト孔２０に形成する導電層２１とゲート電
極４とが短絡しまうという不具合が生じる。また、逆に
開口径の大きな側に条件を合わせてエッチングを行う
と、開口径の小さい側ではアンダーエッチングとなり易
く、図６（ｂ）のように、コンタクト開孔不良が生じる
場合がある。
た従来のメモリセルの製造方法では、多結晶シリコン層
１８を選択エッチングするためにその直上にレジスト膜
１９を形成した際に、レジスト膜１９は直下に存在する
多結晶シリコン層１８の影響を受けて、レジスト膜厚の
異なる場所、例えばメモリセル内部とメモリセル部端部
によっては光の多重干渉効果が異なり、それにより開口
部の径が異なって形成される場合がある。この様な状態
が生じると、開口径が小さい側に合わせた条件でエッチ
ングを行った場合には開口径の大きい側ではオーバーエ
ッチングとなり易く、図６（ａ）のように、コンタクト
孔２０がゲート電極４の存在する領域にまで拡大され、
このコンタクト孔２０に形成する導電層２１とゲート電
極４とが短絡しまうという不具合が生じる。また、逆に
開口径の大きな側に条件を合わせてエッチングを行う
と、開口径の小さい側ではアンダーエッチングとなり易
く、図６（ｂ）のように、コンタクト開孔不良が生じる
場合がある。
【０００７】
【発明の目的】本発明の目的は、レジスト膜の開口径の
サイズのバラツキに関わらず、ゲート電極等との短絡や
開孔不良が生じることのない完全なコンタクト孔の形成
を可能にした半導体装置の製造方法を提供することにあ
る。
サイズのバラツキに関わらず、ゲート電極等との短絡や
開孔不良が生じることのない完全なコンタクト孔の形成
を可能にした半導体装置の製造方法を提供することにあ
る。
【０００８】
【課題を解決するための手段】本発明の製造方法は、半
導体基板上に所要パターンの第１の導電膜を形成し、か
つこの第１の導電膜を絶縁膜で覆い、この絶縁膜に前記
半導体基板の表面に設けられた素子に達するコンタクト
孔を開設し、このコンタクト内に第２の導電膜を形成し
て前記素子への電気接続を行う構成を含む半導体装置に
おいて、前記第１の導電膜の側面に絶縁材からなる側壁
を形成し、かつこの側壁上の領域に高融点金属膜を形成
する工程を備え、前記コンタクト孔の開設に際しては前
記高融点金属のエッチングレートよりも前記絶縁膜のエ
ッチングレートが速い条件でエッチングを行うことを特
徴とする。
導体基板上に所要パターンの第１の導電膜を形成し、か
つこの第１の導電膜を絶縁膜で覆い、この絶縁膜に前記
半導体基板の表面に設けられた素子に達するコンタクト
孔を開設し、このコンタクト内に第２の導電膜を形成し
て前記素子への電気接続を行う構成を含む半導体装置に
おいて、前記第１の導電膜の側面に絶縁材からなる側壁
を形成し、かつこの側壁上の領域に高融点金属膜を形成
する工程を備え、前記コンタクト孔の開設に際しては前
記高融点金属のエッチングレートよりも前記絶縁膜のエ
ッチングレートが速い条件でエッチングを行うことを特
徴とする。
【０００９】
【作用】第１の導電膜の側面に絶縁材の側壁を介して高
融点金属膜を形成しておくため、コンタクト孔の開孔時
にオーバエッチングが生じた場合でも、高融点金属膜に
よりコンタクト孔内に第１の導電膜が露呈されることが
防止される。このため、コンタクト孔内に形成する第２
の導電膜が第１の導電膜に短絡されることがなく、好適
なコンタクト孔の形成が可能となる。
融点金属膜を形成しておくため、コンタクト孔の開孔時
にオーバエッチングが生じた場合でも、高融点金属膜に
よりコンタクト孔内に第１の導電膜が露呈されることが
防止される。このため、コンタクト孔内に形成する第２
の導電膜が第１の導電膜に短絡されることがなく、好適
なコンタクト孔の形成が可能となる。
【００１０】
【実施例】次に、本発明の実施例を図面を参照して説明
する。図１ないし図４は本発明の製造方法の一実施例を
工程順に示す断面図であり、メモリセル部を中心とした
半導体装置の断面構造を示している。先ず、図１（ａ）
のように、半導体基板１上にフィールド酸化膜２、ゲー
ト酸化膜３、第一の多結晶シリコン層４及び第一の酸化
膜５を順次形成し、図外のフォトレジスト膜を用いて前
記第一の多結晶シリコン層４と第一の酸化膜５をパター
ニングしゲート電極４を形成する。さらに、これらをマ
スクとしてイオン注入し低濃度不純物領域６を形成す
る。その後フォトレジスト膜を除去し第二の酸化膜を全
面に堆積させエッチングバックし、ゲート電極４と第一
の酸化膜５の側面に残存させサイドウォール７を形成す
る。
する。図１ないし図４は本発明の製造方法の一実施例を
工程順に示す断面図であり、メモリセル部を中心とした
半導体装置の断面構造を示している。先ず、図１（ａ）
のように、半導体基板１上にフィールド酸化膜２、ゲー
ト酸化膜３、第一の多結晶シリコン層４及び第一の酸化
膜５を順次形成し、図外のフォトレジスト膜を用いて前
記第一の多結晶シリコン層４と第一の酸化膜５をパター
ニングしゲート電極４を形成する。さらに、これらをマ
スクとしてイオン注入し低濃度不純物領域６を形成す
る。その後フォトレジスト膜を除去し第二の酸化膜を全
面に堆積させエッチングバックし、ゲート電極４と第一
の酸化膜５の側面に残存させサイドウォール７を形成す
る。
【００１１】次いで、図１（ｂ）のように、全面に例え
ばチタン層８を８００Å程度被着させた後、窒素雰囲気
中にて６５０℃で３０秒ほどアニールを行い、低濃度不
純物領域の表面をシリサイド化させチタンシリサイド層
９を形成する。続いて、図１（ｃ）のように、メモリセ
ル部内の少なくともチタンシリサイド層９上とそれと隣
接するゲート電極４とオーバーラップする様にフォトレ
ジスト膜１０を形成し、これをマスクにして図１（ｄ）
のように、露出している未反応のチタン層を除去する。
ばチタン層８を８００Å程度被着させた後、窒素雰囲気
中にて６５０℃で３０秒ほどアニールを行い、低濃度不
純物領域の表面をシリサイド化させチタンシリサイド層
９を形成する。続いて、図１（ｃ）のように、メモリセ
ル部内の少なくともチタンシリサイド層９上とそれと隣
接するゲート電極４とオーバーラップする様にフォトレ
ジスト膜１０を形成し、これをマスクにして図１（ｄ）
のように、露出している未反応のチタン層を除去する。
【００１２】次に、図２（ａ）のように、第一の絶縁膜
１４を全面に形成し、さらにその上に第二の絶縁膜１７
及び第二の多結晶シリコン層１８を堆積する。次に、図
２（ｂ）のように、第二の多結晶シリコン層１８上にフ
ォトレジスト膜１９を塗布し、コンタクト孔に相当する
領域に開口を設け、この開口により第二の多結晶シリコ
ン膜１８をエッチング除去し、引き続き第一及び第二の
絶縁膜よりチタン層８の方がエッチングレートの遅いエ
ッチング法により、第一及び第二の絶縁膜１４，１７を
エッチングしてコンタクト孔２０を開設し、その底面に
チタン層８を露出させる。
１４を全面に形成し、さらにその上に第二の絶縁膜１７
及び第二の多結晶シリコン層１８を堆積する。次に、図
２（ｂ）のように、第二の多結晶シリコン層１８上にフ
ォトレジスト膜１９を塗布し、コンタクト孔に相当する
領域に開口を設け、この開口により第二の多結晶シリコ
ン膜１８をエッチング除去し、引き続き第一及び第二の
絶縁膜よりチタン層８の方がエッチングレートの遅いエ
ッチング法により、第一及び第二の絶縁膜１４，１７を
エッチングしてコンタクト孔２０を開設し、その底面に
チタン層８を露出させる。
【００１３】その後、図２（ｃ）に示すように、露出し
た未反応のチタン層８をエッチング除去し、コンタクト
孔２０をチタンシリサイド層９に到達させる。次に、図
２（ｄ）に示すように、コンタクト孔２０の側壁及び第
二の多結晶シリコン層１８上に第三の多結晶シリコン層
２１を積層し、その後、図３（ａ）のように、フォトレ
ジスト膜２５を用いて第二及び第三の多結晶シリコン層
１８，２１を所定のパターンにエッチング除去する。
た未反応のチタン層８をエッチング除去し、コンタクト
孔２０をチタンシリサイド層９に到達させる。次に、図
２（ｄ）に示すように、コンタクト孔２０の側壁及び第
二の多結晶シリコン層１８上に第三の多結晶シリコン層
２１を積層し、その後、図３（ａ）のように、フォトレ
ジスト膜２５を用いて第二及び第三の多結晶シリコン層
１８，２１を所定のパターンにエッチング除去する。
【００１４】その後、図３（ｂ）のように、第二及び第
三の多結晶シリコン層１８，２１表面に誘電膜２２を形
成した後全面に第四の多結晶シリコン層２３を堆積し、
パターニングした後全面に第三の絶縁膜２４を堆積させ
半導体装置を得る。
三の多結晶シリコン層１８，２１表面に誘電膜２２を形
成した後全面に第四の多結晶シリコン層２３を堆積し、
パターニングした後全面に第三の絶縁膜２４を堆積させ
半導体装置を得る。
【００１５】したがって、この製造方法では、コンタク
ト孔２０を開設する際には、ゲート電極の側面部は未反
応のチタン層８により覆われている。このため、コンタ
クト孔２０のエッチング時にはこのチタン膜８がエッチ
ングストッバ膜として機能することになり、コンタクト
孔形成の為のマスクとして利用するレジスト膜の開口径
のサイズのバラツキに関わらずコンタクト孔を完全に形
成することができる。したがって、エッチングを開口寸
法の小さい方に設定した場合に、コンタクト孔において
オーバーエッチングが生じた場合でも、コンタクト孔が
ゲート電極の側面部を露呈させることがなく、その短絡
が防止できる。
ト孔２０を開設する際には、ゲート電極の側面部は未反
応のチタン層８により覆われている。このため、コンタ
クト孔２０のエッチング時にはこのチタン膜８がエッチ
ングストッバ膜として機能することになり、コンタクト
孔形成の為のマスクとして利用するレジスト膜の開口径
のサイズのバラツキに関わらずコンタクト孔を完全に形
成することができる。したがって、エッチングを開口寸
法の小さい方に設定した場合に、コンタクト孔において
オーバーエッチングが生じた場合でも、コンタクト孔が
ゲート電極の側面部を露呈させることがなく、その短絡
が防止できる。
【００１６】ここで、前記したチサンシリサイド層９
は、近年におけるソース・ドレイン領域及びゲート電極
表面の低抵抗化の為に行われているいわゆるサリサイド
プロセスである。このサリサイドプロセスはｎ型拡散層
形成後、全面に高融点金属を積層させ、その後窒素雰囲
気中でアニールする事により拡散層及びゲート電極の表
面を高融点の硅化物にさせる。その後、未反応の高融点
金属を除去することにより、自己整合的に拡散層及びゲ
ート電極表面をシリサイド化することができる技術であ
り、本実施例ではこのサリサイドプロセスを利用したも
のと言える。
は、近年におけるソース・ドレイン領域及びゲート電極
表面の低抵抗化の為に行われているいわゆるサリサイド
プロセスである。このサリサイドプロセスはｎ型拡散層
形成後、全面に高融点金属を積層させ、その後窒素雰囲
気中でアニールする事により拡散層及びゲート電極の表
面を高融点の硅化物にさせる。その後、未反応の高融点
金属を除去することにより、自己整合的に拡散層及びゲ
ート電極表面をシリサイド化することができる技術であ
り、本実施例ではこのサリサイドプロセスを利用したも
のと言える。
【００１７】また、前記した工程はメモリセル部につい
ての説明であるが、実際にはこのメモリセル部の製造と
同時に周辺回路部も製造される。したがって、この周辺
回路部の製造工程について簡単に触れれば、図１（ｄ）
の工程時に、図４（ａ）のように、周辺回路部のｐチャ
ネルトランジスタ領域上にもフォトレジスト膜１０を形
成し、ｎチャネルトランジスタ領域の未反応のチタン層
を除去する。次いで、砒素を例えば５０ｋｅＶ，５．０
×１０15／ｃｍでイオン注入し第一の高濃度不純物領域
１１を形成する。
ての説明であるが、実際にはこのメモリセル部の製造と
同時に周辺回路部も製造される。したがって、この周辺
回路部の製造工程について簡単に触れれば、図１（ｄ）
の工程時に、図４（ａ）のように、周辺回路部のｐチャ
ネルトランジスタ領域上にもフォトレジスト膜１０を形
成し、ｎチャネルトランジスタ領域の未反応のチタン層
を除去する。次いで、砒素を例えば５０ｋｅＶ，５．０
×１０15／ｃｍでイオン注入し第一の高濃度不純物領域
１１を形成する。
【００１８】その後、図４（ｂ）のように、フォトレジ
スト膜を除去した後、メモリセル部と共に周辺回路部の
ｐチャネルトランジスタ領域以外の領域をフォトレジス
ト膜１２で覆う。そして、図４（ｃ）のように、ｐチャ
ネルトランジスタ領域のみの未反応のチタン層８を除去
し、ボロンを例えば５０ｋｅＶ，５×１０15／ｃｍでイ
オン注入し第二の高濃度不純物領域１３を形成する。
スト膜を除去した後、メモリセル部と共に周辺回路部の
ｐチャネルトランジスタ領域以外の領域をフォトレジス
ト膜１２で覆う。そして、図４（ｃ）のように、ｐチャ
ネルトランジスタ領域のみの未反応のチタン層８を除去
し、ボロンを例えば５０ｋｅＶ，５×１０15／ｃｍでイ
オン注入し第二の高濃度不純物領域１３を形成する。
【００１９】また、図２（ａ）の工程の途中で、図４
（ｄ）のように、フォトレジスト膜１５を所定パターン
に形成して第一の絶縁膜１４及び未反応のチタン層８を
除去し第一のコンタクト孔１６を形成する。その後、図
示は省略するが、ビット線を形成するための導電層を積
層し所望のパターンに形成する。
（ｄ）のように、フォトレジスト膜１５を所定パターン
に形成して第一の絶縁膜１４及び未反応のチタン層８を
除去し第一のコンタクト孔１６を形成する。その後、図
示は省略するが、ビット線を形成するための導電層を積
層し所望のパターンに形成する。
【００２０】ここで、前記実施例は本発明をスタック型
メモリセルを有する半導体装置に適用した例を示してい
るが、コンタクト孔を開設する工程を含みかつサリサイ
ドプロセスを採用する半導体装置であれば、本発明を同
様に適用することが可能である。
メモリセルを有する半導体装置に適用した例を示してい
るが、コンタクト孔を開設する工程を含みかつサリサイ
ドプロセスを採用する半導体装置であれば、本発明を同
様に適用することが可能である。
【００２１】また、前記実施例ではサリサイドプロセス
を行うための高融点金属としてチタンを用いているが、
タングステン、モリブデン、ニッケル、コバルト、タン
タル、あるいはこれらの積層膜を同様に利用することが
可能である。
を行うための高融点金属としてチタンを用いているが、
タングステン、モリブデン、ニッケル、コバルト、タン
タル、あるいはこれらの積層膜を同様に利用することが
可能である。
【００２２】
【発明の効果】以上説明した様に本発明は、半導体基板
上に形成した第１の導電膜の側面に絶縁材からなる側壁
を形成し、この側壁上の領域に高融点金属膜を形成した
上で、高融点金属のエッチングレートよりもエッチング
レートが速い条件で第１導電膜上の絶縁膜をエッチング
してコンタクト孔を開設するため、コンタクト孔形成の
為にマスクとして利用するレジスト膜の開口径のサイズ
にバラツキが生じている場合でも、開口径の小さい側を
基準にエッチングを行うことで、コンタクト孔の開孔不
良が生じることはなく、また開口径の大きい側において
オーバエッチングが生じた場合でも、他融点金属膜によ
って第１の導電膜がコンタクト孔と短絡することが防止
でき、完全なコンタクト孔の形成が可能となる。
上に形成した第１の導電膜の側面に絶縁材からなる側壁
を形成し、この側壁上の領域に高融点金属膜を形成した
上で、高融点金属のエッチングレートよりもエッチング
レートが速い条件で第１導電膜上の絶縁膜をエッチング
してコンタクト孔を開設するため、コンタクト孔形成の
為にマスクとして利用するレジスト膜の開口径のサイズ
にバラツキが生じている場合でも、開口径の小さい側を
基準にエッチングを行うことで、コンタクト孔の開孔不
良が生じることはなく、また開口径の大きい側において
オーバエッチングが生じた場合でも、他融点金属膜によ
って第１の導電膜がコンタクト孔と短絡することが防止
でき、完全なコンタクト孔の形成が可能となる。
【００２３】また、本発明では、第１の導電膜の側面領
域に形成する高融点金属膜を、既存のサリサイドプロセ
スに使用する高融点金属を利用すれば、製造工程を殆ど
増加させることなく本発明が実現できる。
域に形成する高融点金属膜を、既存のサリサイドプロセ
スに使用する高融点金属を利用すれば、製造工程を殆ど
増加させることなく本発明が実現できる。
【図１】本発明の製造方法の実施例を工程順に示す断面
図のその１である。
図のその１である。
【図２】本発明の製造方法の実施例を工程順に示す断面
図のその２である。
図のその２である。
【図３】本発明の製造方法の実施例を工程順に示す断面
図のその３である。
図のその３である。
【図４】本発明の製造方法の実施例を工程順に示す断面
図のその４である。
図のその４である。
【図５】従来の製造方法の一例を工程順に示す断面図で
ある。
ある。
【図６】従来の製造方法における問題点を説明するため
の断面図である。
の断面図である。
１ 半導体基板 ４ ゲート電極（第一の多結晶シリコン層） ６ 低濃度不純物領域 ７ サイドウォール（第二の酸化膜） ８ チタン層 ９ チタンシリサイド層 １０ フォトレジスト膜 １４ 第一の絶縁膜 １７ 第二の絶縁膜 １８ 第二の多結晶シリコン層 １９ フォトレジスト膜 ２０ コンタクト孔 ２１ 第三の多結晶シリコン層 ２２ 誘電膜 ２３ 第四の多結晶シリコン層
Claims (4)
- 【請求項１】 半導体基板上に所要パターンの第１の導
電膜を形成し、かつこの第１の導電膜を絶縁膜で覆い、
この絶縁膜に前記半導体基板の表面に設けられた素子に
達するコンタクト孔を開設し、このコンタクト内に第２
の導電膜を形成して前記素子への電気接続を行う構成を
含む半導体装置において、前記第１の導電膜の側面に絶
縁材からなる側壁を形成し、かつこの側壁上の領域に高
融点金属膜を形成する工程を備え、前記コンタクト孔の
開設に際しては前記高融点金属のエッチングレートより
も前記絶縁膜のエッチングレートが速い条件でエッチン
グを行うことを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板上の１主表面に素子分離領
域、ゲート酸化膜、第一の多結晶シリコン層及び第一の
酸化膜を順次形成した後、前記第一の多結晶シリコン層
及び第一の酸化膜を所定のパターンにエッチングする工
程と、イオン注入により前記半導体基板と逆導電性の不
純物領域を形成した後、第二の酸化膜を全面に亘って形
成し、異方性エッチングにより前記第二の酸化膜をエッ
チングし、前記第一の多結晶シリコン層及び第一の酸化
膜の側面にのみ残す工程と、高融点金属を全面に亘り被
着させ、非酸化雰囲気中でアニールし前記不純物領域の
表面を高融点金属の硅化物にする工程と、少なくトモ前
記第一の多結晶シリコン層とオーバーラップする領域に
レジスト膜を形成する工程と、前記レジスト膜をマスク
に露出している前記高融点金属を除去する工程と、全面
に第一の絶縁膜、第二の絶縁膜及び第二の多結晶シリコ
ン層を形成する工程と、前記高融点金属の存在する領域
内の一部に開口部が存在するように前記第二の多結晶シ
リコン膜上にレジスト膜を形成する工程と、前記レジス
ト膜をマスクとして前記第二の多結晶シリコン層を除去
する工程と、前記第一及び第二の絶縁膜よりも前記高融
点金属の方がエッチングレートの遅いエッチング法によ
り、前記第一及び第二の絶縁膜を前記高融点金属が完全
に露出するまでエッチング除去する工程と、露出した前
記高融点金属を除去し、前記高融点金属の硅化物に至る
コンタクト孔を形成する工程と、前記コンタクト孔の側
壁及び前記第二の多結晶シリコン層上に第三の多結晶シ
リコン層を形成する工程と、前記第二及び第三の多結晶
シリコン層を所定のパターンにエッチングする工程と、
前記第二及び第三の多結晶シリコン層の表面に誘電膜を
形成する工程と、この誘電膜の上に第四の多結晶シリコ
ン層を形成し、所要のパターンに形成する工程とを含む
ことを特徴とする半導体装置の製造方法。 - 【請求項３】 半導体基板上の１主表面に素子分離領
域、ゲート酸化膜、第一の多結晶シリコン層及び第一の
酸化膜を順次形成した後、前記第一の多結晶シリコン層
及び第一の酸化膜を所定のパターンにエッチングする工
程と、イオン注入により前記半導体基板と逆導電性の低
濃度不純物領域を形成した後、第二の酸化膜を全面に亘
って形成し、異方性エッチングにより前記第二の酸化膜
をエッチングし、前記第一の多結晶シリコン層及び第一
の酸化膜の側面にのみ残す工程と、高融点金属を全面に
亘り被着させ、非酸化雰囲気中でアニールし前記低濃度
不純物領域の表面を高融点金属の硅化物にする工程と、
一部の周辺回路部及び将来メモリセルが形成される領域
内の少なくとも前記高融点金属の一部を覆い且つ前記第
一の多結晶シリコン層とオーバーラップする様にレジス
ト膜を形成する工程と、前記レジスト膜をマスクに露出
している前記高融点金属を除去し、引き続きイオン注入
により第一の高濃度不純物領域を形成する工程と、前記
レジスト膜を除去する工程と、周辺回路部の一部の前記
高融点金属を除去した後に、所定箇所にイオン注入し第
二の高濃度不純物を形成する工程と、全面に第一の絶縁
膜、第二の絶縁膜及び第二の多結晶シリコン層を形成す
る工程と、前記高融点金属の存在する領域内の一部に開
口部が存在するように前記第二の多結晶シリコン膜上に
レジスト膜を形成する工程と、前記レジスト膜をマスク
として前記第二の多結晶シリコン層を除去する工程と、
前記第一及び第二の絶縁膜よりも前記高融点金属の方が
エッチングレートの遅いエッチング法により、前記第一
及び第二の絶縁膜を前記高融点金属が完全に露出するま
でエッチング除去する工程と、露出した前記高融点金属
を除去し、前記高融点金属の硅化物に至るコンタクト孔
を形成する工程と、前記コンタクト孔の側壁及び前記第
二の多結晶シリコン層上に第三の多結晶シリコン層を形
成する工程と、前記第二及び第三の多結晶シリコン層を
所定のパターンにエッチングする工程を含むことを特徴
とする半導体装置の製造方法。 - 【請求項４】 高融点金属がチタン、タングステン、モ
リブデン、ニッケル、コバルト、タンタルあるいはそれ
らの積層膜である請求項１ないし３の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15696095A JPH08330425A (ja) | 1995-05-31 | 1995-05-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15696095A JPH08330425A (ja) | 1995-05-31 | 1995-05-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08330425A true JPH08330425A (ja) | 1996-12-13 |
Family
ID=15639086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15696095A Pending JPH08330425A (ja) | 1995-05-31 | 1995-05-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08330425A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62177969A (ja) * | 1986-01-31 | 1987-08-04 | Toshiba Corp | 半導体装置の製造方法 |
| JPH06260442A (ja) * | 1992-11-27 | 1994-09-16 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH0745714A (ja) * | 1993-02-04 | 1995-02-14 | Paradigm Technol Inc | 半導体集積回路装置及びその製造方法 |
-
1995
- 1995-05-31 JP JP15696095A patent/JPH08330425A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62177969A (ja) * | 1986-01-31 | 1987-08-04 | Toshiba Corp | 半導体装置の製造方法 |
| JPH06260442A (ja) * | 1992-11-27 | 1994-09-16 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH0745714A (ja) * | 1993-02-04 | 1995-02-14 | Paradigm Technol Inc | 半導体集積回路装置及びその製造方法 |
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