JPH0745714A - 半導体集積回路装置及びその製造方法 - Google Patents

半導体集積回路装置及びその製造方法

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JPH0745714A
JPH0745714A JP6009540A JP954094A JPH0745714A JP H0745714 A JPH0745714 A JP H0745714A JP 6009540 A JP6009540 A JP 6009540A JP 954094 A JP954094 A JP 954094A JP H0745714 A JPH0745714 A JP H0745714A
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circuit device
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semiconductor integrated
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JP6009540A
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Ting-Pwu Yen
エン ティン−ピュウ
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PARADIGM TECHNOL Inc
JFE Engineering Corp
Paradigm Technology Inc
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PARADIGM TECHNOL Inc
NKK Corp
Nippon Kokan Ltd
Paradigm Technology Inc
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    • H10W20/0698—Local interconnections
    • C—CHEMISTRY; METALLURGY
    • C03—GLASS; MINERAL OR SLAG WOOL
    • C03C—CHEMICAL COMPOSITION OF GLASSES, GLAZES OR VITREOUS ENAMELS; SURFACE TREATMENT OF GLASS; SURFACE TREATMENT OF FIBRES OR FILAMENTS MADE FROM GLASS, MINERALS OR SLAGS; JOINING GLASS TO GLASS OR OTHER MATERIALS
    • C03C15/00—Surface treatment of glass, not in the form of fibres or filaments, by etching
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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Abstract

(57)【要約】 【目的】 平坦化処理と自己整合技術との調和が図られ
た半導体集積回路装置とその製造方法を提供することを
目的とする。 【構成】 トランジスタの近傍を局部的に平坦化した自
己整合トランジスタを形成する半導体集積回路装置であ
って、ゲート電極１４ａ，１４ｂと、その上に窒化ケイ
素１６ａ，１６ｂと、側壁スペーサー１８ａ，１８ｂ
と、自己整合により活性領域を形成した後に、酸化物層
２０とその上に溶融凝固（リフロー）させたガラス層２
４を形成して、ガラス層２４をエッチバックして、集積
回路構造を平坦化し、埋込みコンタクトマスクを用い
て、ガラス層２４ａの残留部分とその下にある酸化物層
２０を埋込みコンタクト領域のみから除去し、局部相互
接続部間の短絡を防止し、平坦な平面上での相互接続部
の連続性を向上させて、チップの構成領域を低減するも
のである。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置及び
その製造方法に関し、特にＣＭＯＳ集積回路に使う自己
整合コンタクトと相互接続部構造及びそれらの製造方法
に係り、メモリやロジック装置に広く適用できるもので
ある。更に、詳細に述べれば、トランジスタを自己整合
的に形成し、比較的厚い平坦化層をトランジスタ上に局
部的に形成した半導体集積回路装置の多層局部相互接続
部に係るものである。
【０００２】
【従来の技術】本発明に係る半導体集積回路装置及びそ
の製造方法に関連する従来例について説明する。米国特
許Ｎｏ．5,166,771 （特許日１９９２年１１月２４日、
発明の名称「自己整合コンタクト及び相互接続部構
造」、発明者ノーマン・ゴディンホ他、対応する日本出
願は特願平３−６５７３３号）や米国特許Ｎｏ．5,124,
777（特許日１９９２年６月２３日、発明の名称「コン
パクトなＳＲＡＭレイアウト」，発明者ノーマン・ゴデ
ィンホ他）等では、集積回路の回路幅を小さくすること
なく、従って、製造コストを上昇させることなく、集積
回路の実装密度を上げる（つまり単位面積当たりより多
くのトランジスタを形成する）ことができる自己整合コ
ンタクト構造を開示している。
【０００３】そこに述べられている自己整合的に形成さ
れるソースとドレインコンタクトはゲート電極に重なる
が、ソースとドレインの間及びそれらとゲートとの間に
短絡は生じない。この重なりによって整合許容条件が緩
和され、更に、ＣＭＯＳトランジスタのフォトリソグラ
フィーによりトランジスタの寸法は小さくなる。多結晶
シリコン（ポリシリコン）ゲートへのコンタクトは活性
チャネル上のゲート領域の上に形成される。これはゲー
トコンタクトを露出させるために絶縁層をエッチングす
る際、ソースとドレインはフォトレジストの硬い層で保
護されているからである。この構成によってデバイスの
寸法は小さくでき、ひいては貴重なシリコン領域を節約
でき、集積回路に高い実装密度を実現することが可能と
なる。
【０００４】一つの例では、チッ化チタンの薄膜によっ
て覆われたケイ化チタン層が、露出したソース、ドレイ
ン、ポリシリコン、ゲートコンタクトの上に形成されて
いる。ケイ化された領域は選択された場所にのみ形成さ
れる。ポリシリコンの第二層を堆積しパターン化して局
部相互接続部を形成する。局部相互接続部を形成するエ
ッチング処理において、その下層にある露出されたケイ
化ソース、ドレイン及びゲートコンタクトが浸食される
ことはない。従って、相互接続部のソース、ドレイン及
びゲートコンタクトを保護するためにポリシリコンの局
部相互接続部によってそれらを完全に覆う必要がないの
で、整合条件が緩和されスペースを節約できる。
【０００５】
【発明が解決しようとする課題】しかしながら、上記の
特許並びに面を平坦化しない自己整合を用いた他の公知
の技術には以下の問題がある。つまり、集積回路構成領
域が減少すると、相互接続部に余分な延出物（局部橋渡
し；短絡を発生させる局部ブリッジッグ）がなくなるよ
うにすることは益々困難になる。これは形成したギャッ
プが比較的狭いために生じる。現在の平坦化技術によれ
ば、局部相互接続部を下にある導体に接触させるため
に、領域を拡大しなければならない。これは次の理由に
よる。谷（例えばゲート構造間）が平坦化用絶縁物で満
たされると、半導体製造工程上の余裕を犠牲にすること
なしに、谷の底部に電気接触させ同時にそのコンタクト
を延長してゲート構造の上部に電気接触させることは困
難となる。
【０００６】即ち、ほとんどの従来の自己整合技術は、
薄い分離層を貫通する局部相互接続部を形成しており、
それを半導体基板のトランジスタの活性領域（アクティ
ブ領域）に接触させる時には有効である。従って、比較
的小さい構成領域を使って自己整合トランジスタを形成
することができる。しかし、この場合、絶縁層が比較的
薄いために、その面は平坦ではない。このため半導体基
板面上のゲート構造は比較的大きな段差を有する。この
とき、比較的狭い接続ラインを形成すると、ゲート構造
上にある段差に余分な延出物が残るので橋渡し（短絡等
を発生させるブリッジッグ）が発生するという問題があ
る。そのような余分な延出物を除去しようとして極端な
オーバーエッチを行なうと、局部コンタクトラインの連
続性が断たれることがしばしば起きる。従って、従来の
自己整合技術においては、厚い平坦化用絶縁層を使うこ
とはほとんど不可能である。なぜなら、厚い絶縁物を使
用すると、エッチング等の処理上の余裕を減少させてし
まうため、自己整合を行っているにも関わらず、一つの
導体が他の導体に接触してしまうからである。この場合
の薄い平坦化絶縁層の厚さは普通約１０００〜１５００
Å以下で、厚い平坦化層の厚さはそれ以上である。
【０００７】従って、従来技術の場合、トランジスタ製
造における局部平坦化は自己整合とは相反するものであ
る。マスキング工程数を減らす自己整合技術の経済性
と、相互接続ラインの間隔を狭めてくれる平坦化の利点
とを組み合わすことが望まれる。平坦でない面によって
生じる連続性の問題は平坦化によって克服できるので、
平坦化は重要である。第一に、面が平坦でないと、ドー
ピング領域を注入する際、垂直な段差部分に注入濃度の
バラつきが生じ、これが抵抗のバラツキとなる。第二
に、段差のある形状では、金属シリサイド（一例としチ
タン）やスパッタリングによる金属層が段差を横切っ
て、段差上の金属層が薄くなるという問題が生じる。自
己整合と局部平坦化との組み合わせは、たとえば平坦化
のためのＢＰＳＧ( boro phospho silicate)ガラスやＳ
ＯＧ（ガラス状絶縁膜；spin-on-glass)やＣＭＰ（化学
機械的研磨）を用いて表面を平坦化して使われるよう
な、下方の第一の主要部と中間接続層に多層局部相互接
続部を用いる半導体製造技術として、特に重要である。
【０００８】本発明は、上述のような課題に鑑みなされ
たものであり、平坦化処理と自己整合技術との調和が図
られた半導体集積回路装置及びその製造方法を提供する
ことを目的とするものである。
【０００９】〔発明の概要〕本発明の半導体集積回路装
置及びその製造方法によれば、自己整合トランジスタを
形成する際、その自己整合トランジスタ上の集積回路面
を平坦化できるものである。これは次のようにして実現
される。まず、半導体基板の主面上にゲート構造を形成
し、そのゲート構造を使ってイオン注入と拡散により半
導体基板におけるトランジスタの自己整合活性ソース及
びドレイン領域を画定する。そして、基板の面及びゲー
ト構造の上に平坦化用充填層を形成して、基板の主面を
平坦化させる。ドーピングされた領域の上にある充填層
の一部を埋込みコンタクトマスクを使って除去すること
によって、少なくとも一つの注入領域に達する埋込みコ
ンタクト開口を充填層に形成する。コンタクトマスクで
画定された残りの充填層はそのまま残る。そのコンタク
ト開口中に、隣接ゲート構造の上に延びるように局部接
続電導層を形成する。この方法は、半導体基板への埋込
みコンタクト領域からのみ平坦化材を除去するので、平
坦化と自己整合とを組み合わせて製造することができる
利点がある。
【００１０】この製造工程は以下の工程を含んでいる。
即ち、絶縁トランジスタゲートと自己整合活性トランジ
スタ領域を形成した後に、基板の主面とゲート構造の上
に酸化物層を形成し、その酸化物層を、例えば、溶融凝
固（リフロー）したＢＰＳＧ等のガラス層で覆う。その
後、ＢＰＳＧをエッチングしてゲート構造上の酸化物層
を露出させゲート構造間の谷（溝）にＢＰＳＧを残す。
そして、エッチバックされたＢＰＳＧ上に多結晶シリコ
ン層マスクを形成するが、所望の埋込みコンタクト領域
からのみマスク層が除去されるようにパターン形成す
る。埋込みコンタクト領域のＢＰＳＧをエッチングで除
き（下にある酸化物層も同様にして除去する）、半導体
基板に達する開口を形成する。この開口を介して、基板
は金属又は他の電導材の相互接続層に接続される。他の
実施例においては、ゲート構造及びそれに関連する自己
整合活性トランジスタ領域を形成した後に、例えばポリ
シリコン等の材料からなる薄いマスク層を基板の主面と
ゲート構造の上に堆積させる。そのマスク層が半導体基
板上の接続開口領域内に残留し、かつ隣接のゲート構造
にわずかに重なるように第一の埋込みコンタクトマスク
を使ってパターン形成する。そして、酸化物層を全面に
堆積させ、続いて、ＢＰＳＧ層を堆積させる。ＢＰＳＧ
層は溶融凝固（リフロー）した後に、エッチバックして
ゲート構造間の谷にのみＢＰＳＧ層を残留させる。その
後、ＢＰＳＧ層と下にある酸化物層は、第二の埋込みコ
ンタクトマスクを使って、所望のコンタクト領域からの
み選択的に除去する。更に、下にあるポリシリコン層を
除去し、薄いソース／ドレイン酸化物層を除去して半導
体基板への開口を残す。集積回路構造の残りの部分は、
まだ酸化物層とその上にあるＢＰＳＧ層の残留部分とに
よって平坦化された状態にある。
【００１１】上記実施例は両方ともポリシリコン分離マ
スク技術を使っている。この技術はゲート構造の上面の
ゲート絶縁層をエッチングで除去することによってゲー
ト構造へのコンタクトを選択的に形成するものである。
上記工程はＢＰＳＧ平坦化層だけに限定されるものでは
なく、ＳＯＧやＣＭＰ平坦化面にも使用できる。またこ
の方法は上記引用した特許で述べた自己整合手法に特に
適している。本発明の製造方法は、集積回路の形状を平
坦化させることにより、ブリッジが解消され、比較的滑
らかな平面上で連続性が改善され（抵抗が小さくなっ
た）、しかも比較的コンパクトな自己整合構造と両立で
きるような局部相互接続部を提供することができる。従
って、自己整合と局部平坦化を組み合わせるという目標
が達成される。上記の方法は、平坦化された面上に相互
接続部を形成したり、自己整合トランジスタを形成する
ような半導体製造工程ならばどんなものにも適用可能で
ある。又、代表的な自己整合トランジスタは上下に重な
る少なくとも二つの電導層から成っており、その内の第
一の電導層はトランジスタゲート構造であり、第二の電
導層はそのトランジスタの活性領域（アクティブ領域）
への相互接続部である。
【００１２】
【実施例】以下、本発明に係る半導体集積回路装置の製
造方法の一実施例について、図面を参照して説明する。
図１乃至図３は第一の実施例における処理工程を断面で
示したものである。図１（ａ）はＣＭＯＳ集積回路の自
己整合トランジスタ構造を示す。この構造を形成する製
造工程は上記米国特許Ｎｏ．5,166,771 に述べられてお
り、公知の製造方法によって形成される。基板１０はド
ーパントがドープされた基板である。領域１２ａ、１２
ｂはフィールド酸化物領域である。ドープされたポリシ
リコン電導層からなるゲート電極１４ａ、１４ｂは横側
部を二酸化ケイ素からなる側壁（サイドウォール）スペ
ーサー１８ａ、１８ｂで覆われ、その上部は絶縁層であ
る窒化ケイ素層１６ａ、１６ｂで覆われている。前に引
用した米国特許に述べられているように、オプションと
して領域１６ｂと１４ｂの間及び領域１６ａとポリシリ
コン電導ゲート電極１４ａの間に夫々酸化物層（図示せ
ず）を設けてもよい。
【００１３】単純化の為に図１（ａ）には示していない
が（存在するものとする）、ソースとドレイン領域及び
オプションとして軽くドープしたドレイン領域が半導体
基板１０内にイオン注入により、自己整合処理を使って
形成されている（上記米国特許に述べられている通
り）。尚、上記米国特許に述べられている寸法や処理パ
ラメータは本発明にとっては重要ではない。上記米国特
許の処理から離れて、図１（ａ）において、二酸化ケイ
素層２０は従来通り、約１５００Åの厚さに化学的気相
蒸着によって堆積させる。この層は上記米国特許の対応
する二酸化ケイ素層の厚さ約１２００Åよりも幾らか厚
い設定する。この余分の厚さは、この層に対してオーバ
ーエッチングする後続の工程において役立つ。
【００１４】次に、図１（ｂ）において、ドープしたＢ
ＰＳＧ層を８００〜２５００Åの厚さに堆積させる。こ
の厚さは適当な溶融凝固（リフロー）させるに必要な厚
さである。そして、ＢＰＳＧ層２４を溶融凝固（リフロ
ー）させる。また、この工程ではソースとドレイン領域
をアニールする工程を含む。この溶融凝固（リフロー）
及びアニール工程は８７５℃で２０分間行なう。次に、
図１（ｃ）において、ＢＰＳＧ層２４をブランケットエ
ッチし、部分２４ａ，２４ｂ，２４ｃのみが残るように
する。即ち、ゲート構造間及びゲート構造とフィールド
酸化物領域との間の谷の部分に、ＢＰＳＧ層の部分２４
ａ，２４ｂ，２４ｃで充填される。このエッチングは従
来通りの異方性酸化物エッチである。ＢＰＳＧ層２４の
エッチ速度が下にある酸化物層２０の２倍になるように
ＢＰＳＧのドーピングを行う。そうすることにより、こ
のエッチ工程において酸化物層２０が保たれるようにし
て、ＢＰＳＧ層のエッチング工程において酸化物層２０
はほとんど失われることはない。ＢＰＳＧは、その有用
な溶融凝固（リフロー）特性のために充填層として使わ
れる。他の充填技術としては、ＳＯＧ (spin-on-glas
s)、又はＢＰＳＧやＰＳＧ等のドープした材料を使うＣ
ＭＰ処理がある。
【００１５】次に、図１（ｄ）に示すように、ドープし
ない薄いポリシリコンの硬いマスク層２８を、ピンホー
ルができないように少なくとも７００Åの厚さに全面に
形成する。ポリシリコンの硬いマスク層２８の代わりに
チタンまたはチッ化チタンを用いてもよい。（この材料
はきれいに剥がすことができ等方性エッチによって酸化
物に容易に選択パターンを形成できる。）他のスパッタ
ーフィルムマスク材料を使うこともできる。そして、図
１（ｅ）に示すように、フォトレジストマスキング層３
２を塗布して、従来通りの方法で埋込みコンタクトマス
ク（図示せず）でパターン形成し、部分３２ａ、３２ｂ
を残すことによって埋込みコンタクトマスク開口３３を
作る。マスク層２８は開口３３の底にまだ存在してい
る。
【００１６】そして、図２（ａ）の工程に進み、開口３
３内のマスク層２８の一部を、ＳＦ 6 やＲＩＥを使った
従来の等方性又は異方性ドライポリシリコンエッチによ
って、除去する。これによって２つの部分ポリシリコン
層２８ａ、２８ｂが残る。ポリシリコンエッチは５０％
以下のオーバーエッチングを行う。ポリシリコン層２８
が比較的平坦であるためこの程度のオーバーエッチが適
当である。次に、図２（ｂ）において、ウェットエッ
チ、即ち、水１０とフッ化水素酸１の割合の酸を使っ
て、埋込みコンタクト開口からＢＰＳＧ層の部分２４ａ
を除去する。目的は、埋込みコンタクト開口に最低１０
００Åの厚さの酸化物層２０を残すことである。ウェッ
トエッチはＢＰＳＧ層２４ａを選択的に侵食し、それに
よって下にあるドープしていない酸化物層２０のエッチ
ングを最小限に抑える。この方法によれば、ＢＰＳＧと
ドープしていない酸化物のエッチング比率は約５〜７：
１を達成できる。このエッチングの選択比率は高い方が
望ましい。このウェットエッチにおいては、酸化物層２
０は厚さ約２００Åが失われる。
【００１７】次に、図２（ｃ）において、残留している
ポリシリコンマスク層２８ａ、２８ｂはその目的を果た
したので、従来の方法で剥離される。このポリシリコン
層２８ａ、２８ｂは比較的平坦であるので、一様にこれ
らを除去するには５０％以下のオーバーエッチが適当で
ある。この程度のオーバーエッチングは下にある酸化物
層２０の侵食を最少に抑える。そして、図１（ｅ）と同
じ埋込みコンタクトマスクを再び使って、第二のフォト
レジスト層３６に部分３６ａ，３６ｂを形成すべくパタ
ーンニングする。これによって、埋込みコンタクト開口
３５を再度画定する。従って、一つの実施例において、
同一の埋込みコンタクトマスクを二度使うことになる。
無論、別の方法としては、この工程で使うマスクはもう
少し小さい開口を形成し得る別のマスクであっでもよ
い。
【００１８】マスク層３６ａ，３６ｂで覆われていない
開口３５内に露呈する酸化物層２０は良く知られたドラ
イエッチ（例えば反応性イオンエッチング）で除去され
る。このエッチは選択型のドライエッチが望ましい。な
ぜなら、開口３５内に存在した場合であってもＢＰＳＧ
層２４ａの残留部分は下にある酸化物層２０よりも速く
侵食されるからであり、また局部相互接続部に短絡しな
いようにゲートポリシリコンを保護している側面の酸化
物スペーサーと上面の窒化物を侵食しないように下にあ
る酸化物層２０をあまりオーバーエッチしないようにす
ることが重要であるからである。また、この工程におい
て、基板１０の面上に約１００Åの厚さに通常の方法で
形成されたソース／ドレイン酸化物層（図示せず）は上
にある酸化物層２０と共に除去される。（この酸化物は
図面を単純化するために示されていない。）
【００１９】図２（ｄ）において、フォトレジストマス
キング層３６ａ，３６ｂを従来の方法で除去する。図２
（ｅ）から図３（ａ）〜（ｃ）に示す後続の工程は、上
記米国特許で述べたゲートコンタクトを形成するための
ポリシリコン分離処理と同一の製造工程である。これら
の工程をここでまとめて説明する。図２（ｅ）におい
て、第一のフォトレジスト層４０を形成し、ベーク処理
を施して、エッチングして夫々のゲート構造の上部を露
出させる。即ち、ブランケットエッチして層２０ｂの上
部を露出させる。そして、図３（ａ）に示すように、第
二のフォトレジスト層４４を形成し、通常の方法でパタ
ーン形成し、ゲート電極１４ａを含むゲート構造上に開
口４１を形成する。開口４１をエッチングして酸化物層
２０ｂと下にある窒化ケイ素層１６ａの一部を除去する
ことにより、図３（ｂ）に示すようにゲート電極１４ａ
を露出させ、フォトレジスト層４０ａ、４０ｂを除去す
る。
【００２０】その後、図３（ｃ）において、ドープした
ポリシリコン層４８（又は金属層）を通常の方法で堆積
しマスクでパターン形成することにより局部相互接続部
４８を形成する。この局部相互接続導体４８は、埋込み
コンタクトマスク開口３５における基板１０とゲート電
極１４ａに接触している。局部相互接続部４８を形成す
るエッチング工程は５０％オーバーエッチを用いる（平
坦化されていない面に対する従来の方法では１５０％の
オーバーエッチを用いた）。ポリシリコン４８のドーピ
ングは５Ｅ１５／ｃｍ2 の濃度で砒素等の正の注入イオ
ンを用いて行なう。導体４８を形成する面は比較的平坦
なので導体４８の形成に必要なオーバーエッチは最小限
でよい。従って、導体４８は比較的厚くすることができ
るのでチップの構成領域も小さくて済む。即ち、層４８
のオーバーエッチが最小限であるため、層４８の最終厚
さは相当大きくなる。従って、ライン／スペースピッチ
を狭めても電気抵抗は比較的小さく設定できる。
【００２１】後続の工程はここには示していないが、上
記米国特許等で述べられており、代表的なケースでは、
面上にチタン層をスパッターし、自己整合ケイ化層を形
成することによって、局部相互接続部であるポリシリコ
ン層４８のみをケイ化する。局部相互接続部間に存在す
るチタンは余ったチタンで、後続の工程で剥離される。
これによってケイ化チタン導体４８が形成され、埋込み
コンタクトをゲート電極１４ａに接続する。そして、そ
の上に通常の製造方法で絶縁及び電導層を形成する。
【００２２】次に、本発明の半導体集積回路装置及びそ
の製造方法の他の実施例について、図４（ａ）乃至図４
（ｆ）を参照して説明する。図４（ａ）は図１（ａ）と
類似の構造を示すもので、同一部分には同一符号が用い
られている。図４（ａ）には、ソース／ドレイン酸化物
層６０が基板１０の面に約１００Åの厚さに形成されて
いる。尚、図１（ａ）にも存在しているが図示していな
い。また、図４（ａ）にも、基板１０に形成した活性ト
ランジスタ注入領域は示されていない。
【００２３】図１（ａ）とは異なり、図４（ａ）におい
ては薄いドープされていないポリシリコン層６４が従来
の方法で５００〜７００Åの厚さに、即ち、後段の工程
でエッチストップとして機能するのに十分な厚さに堆積
される。ポリシリコンの代わりにスパッターによるフィ
ルムマスク材料を使用してもよい。ポリシリコン層６４
は従来の方法でパターン化し、エッチすることにより、
接続パッド６４のみが残るようにする。接続パッド６４
は埋込みコンタクト開口に位置し、隣接のゲート構造の
側壁１８ｂと隣接のフィールド酸化物領域１２ｂの側部
を覆っている。このエッチ工程は酸化物に対して選択的
に行うことにより、下にあるソース／ドレイン酸化物層
６０を侵食しないようにしている。上から見た場合、ポ
リシリコン接続パッド６４の中抜き部がほぼ丸い形状或
いは四角形をしている（図５，図７を参照）。ポリシリ
コン層６４を所定よりも寸法の大きい埋込みコンタクト
マスクでパターン化することによって、ポリシリコン接
続パッド６４が隣接するフィールド酸化物領域１２ｂと
側壁スペーサー１８ｂを覆うようにする。
【００２４】次に、図４（ｂ）に示すように、酸化物層
６８を化学的気相蒸着法により約１２００Åの厚さに堆
積させる（一つの実施例では厚さは８００Å程度の薄さ
のものもある）。そして、図４（ｃ）に示すように、Ｂ
ＰＳＧ層７０を全面に約２５００Åの厚さに形成し溶融
凝固（リフロー）させた後、ブランケットエッチして部
分７０ａ，７０ｂ，７０ｃのみを残すことによって面を
平坦化させる。ＢＰＳＧ層７０は、後続のエッチング工
程の前に溶融凝固（リフロー）できるようにできるだけ
薄くする。ＢＰＳＧエッチ工程の目的は、低い領域にあ
るＢＰＳＧ層７０を除く全てのＢＰＳＧ層を除去するこ
とによって、下にある酸化物層６８の上部を図４（ｃ）
に示すように露出させることである。溶融凝固（リフロ
ー）は（上述のごとく）８７５℃で２０分間行なう。こ
の工程はまた同時に注入領域をアニールする。
【００２５】そして、図４（ｄ）において、第二の埋込
みコンタクトマスク工程を行うが、今回は所定より少し
寸法の小さい埋込みコンタクトマスクを使う。即ち、こ
のマスク（図示なし）で、形成される開口７４は、図４
（ａ）においてパターン層６４に対して使ったマスクで
形成した開口よりも径が小さい。図４（ｄ）のエッチン
グ工程では、ＢＰＳＧ部７０ａと下にある酸化物層６８
が除かれる。ＢＰＳＧ層７０ａと下にある酸化物層６８
を除去するとき、ポリシリコンをエッチしないように酸
化物を選択的にエッチする従来の方法を用いる。これに
よって、図４（ｄ）に示すように、ポリシリコン接続パ
ッド６４のエッジ部がその上にある酸化物層６８ａ，６
８ｂの残留部分の下に延びた状態となる。図４（ａ）と
図４（ｄ）を比較すれば明らかなように、図４（ａ）の
第一の埋込みコンタクトマスクで形成される開口と図４
（ｄ）の第二の埋込みコンタクトマスクで形成される開
口とは径が異なる。このように２つの別々のマスクが必
要である。そして、図４（ｅ）に示すように、接続パッ
ド６４の中央部は、酸化物を選択的にエッチする従来の
プラズマポリシリコンエッチ（ＲＩＥ）によって除去さ
れる。
【００２６】図４（ｅ）において、ソース／ドレイン酸
化物層６０が残留して開口７４内の下にある基板１０を
保護する。そして、開口７４内の薄い酸化物層６０が短
時間の従来の酸化物エッチによって除去される。酸化物
層６０が存在するので、接続パッド６４を除去する工程
で、下にある基板１０部分も同時に除去されるのことが
防止される。そして、第二の埋込みコンタクトマスク層
（図示なし）を除去する。図４（ｅ）に示すように、接
続パッド６４の残留部分６４ａ，６４ｂは酸化物層部分
６８ａ，６８ｂの下に埋め込まれたままとなる。上から
見た場合、部分６４ａ，６４ｂは接続されておりリング
状（環状）の構造をしている。リング状の構造は局部相
互接続部７８（図４（ｆ）参照）によって接地されてい
るので、トランジスタの電気動作に良い結果をもたら
す。このリング状の酸化物層６４ａ，６４ｂは処理工程
による形成されたものである。
【００２７】ポリシリコン分離層、即ち、ゲート電極１
４ａを形成した後の製造工程は、図２（ｅ）乃至図３
（ａ）〜（ｃ）で述べたものと同じであるので、その説
明は省略する。次に、図４（ｆ）において、ドープした
ポリシリコンからなる局部相互接続部７８を全体を覆う
ように形成して、埋込みコンタクト開口において基板１
０と接触させ、またゲート電極１４ａとも接触させる。
相互接続部７８は上述したように、従来の方法でパター
ン化して局部相互接続部を形成する。後続の処理工程は
上述と同じであり、詳細は上記米国特許に述べられてい
る公知の方法によって形成し得る。
【００２８】因に、酸化物層６８ａ，６８ｂはポリシリ
コン層からなり、上から見た形状はリング状或いは環状
の連続する構造であり、フィルド酸化物領域１２ｂとゲ
ート電極１４ｂの上に形成されている。仮に、ＳＲＡＭ
を想定すると、ゲート電極１４ａが論理値“Ｌ”レベル
であり、相互接続部７８が“Ｌ”レベルに設定されてい
るとし、その電位が零ボルトであるとする。また、ゲー
ト電極１４ｂが“Ｈ”レベルに設定されており、例え
ば、５ボルトであったとすると、ゲート電極１４ｂと相
互接続部７８との電位差が大きくなる。このような場合
に、リング状構造は相互の導電層のシールド効果として
作用する。また、絶縁層６８ｂ或いは側壁スペーサー１
８ｂがエッチング工程等によって損傷を受けている場合
には、電位差による漏れ電流等が発生する可能性もあ
り、このような領域にリング状構造を形成することによ
って、保護層として機能させて電気的特性を良好なもの
とすることができる。この場合、側壁スペーサーにかか
る程度に酸化物層６８ｂを形成するようにしてもよい。
【００２９】更に、図４に示した製造工程は図１の工程
よりも、従来の半導体製造工程として適している。なぜ
ならポリシリコン接続パッド６４は下にあるソース／ド
レイン酸化物６０とは異なる材質であり、酸化物層はエ
ッチストッパーとして機能するものである。この図４の
製造方法は、ＢＰＳＧと下にある酸化物層とのエッチン
グ選択性に依存する図１の処理工程とは対照的である。
しかし、図１の製造方法も、ＢＰＳＧと酸化物との選択
比率が高くなれば、有効である。例えば、無水ＨＦドラ
イエッチは２０００：１の選択比率をもつことが分かっ
ている。図４（ｂ）〜（ｄ）の製造工程の変形実施例の
場合、図４（ｃ）におけるＢＰＳＧ層のブランケットエ
ッチは必要ない。その代わりに、ＢＰＳＧ層７０を全面
に形成した後、埋込みコンタクトを画定するマスクをこ
のＢＰＳＧ層７０に被せ、ＢＰＳＧ層７０と下にある酸
化物層６８を一度にエッチする。これによって、ブラン
ケット層ＢＰＳＧ７０を除去することができる。しか
し、この工程は、後続の工程でポリシリコン接続パッド
６４を誤って貫通してしまう可能性を増大させ、またコ
ンタクトの高さを低くするので局部導体の条件は厳しく
なる。図４（ａ）〜（ｄ）に示す製造工程によればより
正確なエッチング制御が可能となるものである。
【００３０】次に、図５乃至図７は、ＳＲＡＭセルに応
用した実施例の概要を示す平面図であり、図４を参照し
て説明する。図５及び図６は図４の製造工程を４素子の
ＳＲＡＭに応用したものであり、図４（ａ）〜（ｆ）は
図５のＸ−Ｘ線に沿った断面図に相当するものである。
図７はコンタクト領域の環状構造の実施例を示す平面図
である。図５及び図６には図４に示した層間絶縁層６８
ａ〜６８ｃ，７０ｂ，７０ｃ、ゲート電極１４ａ，１４
ｂの絶縁層１６ａ，１６ｂ及び側壁１８ａ，１８ｂは省
略されており、各構成要素の配置を概略的に示したもの
である。この種の関連する特許として米国特許第５，１
２４，７７４号があるが、環状構造６４ａ，６４ｂを形
成されている点と、ソース／ドレイン酸化膜層６０を形
成する工程を有する点も異なる。しかし、その他の部分
は略同一である。図５及び図６にはＳＲＡＭセルが形成
されており、ＳＲＡＭセルはゲートとドレインとが交差
結合し、ソースがＶss線と結合した一対の駆動トランジ
スタ（ＭＯＳＦＥＴ）と、夫々の駆動トランジスタのド
レインとビット線間に夫々配置してワード線の信号に応
じてスイッチ動作する一対の転送トランジスタ（ＭＯＳ
ＦＥＴ）と、各転送トランジスタのドレインと電源電圧
Ｖccが印加されるＶcc線との間に配置される負荷抵抗素
子（インピーダンス素子）とで構成されている。
【００３１】図５に於いて、半導体基板１０には活性領
域３５ａ，３５ｂ，３６とその周囲を分離領域でありフ
ィールド酸化物領域（ＬＯＣＯＳ）１２が形成されてい
る。活性領域３５ａ，３５ｂ，３６であるソース／ドレ
イン領域は、一例とし、その表面に窒化ケイ素層１６
ａ，１６ｂを施した導電性のポリシリコン層からなるゲ
ート電極層１４ａ，１４ｂをマスクとして低濃度にドー
パントをイオン注入した後に、ゲート電極層１４ａ，１
４ｂに側壁スペーサー１８ａ，１８ｂを形成して、更に
ドーパントを高濃度にイオン注入して形成されており、
ＬＤＤ（LightlyDoped Drain-source) 構造が形成され
ている。このように形成された連続する注入領域３６
は、一対の駆動トランジスタのソース領域を共有する領
域であり、駆動トランジスタと転送トランジスタと電気
的接続もこの注入領域４０ａ，４０ｂを介してなされて
いる。Ｖss線３７もこの注入領域で形成されている。一
対の駆動トランジスタのゲート電極１４ａ，１４ｂは、
活性領域上のゲート絶縁膜を介して形成されている。一
対の転送トランジスタのゲート電極３８は、駆動トラン
ジスタのゲート電極１４ａ，１４ｂと同一の導電性のポ
リシリコン層から形成されている。ゲート電極部１４
ａ，１４ｂ，３８の上部及び側壁部には絶縁膜１６，１
８が形成され、ソース／ドレイン領域の表面には薄い酸
化膜６０が形成される。駆動トランジスタのゲート電極
１４ａ，１４ｂの各ドレイン領域３５ａ，３５ｂの一部
と転送トランジスタのゲート電極３８のドレイン領域の
一部に接続パッド６４がリング状（或いは環状）に形成
される。これらのリングの中抜き部は、開口部３４ａ，
３４ｂであり、例えば、図４に示すように、ドレイン領
域の埋込みコンタクト部の開口７４に相当し、この領域
にリング状６４ａ，６４ｂが形成され、酸化膜６０を除
去した後に、リング状６４ａ，６４ｂを覆うように局部
相互接続部７８が形成される。この接続パッド６４の寸
法は、少なくとも後述の局部相互接続部７８の大きさに
無関係であるが、開口部３４ａ，３４ｂ等よりも大きく
なければならないことは言うまでもない。ビット線と転
送トランジスタとの接続部である接続パッド４１ａ，４
１ｂもリング状に形成されている。
【００３２】更に、図６に示すように、ゲート電極１４
ａ，１４ｂの一部を露出する開口部２２ａ，２２ｂとド
レイン開口部３４ａ，３４ｂとは夫々局部相互接続部７
８により交差接続される。これらのドレイン露出部及び
ゲート開口部を除く基板の全域にわたり層間絶縁層６８
が形成されている。この層間絶縁層の凹部には他の絶縁
層７０ｂ，７０ｃが形成されて表面の平坦化に有効であ
る。ゲート開口部２２ａ，２２ｂとドレイン開口部３４
ｂ，３４ａとは夫々局部相互接続部７８により接続され
る。また、やはり局部相互接続部７８と同層でＶss線３
７の上側にＶcc線４７が形成されている。また、もはり
局部相互接続部７８と同層で転送トランジスタのドレイ
ン領域上に空間緩和層が形成される。局部相互接続部と
Ｖcc線４７とを一部露出する複数の開口部５１を除く基
板全域にわたり層間絶縁膜が形成され、更に、その上に
インピーダンス素子として機能する抵抗層５０が形成さ
れ、開口部５１ａを介してＶcc線４７と接続され、開口
部５１ｂ，５１ｃを介して夫々局部相互接続部７８と電
気的に接続される。
【００３３】抵抗５０の上には、転送トランジスタのド
レイン領域の一部を露出する開口部４１ａ，４１ｂを除
く基板全面に絶縁膜が形成されている。この絶縁膜の上
に金属膜によりビット線４１が形成されており、このビ
ット線は開口部４１ａ，４１ｂを介して転送トランジス
タのドレイン領域と接続されている。層間絶縁層を介し
てワード線６１，６２がビット線４１に対して直角方向
に形成されている。ワード線は所定間隔で配置された開
口部を介して転送トランジスタのゲート電極と接続され
ている。尚、図５及び図６では、４素子メモリセルの実
施例が記載されているが、この実施例に限定することな
く、８素子メモリセルであっても、本発明を逸脱しない
範囲で実施し得ることは明らかである。
【００３４】図７（ａ），（ｂ）は、埋込みコンタクト
領域（ＢＣ）７４の概要を示す平面図である。ゲート電
極（ポリ１）とゲート電極を覆う絶縁層が形成され、ソ
ース／ドレイン領域に埋込みコンタクト領域（ＢＣ）７
４が形成される。埋込みコンタクト領域（ＢＣ）７４は
ポリシリコン層（接続パッド）６４に円形に中抜きされ
たリング状のポリシリコン層が形成され、更に、局部相
互接続部（ポリ２）７８が形成されている。図７（ａ）
では、ゲート電極（ポリ１）間に埋込みコンタクト領域
（ＢＣ）７４が形成され、更に、導電層を形成されて埋
込みコンタクト領域７４が他の回路素子と接続される。
図７（ｂ）では導電性が付与されたポリシリコン層（例
えば、局部相互接続部（ポリ２）７８）と埋込みコンタ
クト領域７４に露呈するソース／ドレイン領域と電気的
に接触するようになされている。
【００３５】このリング状のポリシリコン層６４が形成
されることによって相互接続部７８のソース／ドレイン
領域との接触が良好となり電気的特性が改善される。即
ち、埋込みコンタクト部が円形であり、リング状のポリ
シリコン層６４で概ね側壁スペーサーが保護されてお
り、また、コンタクト部の平面形状を円形或いは楕円と
することによって導電層との接触面を横方向に広げると
ともに、急峻な角度部が形成されないので、蒸着や堆積
工程による局部相互接続部７８の導電層或いはプラグの
形成に有利であり、局部相互接続部７８と基板との密着
度が増し、電気的特性を良好なものとすることができ
る。
【００３６】上述のように、本発明の半導体集積回路装
置及びその製造方法において、公知のいくつかの材料や
方法が選択できるならば実施できることは明らかであ
る。無論、本発明においては、他の平坦化方法も使用で
きる。またＢＰＴＥＯＳ（ＢＰＳＧの一種）も平坦化材
料として使用可能である。更に、上記２つの実施例にお
いては、多結晶シリコンであった硬質マスクとして、窒
化ケイ素層又はフォトレジスト（図１〜図３の工程の
み）等他の材料を使うこともできる。材料選定で大切な
ことは、後続のエッチング工程において浮き上がるよう
な材料は避けなければならない。無論、ポリシリコンは
ウェットエッチングにおいて浮き上がるようなことはな
い。更に、局部相互接続導体は多結晶シリコン以外でも
よく、例えば、アルミニウム、チタン、チッ化チタン、
タングステン、それらのケイ化物、あるいは耐火性金
属、合金やケイ化物を使用できることは言うまでもな
い。
【００３７】尚、本発明の構造を上面から見た場合の形
状は上記米国特許に述べられている公知の配置とすれば
よく、無論、それ以外の公知のものに適用することも可
能である。例えば、各種のタイプのＭＯＳトランジスタ
の形成に適用することができることは明らかである。
【図面の簡単な説明】
【図１】（ａ）〜（ｅ）は、本発明に係る半導体集積回
路装置及びその製造方法の一実施例を示す断面図であ
る。
【図２】（ａ）〜（ｅ）は、図１（ｅ）に続く、製造工
程を示す断面図である。
【図３】（ａ）〜（ｃ）は、図２（ｅ）に続く、製造工
程を示す断面図である。
【図４】（ａ）〜（ｆ）は、本発明に係る半導体集積回
路装置及びその製造方法の他の実施例を示す断面図であ
る。
【図５】本発明に係る半導体集積回路装置の一実施例の
概要を示す平面図である。
【図６】図５に続いてなされる製造工程の概要を示す平
面図である。
【図７】埋込みコンタクト部の実施例を示す平面図であ
る。
【符号の説明】
１０ 基板 １２ａ，１２ｂ フィールド酸化物領域 １４ａ，１４ｂ ゲート電極 １６ａ，１６ｂ 窒化ケイ素層 １８ａ，１８ｂ 側壁スペーサー ２０ 二酸化ケイ素（酸化物層） ２４ ＢＰＳＧ層 ２８ マスク層 ３２ａ，３２ｂ ホトレジストマスキング層 ３６，４０，４４ ホトレジスト層 ３３，３５，４１ 開口 ４８，７８ ポリシリコン層（局部相互接続部） ６４ ポリシリコン層（接続パッド） ７４ 埋込みコンタクト領域（開口）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ティン−ピュウ エン アメリカ合衆国 カリフォルニア 94539、 フレモント、ユークリッド プレイス 2478

Claims (24)

    【特許請求の範囲】
  1. 【請求項１】 主面を有する半導体基板を用意する工程
    と、 前記主面上に互いに離れた複数のゲート構造を形成する
    工程と前記ゲート構造を形成した後に基板にドーパント
    を注入することによって、前記基板に少なくとも一つの
    ドープされた領域を形成する工程と、 前記主面とゲート構造の上に充填層を形成することによ
    り前記主面を平坦化する工程と、 前記ドープされた領域の上の充填層の一部を除去するこ
    とによって前記少なくとも一つのドープされた領域への
    コンタクト開口を画定し、前記二つのゲート構造間の主
    面の一部を残りの充填層で覆った状態とする工程とから
    なることを特徴とする半導体集積回路装置の製造方法。
  2. 【請求項２】 前記平坦化する工程の前に、 少なくとも一つのドープされた前記領域の上にある主面
    上にマスキング層を形成する工程と、 前記マスキング層をパターン化する工程とを含むことを
    特徴とする請求項１の記載の半導体集積回路装置の製造
    方法。
  3. 【請求項３】 コンタクト開口を画定する前記工程は前
    記パターン化したマスク層の中央部を除去してその周辺
    を残す工程を含むことを特徴とする請求項２の記載の半
    導体集積回路装置の製造方法。
  4. 【請求項４】 前記パターン化したマスキング層が隣接
    するゲート構造の少なくとも一部を覆うことを特徴とす
    る請求項２に記載の半導体集積回路装置の製造方法。
  5. 【請求項５】 前記平坦化する工程の前に、ゲート構造
    と主面との上に絶縁層を形成する工程を含み、前記充填
    層がガラス材料であることを特徴とする請求項２に記載
    の半導体集積回路装置の製造方法。
  6. 【請求項６】 コンタクト開口を画定する前記工程がエ
    ッチングして前記充填層の一部を除去する工程と、 エッチングして下にあるパターン化したマスク層を除去
    する工程とを含むことを特徴とする請求項５に記載の半
    導体集積回路装置の製造方法。
  7. 【請求項７】 前記ガラス材料からなる前記充填層の厚
    さが少なくとも８００Åであることを特徴とする請求項
    ５記載の半導体集積回路装置の製造方法。
  8. 【請求項８】 前記平坦化する工程の前に、ゲート構造
    と主面との上に絶縁層を形成する工程を含み、前記充填
    層がガラス材料であることを特徴とする請求項１に記載
    の半導体集積回路装置の製造方法。
  9. 【請求項９】 画定するための前記工程がエッチングし
    て前記充填層を除去する工程と、 エッチングして下にある絶縁層を除去する工程とを含む
    ことを特徴とする請求項８に記載の半導体集積回路装置
    の製造方法。
  10. 【請求項１０】 主面を有する半導体基板を用意する工
    程と、 側部と上部を第一の絶縁層で囲まれた電導電極を含む複
    数のゲート構造を互いに離して前記主面上に形成する工
    程と、 前記ゲート構造に隣接する基板の一部にドーパントを注
    入する工程と、 前記主面上に第二の絶縁層を形成する工程と、 前記第二絶縁層の上に充填層を形成する工程と、 前記充填層の少なくとも一部を除去する工程と、 前記充填層上にマスク層を形成する工程と、 前記マスク層をパターン化して前記充填層の一部を露出
    する工程と、 前記充填層の露出部分の少なくとも一部と、その下にあ
    る前記第二絶縁層とを除去することによって、前記主面
    の一部を露出する工程と、 前記主面の露出部に電導コンタクトを形成する工程とか
    ら成ることを特徴とする半導体集積回路装置の製造方
    法。
  11. 【請求項１１】 前記マスク層が多結晶シリコンで構成
    されることを特徴とする請求項１０に記載の半導体集積
    回路装置の製造方法。
  12. 【請求項１２】 前記マスク層がチタンで構成されるこ
    とを特徴とする請求項１０に記載の半導体集積回路装置
    の製造方法。
  13. 【請求項１３】 前記充填層がドープされたガラスであ
    ることを特徴とする請求項１０記載の半導体集積回路装
    置の製造方法。
  14. 【請求項１４】 前記ドープされたガラスがボロン・リ
    ンシリケート・ガラスであることを特徴とする請求項１
    ３に記載の半導体集積回路装置の製造方法。
  15. 【請求項１５】 前記充填層の厚さが少なくとも８００
    Åであることを特徴とする請求項１０に記載の半導体集
    積回路装置の製造方法。
  16. 【請求項１６】 前記充填層を形成する工程が少なくと
    も８００Åの厚さのガラス層を形成する工程と、 前記ガラス層を溶融凝固させる工程を含むことを特徴と
    する請求項１０に記載の半導体集積回路装置の製造方
    法。
  17. 【請求項１７】 前記充填層の少なくとも一部を除去す
    る工程が、前記充填層の上部を除去することにより、前
    記ゲート構造の上にありかつ前記充填層の下にある第二
    絶縁層の一部を露出させる工程を含むことを特徴とする
    請求項１０記載の半導体集積回路装置の製造方法。
  18. 【請求項１８】 前記主面の露出部分が、ドーパントが
    注入された前記基板面であることを特徴とする請求項１
    ０に記載の半導体集積回路装置の製造方法。
  19. 【請求項１９】 少なくとも一つの前記ゲート構造の電
    導電極に対してコンタクトを形成する工程を含むことを
    特徴とする請求項１０に記載の半導体集積回路装置の製
    造方法。
  20. 【請求項２０】 前記充填層の少なくとも一部を除去す
    る工程が前記充填層の前記少なくとも一部をエッチング
    する工程と、 前記第二絶縁絶縁層をエッチングする工程とを含むこと
    を特徴とする請求項１０に記載の半導体集積回路装置の
    製造方法。
  21. 【請求項２１】 前記第一エッチング工程が酸を使用
    し、前記第二エッチング工程がドライエッチングである
    ことを特徴とする請求項２０に記載の半導体集積回路装
    置の製造方法。
  22. 【請求項２２】 主面を有する半導体基板を用意する工
    程と、 側部と上部を第一の絶縁層で囲まれた電導電極を含む複
    数のゲート構造を互いに離して前記主面上に形成する工
    程と、 前記ゲート構造に隣接する位置にある、前記基板の主面
    の一部にドーパントを注入する工程と、 前記主面と前記ゲート構造の上にマスキング層を形成す
    る工程と、 前記マスキング層をパターン化してその一部を除去し、
    残りの部分によって前記ゲート構造に隣接する位置にあ
    る前記主面を覆う工程と、 前記ゲート構造と前記マスキング層と前記主面とを覆う
    第二の絶縁層を形成する工程と、 前記第二絶縁層の上に充填層を形成する工程と、 前記充填層の少なくとも一部とその下にある前記第二絶
    縁層の少なくとも一部とを除去して、前記マスキング層
    の残りの部分の少なくとも一部を露出させる工程と、 前記マスキング層の露出部分を除去する工程と、 前記マスキング層の除去された部分の下にある前記基板
    の一部に電導コンタクトを形成する工程とから構成され
    ることを特徴とする半導体集積回路装置の製造方法。
  23. 【請求項２３】 主面を有する基板上に形成された集積
    回路であって、 側部と上部を絶縁物で囲まれた電導電極を有し、前記主
    面上に互いに離して形成した複数の絶縁されたゲート構
    造と、 前記ゲート構造に隣接し、前記主面から前記基板の中へ
    延びるように、前記基板に形成された複数のドープされ
    た領域と、 前記主面上にドープして形成した各々の領域に接続さ
    れ、前記主面から前記ゲート構造の絶縁された側面まで
    延びる電導コンタクトと、 前記電導コンタクトの一部を囲み、前記隣接するゲート
    構造の絶縁された上面の上にあり、前記電導コンタクト
    や絶縁物とは異なる材料で形成した環状構造とから構成
    されることを特徴とする半導体集積回路装置。
  24. 【請求項２４】 前記環状構造は多結晶シリコンで構成
    されたことを特徴とする請求項２３に記載の半導体集積
    回路装置。
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